TWI591967B - 環形振盪器計時器電路 - Google Patents

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TWI591967B
TWI591967B TW102124733A TW102124733A TWI591967B TW I591967 B TWI591967 B TW I591967B TW 102124733 A TW102124733 A TW 102124733A TW 102124733 A TW102124733 A TW 102124733A TW I591967 B TWI591967 B TW I591967B
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派翠克 史密斯
丹尼爾 耐雷姆
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泰克特洛尼克斯公司
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Description

環形振盪器計時器電路 〔相關申請案之交叉引用〕
本申請案主張2012年8月20日提出之美國臨時專利申請案序號61/691,166，以提及之方式併入本文。
本揭露大體上關於使用示波器之計時器電路。尤其，說明可經程控而具最少解析時間及更快重置間隔之計時器電路。
已知計時器電路並不完全滿足所採用之應用範圍。例如，現有計時器電路無法程控用於分數時間延遲。此外，習知計時器電路典型地具有長重置間隔。
迄今，示波器中最多使用之先進觸發模式為毛刺(Glitch)或脈衝寬度觸發模式，其中根據其相較於一或多個參考計時器之寬度，輸入脈衝夠格作為觸發事件。對使用參考計時器電路之該些觸發模式而言，關鍵性 能參數為最小計時器設定及最小計時器重置間隔。更高位元率之增加的需求已驅動下一代計時器電路需求約較目前設計快十倍。
關於處理該些問題之參考範例可於下列美國專利參考中發現：美國專利6,515,550、美國專利5,355,097、美國公開專利2008/0001677、及美國公開專利2006/0232346。然而，該些參考之每一者帶有一或多個下列缺點：緩慢電路重置時間及無法程控電路用於分數時間延遲。
因而，存在改進和推進已知計時器電路設計之計時器電路的需求。以下討論有關於所存在需求之新及有用計時器電路的範例。
所揭露技術之實施例一般包括改進之環形振盪器計時器電路的系統及裝置。實施例可包括以封閉循環鏈中所連接之延遲級之串聯組合配置的多工器、NAND閘、或NOR閘。某實施例亦可包括用於長期延遲之計數器，及允許計時器電路程控用於時鐘週期之分數時期的複數分數多工器。
10、110、210、300、400‧‧‧計時器電路
16、116、216‧‧‧第一多工器
18‧‧‧反向輸入
20、28、36、44、52、60、220、229、244、252、259、308、316、324、408、416、424、432、440、452、458、466、474、480‧‧‧第二輸入
22、30、38、46、54、62、162、238、280、288、296、304、312、320‧‧‧輸出
24、124、224‧‧‧第二多工器
26、34、42、50、58、234、276、284、292、306、308、314、316、322、406、414、422、430、438、450、456、464、472、478‧‧‧第一輸入
32、132‧‧‧第三多工器
40、140、240‧‧‧第四多工器
48、148、248‧‧‧第五多工器
56、156、256‧‧‧第六多工器
64‧‧‧共同啟動輸入
66、302‧‧‧電耦接
68‧‧‧振盪器輸出信號
164、264‧‧‧運轉信號
166、402‧‧‧封閉循環鏈
170‧‧‧計數器
171‧‧‧控制輸入
228‧‧‧振盪器輸出
231‧‧‧注入多工器
233‧‧‧數位-類比轉換器
235‧‧‧第四輸入
236、261‧‧‧第三輸入
270‧‧‧注入時鐘信號
272‧‧‧注入輸入
274、282、290、298、306、448、454、462、470、478‧‧‧分數多工器
278、286、294、302、310‧‧‧控制位元輸入
304、404‧‧‧第一電組件
310、318、326、410、418、426、434、442、453、460、468、476、482‧‧‧反向輸出
312、412‧‧‧第二電組件
314‧‧‧測試多工器
318‧‧‧測試時脈輸入
319‧‧‧選擇輸入
320、436‧‧‧最後電組件
322‧‧‧微電壓數位-類比轉換器
326‧‧‧共同第二輸入
420‧‧‧第三電組件
428‧‧‧第四電組件
444‧‧‧共同運轉/啟動線、運轉/啟動信號
446‧‧‧控制電組件
圖1A描繪依據所揭露技術之某實施例之環形振盪器計時器電路之第一實施例的示意圖。
圖1B描繪圖1A中所描繪之環形振盪器計時器電路的時序圖。
圖2描繪依據所揭露技術之某實施例之包括計數器之環形振盪器計時器電路之第二實施例的示意圖。
圖3描繪依據所揭露技術之某實施例之包括複數分數多工器之環形振盪器計時器電路之第三實施例的示意圖。
圖4描繪依據所揭露技術之某實施例之環形振盪器計時器電路之第四實施例的示意圖。
圖5描繪依據所揭露技術之某實施例之環形振盪器計時器電路之第五實施例的示意圖。
經由檢視下列詳細說明結合圖式，將更佳理解所揭露計時器電路。詳細說明及圖式僅提供文中所說明之各式發明的範例。熟悉本技藝之人士將理解在不偏離文中所說明之發明範圍下，所揭露範例可改變、修改、及替代。許多變化可視為不同的應用及設計考量。在下列詳細說明通篇，提供各式計時器電路之範例。範例中相關特徵可相同、類似，或在不同範例中相異。
實施例通常包括具有產生振盪器信號之輸出的可啟動相位環形振盪器。環形振盪器典型地包括一系列電組件，例如多工器或邏輯閘，其係以一同形成封閉迴路之方式電耦接。
依據實施例，環形振盪器通常具有第一輸入，接收啟動控制信號以控制從靜態開始振盪，並具有第二輸入，接收控制資料，其控制於該靜態期間在該輸出產生預定信號位準，並從預定可選擇初始閘延遲集選擇該振盪器信號之初始閘延遲。回應於該啟動信號，該振盪器持續於該輸出產生該預定信號位準達該選擇之閘延遲時間，並於此後開始振盪。
如以下說明，環形振盪器可包括各式類型邏輯元件或其他電組件，諸如NAND閘、NOR閘、多工器、或其任何適當組合。而且，環形振盪器亦可包括至少一反向級。對包括多反向級之實施例而言，通常將存在奇數反向級。
參照圖1A，現在將說明計時器電路10之第一範例。計時器電路10包括第一多工器16(MUX F)、第二多工器24(MUX E)、第三多工器32(MUX D)、第四多工器40(MUX C)、第五多工器48(MUX B)、及第六多工器56(MUX A)，其係以封閉循環鏈中所連接之延遲級之串聯組合配置，或已知為環形振盪器組態。計時器電路10作動以提供可程控計時器用於各種不同示波器觸發模式。
持續參照圖1A，第一MUX F 16進一步包括反向輸入18、經組配接收第一邏輯位準輸入之第二輸入20(F)、共同啟動輸入64、及輸出22。第二MUX E 24進一步包括電耦接至MUX F 16之輸出22的第一輸入 26、經組配以接收第二邏輯位準輸入之第二輸入28(E)、共同啟動輸入64、及輸出30。第三MUX D 32進一步包括電耦接至MUX E 24之輸出30的第一輸入34、經組配以接收第三邏輯位準輸入之第二輸入36(D)、共同啟動輸入64、及輸出38。第四MUX C 40進一步包括電耦接至MUX D 32之輸出38的第一輸入42、經組配以接收第四邏輯位準輸入之第二輸入44(C)、共同啟動輸入64、及輸出46。第五MUX B 48進一步包括電耦接至MUX C 40之輸出46的第一輸入50、經組配以接收第五邏輯位準輸入之第二輸入52(B)、共同啟動輸入64、及輸出54。第六MUX A 56進一步包括電耦接至MUX B 48之輸出54的第一輸入58、經組配以接收第六邏輯位準輸入之第二輸入60(A)、共同啟動輸入64、及輸出62。MUX B 48之輸出54電耦接66至MUX F 16之反向輸入18。此外，MUX A 56之輸出62為振盪器輸出信號(OSC.OUT)68，其發送用於數位示波器之其他區域。
另一方面，計時器電路可與額外多工器組配，超過圖1A中所示串聯在一起的五個。此外，相較於圖1A中所示串聯在一起的五個，計時器電路亦可與更少多工器組配。
注意轉至圖1B，現在將說明計時器電路10之作業。當MUX A 56至MUX F 16之每一者的每一共同輸入64電耦接至運轉(RUN)信號64時，單一控制信號(RUN)64用以啟動、停止、及重置計時器電路10。當 RUN信號64處於高邏輯位準時，當MUX E 24至MUX B 48之每一第一輸入(26、34、42、50)分別電耦接至MUX F 16至MUX C 40之輸出(22、30、38、46)時，計時器電路10將振盪。此外，MUX B 48之輸出54電耦接至MUX F 16之反向輸入18以便滿足環形組態。
其次，當RUN信號64處於低邏輯位準時，計時器電路10將重置至預定狀態，且MUX F 16至MUX A 56之每一者現在分別監控其第二輸入(20、28、36、44、52、60)。此外，MUX F 16至MUX A 56之每一者可分別於其第二輸入(20、28、36、44、52、60)獨立地接收程控邏輯位準輸入。
其次，當RUN信號64處於高邏輯位準時，出現於振盪器輸出68之計時器電路10之第一上升邊緣的延遲時間取決於計時器電路10的預設狀態。基於環形組態中MUX B 48至MUX F16(48、40、32、24、16)之所有五個第二輸入(52、44、36、28、20)分別程控至高邏輯位準，在RUN信號64處於高邏輯位準之一閘延遲後，振盪器輸出68將為高邏輯位準。
然而，若例如MUX A 56及MUX B 48之第二輸入(60、52)分別程控為低邏輯位準，且MUX C 40至MUX F 16之第二輸入(44、36、28、20)分別程控為高邏輯位準，則在RUN信號64處於高邏輯位準之二閘延遲後，振盪器輸出68將為高邏輯位準。如圖1B中所描繪，此時序模式可針對計時器電路10外所欲每一額外延遲實 施。此外，若每一閘延遲約10微微秒，且在本實施例中具五個多工器/級，計時器電路10將以約10微微秒之計時器解析度操作，以約100微微秒時期涵蓋100微微秒範圍。
注意轉至圖2，現在將說明計時器電路110之第二範例。計時器電路110包括許多與計時器電路10類似或相同特徵。計時器電路110包括第一多工器116(MUX F)、第二多工器124(MUX E)、第三多工器132(MUX D)、第四多工器140(MUX C)、第五多工器148(MUX B)、及第六多工器156(MUX A)，其係以封閉循環鏈166中所連接之延遲級之串聯組合配置，或已知為環形振盪器組態。
計時器電路110進一步包括計數器170。計數器170電耦接至MUX A 156之輸出162。亦提供RUN信號164作為至計數器170之輸入的低啟動重置信號，並用以將計數器以及環形振盪器置於已知初始狀態。至計數器170之控制輸入171係用以控制此初始狀態。
如先前所述，因為計時器電路110亦具有五個多工器/級，其亦將具有10微微秒解析度；然而，現在基於電耦接至輸出162之計數器170，基於相同10微微秒解析度，計數器170可用以提供任意較長計時器值。
注意轉至圖3，現在將說明計時器電路210之第三範例。計時器電路210包括第一多工器216(MUX F)、第二多工器224(MUX E)、第四多工器240 (MUX C)、第五多工器248(MUX B)、及第六多工器256(MUX A)，其係以封閉循環鏈中所連接之延遲級之串聯組合配置，或已知為環形振盪器組態。計時器電路210進一步包括複數分數多工器(274、282、290、298、306)、注入多工器231、測試多工器314、注入數位-類比轉換器(DAC)233、及微電壓DAC 322。
複數分數多工器(274、282、290、298、306)可用以提昇低於一閘延遲之10微微秒最小解析時間。此外，注入多工器231功能性操作與MUX F 216至MUX B 248相同，具一額外特徵：其具有信號注入能力。注入多工器231包括第一輸入234、注入輸入272、第三輸入236、第四輸入235、及輸出238。以下將詳細說明相對於計時器電路210中其他組件，注入多工器231的額外輸入。
MUX 274包括第一輸入276(F)、共同第二輸入326、控制位元輸入278、及電耦接至MUX F 216之第二輸入220的輸出280。MUX 282包括第一輸入284(E)、共同第二輸入326、控制位元輸入286、及電耦接至MUX E 224之第二輸入229的輸出288。MUX 290包括第一輸入292(D)、共同第二輸入326、控制位元輸入294、及電耦接至信號注入多工器231之第三輸入236的輸出296。MUX 298包括第一輸入300(C)、共同第二輸入326、控制位元輸入302、及電耦接至MUX C 240之第二輸入244的輸出304。MUX 306包括第一輸入308 (B)、共同第二輸入326、控制位元輸入310、及電耦接至MUX B 248之第二輸入252的輸出312。
測試多工器314包括第一輸入316(A)、Test Clk輸入318、選擇輸入319、及電耦接至MUX A 256之第二輸入259及第三輸入261的輸出320。當測試多工器於選擇輸入319接收程控低邏輯位準及於輸入318接收測試時脈時，可將測試時脈傳送至振盪器輸出228以測試下游電路之功能性，諸如來自圖2之計數器170。
持續參照圖3，10微微秒最小解析時間可減少為低於單一閘延遲之「分數」時間值。例如，分別施加於分數多工器(274、282、290、298、306)之共同第二輸入326的重置值可由微電壓DAC 322設定為「分數」邏輯值。可選擇對應分數多工器之輸出(280、288、296、304、312)之一者以將此「分數」邏輯值分別傳送至MUX F 216至MUX B 248之對應第二輸入(220、229、236、244、252)，造成計時器電路210之振盪肇始期間該MUX的「分數」閘延遲。
在MUX A 256之輸入261設定為零邏輯位準之一範例中，程控「分數」邏輯位準0.7從微電壓DAC 322經由分數多工器306傳送至MUX B 248之輸入252，且分數多工器274、282、290、及298選擇高邏輯位準，計時器電路210於RUN信號264成為高邏輯位準之後將產生高輸出1.3閘延遲(0.3閘延遲供MUX B從0.7至1，接著1閘延遲供MUX A從0至1)。通常，分數多工 器(274、282、290、298、306)之任一者可從微電壓DAC 322選擇「分數」邏輯位準作為對應環形多工器之初始狀態位準，同時剩餘分數多工器將於分數位準側選擇邏輯0及另一側選擇邏輯1。
如文中所使用「分數」邏輯位準並未於邏輯0與邏輯1之間映射的線性電壓方面定義，而是經由基於其啟動電壓選擇之多工器的有效延遲時間之線性映射。此外或另一方面，電路計時器可具有不同微電壓DAC饋送其個別環形多工器(216、224、231、240、248)之第二輸入的每一者，而非僅實施該功能之單一微電壓DAC。因而，環形多工器之初始狀態可基於0至1邊界之可選「分數」值而以邏輯0及1程控。在某實施例中，例如可以直接饋送環之五個DAC或以單一DAC及分數多工器選擇環形多工器之一者接收DAC輸出而予實施。
如圖3中所見，注入信號多工器231可用以確保計時器電路210之長期正確。例如，並非使RUN信號264與晶體控制振盪器(未顯示)同步，而是可注入晶體控制振盪器信號作為直接進入注入信號多工器231之注入輸入272的注入時鐘信號270。注入DAC 233提供電流至多工器231之第四輸入235。此可變電流可用以控制允許進入多工器231之注入時鐘信號270的量，最後決定計時器電路210上之注入鎖定效果的健全。事實上，計時器電路210將以RUN信號264之上升邊緣上的程控相位啟動，但因注入鎖定效果，將隨時間而緩慢地偏移其相位及 頻率而與注入之晶體控制時脈配合。從注入DAC 233增加之電流將允許計時器電路210之更大長期穩定性，因為注入鎖定效果係與此增加之電流成比例。
注入時鐘270可短時間設定關閉計時器電路210(以避免來自注入鎖定引發相位偏移之任何抖動)及長時間設定開啟計時器電路210。另一方面，亦可使用DAC以允許可程控注入振幅。此將允許軟體校準注入位準以使注入鎖定引發之抖動最小，同時仍確保充分注入以提供所欲頻率時脈。此外，軟體可程控注入振幅逐漸增加，作為時間設定之函數，因而避免作業之短期未鎖定與長期注入鎖定模式間行為的「階躍函數」改變。
注意轉至圖4，現在將說明計時器電路300之第四範例。計時器電路300包括具有第一輸入306、第二輸入308、及反向輸出310的第一電組件304，以及具有第一輸入314、第二輸入316、及反向輸出318的第二電組件312。計時器電路300亦包括具有第一輸入322、第二輸入324、及反向輸出326的最後電組件320。如先前所說明之實施例，計時器電路300之環形振盪組態係由最後電組件320之反向輸出326與第一電組件304之第一輸入306電耦接302而予實施。計時器電路300之時序方面與先前所說明之所揭露技術的實施例類似地作業。此外，雖然計時器電路300係以NAND閘建構，其他計時器電路可使用NOR閘建構。此外，計時器電路的其他範例可包括二個以上電組件。
注意轉至圖5，現在將說明計時器電路之第五範例。計時器電路400類似於先前所說明之計時器電路300，其中實施相同環形振盪組態，且計時器電路400以如以上所揭露之相同時序方面作業。然而，類似於以上計時器電路210，計時器電路400亦包括額外電路，其提供較佳解析度。
計時器電路400包括複數電組件：第一電組件404、第二電組件412、第三電組件420、第四電組件428、及最後電組件436，其係以封閉循環鏈402中所連接之延遲級之串聯組合配置，或已知為環形振盪器組態。
如所揭露技術之先前實施例中所說明，複數電組件(404、412、420、428、436)之每一者分別包括對應第一輸入(406、414、422、430、438)、第二輸入(408、416、424、432、440)、及反向輸出(410、418、426、434、442)。各個反向輸出(410、418、426、434)電耦接至延遲級中下一電組件的第一輸入(414、422、430、438)。然而，最後電組件436之最後反向輸出442回頭電耦接402至第一電組件404之第一輸入406，藉以完成封閉迴路環形振盪組態。而且，計時器電路400之時序方面類似於以上先前所說明之計時器電路210。
計時器電路400進一步包括複數分數電組件(448、454、462、470、478)、控制電組件446、及共同運轉/啟動(Run/Start)線444。分數電組件(448、 454、462、470、478)作動以提供提昇之解析度以及所欲計時延遲之啟動點可程控性。
分數電組件(448、454、462、470、478)之每一者經組配而分別具對應第一輸入(450、456、464、472、478)、第二輸入(452、458、466、474、480)、及反向輸出(453、460、468、476、482)。如圖5中所見，分數電組件(448、454、462、470、478)之反向輸出(453、460、468、476、482)之每一者分別電耦接至電組件(404、412、420、428、436)之第二輸入(408、416、424、432、440)。而且，如以上所揭露，基於計時器電路210，該些分數電組件提供所揭露技術之更大解析度即可程控性。
當啟動時，控制電組件446作動以分別提供運轉/啟動信號444至分數電組件(448、454、462、470、478)之每一者之第二輸入(452、458、466、474、480)之每一者。當運轉/啟動信號444致能時，每一分數電元件將接收此致能信號；然而，僅第一輸入(450、456、464、472、478)之一者將具有其輸入通過其個別分數電組件(448、454、462、470、478)，並傳遞至先前所說明之環形振盪器組配電路中之電組件(404、412、420、428、436)之一者。此外，雖然計時器電路400係以NAND閘建構，其他計時器電路可使用NOR閘建構。此外，計時器電路之其他範例可包括較所揭露技術之本實施例中所說明者更多或更少電組件。
已參照所描繪實施例說明及描繪本發明之原理，將認同的是所描繪之實施例的配置及內容可在不偏離該等原理下加以修改，並可以任何所欲方式加以組合。儘管上述討論已集中於特定實施例，可考量其他組態。尤其，即使文中使用諸如「依據本發明之實施例」等表達，該些用語係表示通常參考實施例可能性，並非希望侷限本發明於特定實施例組態。如文中所使用，該些用語可參考相同或可組合為其他實施例之不同實施例。
因此，鑒於文中所說明之實施例的廣泛置換，此詳細說明及伴隨材料希望僅為描繪，不應視為侷限本發明之範圍。因此，本發明之申請項為可落於下列申請項及等效論述之範圍及精神內的所有該等修改。
10‧‧‧計時器電路
16‧‧‧第一多工器
18‧‧‧反向輸入
20、28、36、44、52、60‧‧‧第二輸入
22、30、38、46、54、62‧‧‧輸出
24‧‧‧第二多工器
26、34、42、50、58‧‧‧第一輸入
32‧‧‧第三多工器
40‧‧‧第四多工器
48‧‧‧第五多工器
56‧‧‧第六多工器
64‧‧‧共同啟動輸入
66‧‧‧電耦接
68‧‧‧振盪器輸出信號

Claims (13)

  1. 一種具有產生振盪器信號之輸出的可啟動相位環形振盪器，包含：第一輸入，接收啟動控制信號以控制從靜態開始振盪；第二輸入，接收控制資料，其控制於該靜態期間在該輸出產生預定信號位準，並從預定可選擇初始閘延遲集選擇該振盪器信號之初始閘延遲；接收注入時鐘信號的第三輸入；以及第四輸入，其控制注入該環形振盪器之該注入時鐘信號的振幅；其中，回應於該啟動信號，該振盪器持續於該輸出產生該預定信號位準達該選擇之閘延遲時間，並於此後開始振盪。
  2. 如申請專利範圍第1項之可啟動相位環形振盪器，進一步包含至少一反向級。
  3. 如申請專利範圍第2項之可啟動相位環形振盪器，進一步包含奇數反向級。
  4. 如申請專利範圍第1項之可啟動相位環形振盪器，進一步包含複數NAND閘。
  5. 如申請專利範圍第1項之可啟動相位環形振盪器，進一步包含複數NOR閘。
  6. 如申請專利範圍第1項之可啟動相位環形振盪器，進一步包含第一複數多工器。
  7. 如申請專利範圍第6項之可啟動相位環形振盪器，進一步包含與該第一複數多工器耦接之第二複數多工器。
  8. 如申請專利範圍第7項之可啟動相位環形振盪器，其中，該第二複數多工器為分數多工器且該閘延遲時間具有分數值。
  9. 如申請專利範圍第8項之可啟動相位環形振盪器，其中，該分數多工器經組配以接收數位-類比轉換器(DAC)信號。
  10. 如申請專利範圍第8項之可啟動相位環形振盪器，其中，該分數多工器經組配以接收來自記憶體之資訊。
  11. 如申請專利範圍第6項之可啟動相位環形振盪器，進一步包含與該第一複數多工器耦接之複數數位-類比轉換器(DAC)，其中，該閘延遲時間具有分數值。
  12. 如申請專利範圍第1項之可啟動相位環形振盪器，進一步包含接收該振盪器信號的計數器。
  13. 如申請專利範圍第12項之可啟動相位環形振盪器，其中，該控制資料進一步判定振盪開始前該靜態期間之該計數器的狀態。
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