JP2011040803A - Ｄｌｌ回路 - Google Patents

Abstract

【課題】簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を実現する。
【解決手段】切換回路１５によって位相比較器１３をＤＬＬループから切り放しておき、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジによってカウンタ１４のカウントを開始し、第１可変遅延回路１１への入力クロックＣＬＫ１の立上りクロックのエッジによってそのカウントを停止させる。そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。
【選択図】図１

Description

本発明は、ロックするまでの時間の短縮化を図ったＤＬＬ回路に関するものである。

ディジタルＤＬＬ回路として、図５に示すように、入力クロックＣＬＫ１の１周期分に相当する遅延セル段数を示す基準段数情報を出力するＤＬＬマスタ回路１０Ａと、その基準段数情報に基づいて必要とする遅延量に相当する制御段数情報を出力するユーザ回路２０と、その制御段数情報に基づいて入力データＤ１に対して所定の遅延を与えて出力データＤ２を出力するＤＬＬシフタ回路３０とを備えた回路がある。

ＤＬＬマスタ回路１０Ａは、同一特性の遅延セルを複数段縦続接続して構成した第１可変遅延回路１１と、その第１可変遅延回路１１の遅延セルの接続段数を切り替える第１遅延制御回路１２Ａと、入力クロックＣＬＫ１の位相と第１可変遅延回路１１の出力クロックＣＬＫ２の位相を比較し、両クロックＣＬＫ１，ＣＬＫ２の位相差を示す信号を第１遅延制御回路１２Ａに対して出力する位相比較器１３を備える。

このマスタ回路１０Ａでは、位相比較器１３の比較結果に応じて、第１遅延制御回路１２Ａにより、第１可変遅延回路２１の遅延セルの段数が増減制御されるが、この制御は位相比較器１３に入力される両クロックＣＬＫ１，ＣＬＫ２の位相が一致するまで繰り返される。そして、位相が一致するとロックされ、ロック時の第１可変遅延回路１１の遅延セルの段数が、入力クロックＣＬＫ１の１周期分の遅延時間に相当する基準段数情報となり、バイナリのデータとしてユーザ回路２０に与えられる。

ユーザ回路２０は、必要とされる遅延情報を予め持ち、前記した基準段数情報が入力されることにより、遅延情報に応じて、この基準段数情報を例えば整数倍等した制御段数情報を出力する。

シフタ回路３０は、ユーザ回路２０から入力される制御段数情報を取り込む第２遅延制御回路３１と、その第２遅延制御回路３１から出力する制御信号によって遅延セルの縦続接続段数が設定される第２可変遅延回路３２を備える。第２可変遅延回路３２の各遅延セルは第１可変遅延回路１１の各遅延セルと同じ特性である。このシフタ回路３０では、ユーザ回路２０から入力される制御段数情報に応じて、第２遅延制御回路３１により、第２可変遅延回路３２の遅延段数が設定されるので、これにより、入力データＤ１は前記遅延情報に応じた所定の遅延が与えられて、出力データＤ２として出力する。

ところが、ＤＬＬマスタ回路１０Ａの位相比較器１３で両クロックＣＬＫ１，ＣＬＫ２の位相を比較する際、その位相比較器１３は入力クロックＣＬＫ１に対して、出力クロックＣＬＫ２が遅れているか、進んでいるかの２つの状態しか判断できない。そのため、現在どの程度の遅れ、あるいはどの程度の進みであるかという絶対値的な位相差がわからず、第１遅延制御回路１２Ａは最小分解能でしか遅延時間の調整を行うことができなかった。このことから、ロックするために、最低でも数百クロックという長時間のロックタイムを必要としていた。

そこで、入力信号の１周期の検出時間を短くする技術として、特許文献１に記載がある。これは、入力クロックを複数縦続接続の遅延セルで遅延させて、各遅延セルの出力の入力クロックに対する位相をそれぞれフリップフロップで検出して、所定のフリップフロップの出力が０で、その次段のフリップフロップの出力が１のとき、当該次段のフリップフロップに対応する遅延セルが１周期分の遅延信号を出すものとするものである。

特開平８−４６４９２号公報

ところが、上記した特許文献１に記載のものは、多数のフリップフロップを備えたラッチ回路やエッジ検出回路が必要であり、回路が複雑になる問題がある。

本発明の目的は、簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のＤＬＬ回路は、遅延セルを段数切換可能に複数段縦続接続した可変遅延回路と、該可変遅延回路への入力クロックと前記可変遅延回路の出力クロックとの位相差を検出する位相比較器と、該位相比較器から出力する比較信号によって前記入力クロックと前記出力クロックの位相差がゼロとなるように前記可変遅延回路の前記遅延セルの段数を切り換える遅延制御回路とを有するＤＬＬ回路において、前記出力クロックの第１の極性のエッジによってカウントを開始し、前記入力クロックの第１の極性のエッジによってカウントを停止し、前記開始から前記停止までの時間に相当するカウント値を出力するカウンタを備え、該カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、ことを特徴とする。

請求項２にかかる発明は、請求項１に記載のＤＬＬ回路において、前記位相比較器を前記出力クロックの前記エッジの到来以前にＤＬＬ回路から切り放しておき、前記入力クロックの前記エッジのタイミングで、前記位相比較器をＤＬＬ回路に接続するとともに、前記カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、ことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載のＤＬＬ回路において、前記カウンタは、リングオシレータ部とカウント部からなり、該リングオシレータ部のインバータは前記可変遅延回路の遅延セルを構成するインバータと同じ特性をもつことを特徴とする。

請求項４にかかる発明は、請求項１、２又は３に記載のＤＬＬ回路において、前記カウンタからカウント中と非カウント中の区別を示す制御信号を出力させるとともに、前記位相比較回路の入力側に切換回路を接続し、該切換回路は、前記制御信号が前記非カウント中を示すときは前記位相比較回路のＤＬＬ回路への接続を実行し、前記制御信号が前記カウント中を示すときは前記位相比較回路のＤＬＬ回路への接続を遮断するようにした、ことを特徴とする。

本発明によれば、簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を実現できる。

本発明の実施例のＤＬＬマスタ回路のブロック図である。 図１のＤＬＬマスタ回路における第１可変遅延回路の回路図である。 図１のＤＬＬマスタ回路におけるカウンタの回路図である。 本実施例のＤＬＬ回路の動作説明用の波形図である。 従来のＤＬＬ回路のブロック図である。

本発明では、ロック動作に入る前に、入力クロックＣＬＫ１の１周期が第１可変遅延回路の遅延セル何段分に相当するかの概略測定をカウンタで行い、その測定結果に基づき第１遅延制御回路の遅延セルの段数を初期設定する。このように最初に遅延セル段数のおおよその当たりをつけこれを初期設定してから、従来と同様のＤＬＬのロック動作を開始し、誤差分を微調整することで、短時間でロックされるようにする。

＜実施例＞
図１は本発明の実施例のＤＬＬ回路のマスタ回路１０の構成を示すブロック図である。このＤＬＬマスタ回路１０は、同一特性の遅延セルを複数段縦続接続した第１可変遅延回路１１と、その第１可変遅延回路１１の遅延セルの接続段数を切り替える第１遅延制御回路１２と、入力クロックＣＬＫ１の位相と第１可変遅延回路１１の出力クロックＣＬＫ２の位相を比較し、両クロックＣＬＫ１，ＣＬＫ２の位相が一致するように第１遅延制御回路１２を制御する位相比較器１３と、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジをトリガとしてカウントを開始（Start）し、入力クロックＣＬＫ１の立上りクロックをトリガとしてカウント動作を停止(Stop)するカウンタ１４と、カウンタ１４のカウント動作中は位相比較器１３の入力側を切断する切換回路１５とを備える。

第１可変遅延回路１１は、例えば図２に示すように、ｎ個の遅延セル（１個の遅延セルはインバータを２個直列接続して構成される）ＤＬ１〜ＤＬｎと、第１遅延制御回路１２から入力するｎ個の選択信号Ｓｅｌ１〜Ｓｅｌｎによってゲートを開／閉されるｎ個のアンド回路ＡＮＤ１〜ＡＮＤｎとで構成される。選択信号Ｓｅｌ１〜Ｓｅｌｎは、その内の１個のみが“１”となり、他は“０”となる。そして、例えば、選択信号Ｓｅｌ３が“１”となったときは、遅延セルＤＬ３〜ＤＬｎが縦続接続される。なお、第１可変遅延回路１１は、リセット時にはＳｅｌｎが“１”となり、ＬＤｎのみが接続された“最小段数”の状態に初期化される。

カウンタ１４は、例えば図３に示すように、２個のＤ型フリップフロップＤＦＦ１、ＤＦＦ２、２個のナンド回路ＮＡＮＤ１，ＮＡＮＤ２、奇数個のインバータＩＮＶ１〜ＩＮＶｋ、ｍ−１個のＴ型フリップフロップＴＦＦ１〜ＴＦＦｍ−１から構成される。ナンド回路ＮＡＮＤ１，ＮＡＮＤ２とインバータＩＮＶ１〜ＩＮＶｋはリングオシレータ部を構成する。このリングオシレータ部は、Ｄ型フリップフロップＤＦＦ１の反転Ｑ出力が“１”のときに開始信号（Start）が“１”になると、Ｄ型フリップフロップＤＦＦ２のＱ出力が“１”となり、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２がゲートを開いてループが形成され、発振を開始する。この場合の発振周波数は、１／２×（Ｎ・Ｔｄ）となる。ＮはインバータＩＮＶ１〜ＩＮＶｋとナンド回路ＮＡＮＤ１，ＮＡＮＤ２の合計段数（ｋ＋２）、Ｔｄはそれらの個々の遅延時間である。また、停止信号（Stop)が“１”になると、Ｄ型フリップフロップＤＦＦ１の反転Ｑ出力が“０”となり、ナンド回路ＮＡＮＤ２がゲートを閉じて、発振が停止する。リングオシレータの発振中に発生するパルスは、Ｔ型フリップフロップＴＦＦ１〜ＴＦＦｍ−１から構成されるカウンタ部によってカウントされる。このカウント値の最小単位は、リングオシレータの段数（ｋ＋２）となる。

この図３のカウンタ１４のインバータＩＮＶ１〜ＩＮＶｋには、第１可変遅延回路１１の遅延セルＤＬ１〜ＤＬｎを構成するインバータと同一プロセスで作成された同一特性のインバータを使用することにより、温度、電圧、プロセスによるバラツキを防止できる。

切換回路１５は、ナンド回路ＮＡＮＤ３，ＮＡＮＤ４から構成され、イネーブル信号（Enable）が“１”のときゲートが開き、“０”のときゲートが閉じる。ゲートが閉じている時、位相比較器１３がＤＬＬマスタ回路１０から切り離され、ＤＬＬループが遮断される。

さて、本実施例のＤＬＬマスタ回路１０は、リセットによって第１可変遅延回路１１の遅延セルの段数が最小段数に初期化されているとき、カウンタ１４のＤ型フリップフロップＤＦＦ１のＱ出力は“０”、反転Ｑ出力は“１”、ＤＦＦ２のＱ出力は“０”である。よって、カウンタ１４では、ナンド回路ＮＡＮＤ２はゲートを開いているが、ナンド回路ＮＡＮＤ１はゲートを閉じ、リングオシレータは非動作となっている。また、イネーブル信号（Enable）は“０”となっており、切換回路１５のナンド回路ＮＡＮＤ３，ＮＡＮＤ４はゲートが閉じている。よって、位相比較器１３はＤＬＬループから遮断されている。

この状態で入力クロックＣＬＫ１が入力すると、第１可変遅延回路１１の遅延セルの最小段数を通過して、出力クロックＣＬＫ２として戻ってくる。このときの出力クロックＣＬＫ２の立ち上がりエッジによって、カウンタ１４のＤ型フリップフロップＤＦＦ２のＱ出力が“０”から“１”に反転し、カウンタ１４のリングオシレータ部が発振動作を開始するとともに、カウント部のカウント動作が開始する。そして、この後に入力する入力クロックＣＬＫ１の立ち上がりエッジによって、カウンタ１４のＤ型フリップフロップＤＦＦ１の反転Ｑ出力が“０”になり、リングオシレータ部が発振動作を停止するとともに、カウンタ部も動作を停止し、さらにイネーブル信号（Enable）が“１”になる。

これによって、カウンタ１４がカウント動作を行っている期間Ｔ１は、入力クロックＣＬＫ１の１周期をＴ０とし、Ｔ２を、第１可変遅延回路１１の遅延セルの最小段数に相当するオフセットタイムとすると、図４に示すように、
Ｔ１＝Ｔ０−Ｔ２
となる。

そこで、カウンタ１４の最終カウント値によって第１遅延制御回路１２を制御して、第１可変遅延回路１１の遅延セルの段数を、上記時間Ｔ１に相当する段数に初期設定する。このとき、位相比較器１３の入力側の切換回路１５は、イネーブル信号（Enable）が“１”になることによってゲートが開いているので、通常のＤＬＬループが形成され、上記時間Ｔ１の遅延時間からＤＬＬ動作が開始する。このときのＤＬＬ制御は、不足しているオフセット時間Ｔ２分に相当する位相制御で済み、ロックするまでの時間を大幅に短縮できる。

ここで具体例について説明する。ＤＬＬマスタ回路１０の第１可変遅延回路１１の遅延セルの段数が直列５００段で構成されていて、その１個の遅延セルの遅延時間が１００ｐｓであったとする。入力クロックＣＬＫ１の周波数が５００ＭＨｚ（周期が２０ｎｓ）の場合を考えると、従来では、第１可変遅延回路１１の遅延セルが最小段数である状態から位相比較器１３による制御が開始されたとすると、約２００段（２０ｎｓ）分の位相比較および遅延セルの切換動作が必要となる。

これに対し、本実施例では、入力クロックＣＬＫ１の１周期分に近い遅延時間を測定して、第１可変遅延回路１１の遅延セルの段数をその遅延時間分に初期設定する。このため、第１可変遅延回路１１の遅延セルの最小段数が、入力クロックＣＬＫ１の１周期の１／２に相当する段数未満である場合、遅延セルが最小段数である状態からＤＬＬ制御を開始するときに比較して、必要な遅延セルの切換動作の回数を削減し、ロックタイムを削減することができる。特に、最小段数が１段、もしくは、それに近い段数である場合には、微調整分を含めても、数クロックでロックさせることが可能であり、上記例に対して、９０％以上ロックタイムを短縮することができる。

また、測定された遅延時間分の段数を、そのまま、第１可変遅延回路１１の遅延セルの段数に初期設定することは必須ではない。例えば、第１可変遅延回路１１の遅延セルの最小段数が比較的大きい場合には、測定された遅延時間分の段数に遅延セルの最小段数を加算した段数を初期設定することによって、ロックタイムをさらに削減することも可能である。もしくは、遅延時間の測定に誤差があった場合にも常に同一の側（遅延セルの段数が少なすぎる側、もしくは多すぎる側）からＤＬＬ制御を開始することができるよう、遅延セルの最小段数から誤差範囲に相当する所定の段数を減じてから、もしくは加えてから、測定された遅延時間分の段数に加算した段数を、初期設定することも可能である。

このように、カウンタ１４のカウント値に相当する遅延セルの段数に応じた段数を、すなわち、カウンタ１４によって測定された遅延時間分の段数をそのまま、もしくは、第１可変遅延回路１１の遅延セルの最小段数や測定誤差等を考慮して適切に補正した段数を、第１可変遅延回路１１に初期設定することが可能である。

なお、以上では、カウンタ１４のカウントの開始（Start）に出力クロックＣＬＫ２の立上りエッジを、停止（Stop)に入力クロックＣＬＫ１の立上りエッジを使用したが、両者に立下りエッジを使用してもよい。また、以上では、ユーザ回路２０とＤＬＬシフタ回路３０を組み合わせて使用するＤＬＬマスタ回路１０を例として説明したが、入力クロックＣＬＫ１に対して１周期分遅れた出力クロックＣＬＫ２を出力させるＤＬＬ回路であれば、全てに適用できることは勿論である。

１０，１０Ａ：ＤＬＬマスタ回路、１１：第１可変遅延回路、１２，１２Ａ：第１遅延制御回路、１３：位相比較器、１４：カウンタ、１５：切換回路
２０：ユーザ回路
３０：ＤＬＬシフタ回路、３１：第２遅延回路、３２：第２可変遅延回路

Claims (4)

1. 遅延セルを段数切換可能に複数段縦続接続した可変遅延回路と、該可変遅延回路への入力クロックと前記可変遅延回路の出力クロックとの位相差を検出する位相比較器と、該位相比較器から出力する比較信号によって前記入力クロックと前記出力クロックの位相差がゼロとなるように前記可変遅延回路の前記遅延セルの段数を切り換える遅延制御回路とを有するＤＬＬ回路において、
   前記出力クロックの第１の極性のエッジによってカウントを開始し、前記入力クロックの第１の極性のエッジによってカウントを停止し、前記開始から前記停止までの時間に相当するカウント値を出力するカウンタを備え、
   該カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、
   ことを特徴とするＤＬＬ回路。
2. 請求項１に記載のＤＬＬ回路において、
   前記位相比較器を前記出力クロックの前記エッジの到来以前にＤＬＬ回路から切り放しておき、
   前記入力クロックの前記エッジのタイミングで、前記位相比較器をＤＬＬ回路に接続するとともに、前記カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、
   ことを特徴とするＤＬＬ回路。
3. 請求項１又は２に記載のＤＬＬ回路において、
   前記カウンタは、リングオシレータ部とカウント部からなり、該リングオシレータ部のインバータは前記可変遅延回路の遅延セルを構成するインバータと同じ特性をもつことを特徴とするＤＬＬ回路。
4. 請求項１、２又は３に記載のＤＬＬ回路において、
   前記カウンタからカウント中と非カウント中の区別を示す制御信号を出力させるとともに、前記位相比較回路の入力側に切換回路を接続し、
   該切換回路は、前記制御信号が前記非カウント中を示すときは前記位相比較回路のＤＬＬ回路への接続を実行し、前記制御信号が前記カウント中を示すときは前記位相比較回路のＤＬＬ回路への接続を遮断するようにした、
   ことを特徴とするＤＬＬ回路。

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