JP2011040803A - Dll回路 - Google Patents
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Abstract
【課題】簡単な構成により、ロックするまでの時間を大幅に短縮化したDLL回路を実現する。
【解決手段】切換回路15によって位相比較器13をDLLループから切り放しておき、第1可変遅延回路11の出力クロックCLK2の立上りエッジによってカウンタ14のカウントを開始し、第1可変遅延回路11への入力クロックCLK1の立上りクロックのエッジによってそのカウントを停止させる。そして、入力クロックCLK1の立上りエッジのタイミングで、切換回路15により位相比較器13をDLLループに接続するとともに、カウンタ14のカウンタ値に相当する段数に、第1可変遅延回路11の遅延セル段数を設定してから、通常のDLLロック動作を行わせる。
【選択図】図1
【解決手段】切換回路15によって位相比較器13をDLLループから切り放しておき、第1可変遅延回路11の出力クロックCLK2の立上りエッジによってカウンタ14のカウントを開始し、第1可変遅延回路11への入力クロックCLK1の立上りクロックのエッジによってそのカウントを停止させる。そして、入力クロックCLK1の立上りエッジのタイミングで、切換回路15により位相比較器13をDLLループに接続するとともに、カウンタ14のカウンタ値に相当する段数に、第1可変遅延回路11の遅延セル段数を設定してから、通常のDLLロック動作を行わせる。
【選択図】図1
Description
本発明は、ロックするまでの時間の短縮化を図ったDLL回路に関するものである。
ディジタルDLL回路として、図5に示すように、入力クロックCLK1の1周期分に相当する遅延セル段数を示す基準段数情報を出力するDLLマスタ回路10Aと、その基準段数情報に基づいて必要とする遅延量に相当する制御段数情報を出力するユーザ回路20と、その制御段数情報に基づいて入力データD1に対して所定の遅延を与えて出力データD2を出力するDLLシフタ回路30とを備えた回路がある。
DLLマスタ回路10Aは、同一特性の遅延セルを複数段縦続接続して構成した第1可変遅延回路11と、その第1可変遅延回路11の遅延セルの接続段数を切り替える第1遅延制御回路12Aと、入力クロックCLK1の位相と第1可変遅延回路11の出力クロックCLK2の位相を比較し、両クロックCLK1,CLK2の位相差を示す信号を第1遅延制御回路12Aに対して出力する位相比較器13を備える。
このマスタ回路10Aでは、位相比較器13の比較結果に応じて、第1遅延制御回路12Aにより、第1可変遅延回路21の遅延セルの段数が増減制御されるが、この制御は位相比較器13に入力される両クロックCLK1,CLK2の位相が一致するまで繰り返される。そして、位相が一致するとロックされ、ロック時の第1可変遅延回路11の遅延セルの段数が、入力クロックCLK1の1周期分の遅延時間に相当する基準段数情報となり、バイナリのデータとしてユーザ回路20に与えられる。
ユーザ回路20は、必要とされる遅延情報を予め持ち、前記した基準段数情報が入力されることにより、遅延情報に応じて、この基準段数情報を例えば整数倍等した制御段数情報を出力する。
シフタ回路30は、ユーザ回路20から入力される制御段数情報を取り込む第2遅延制御回路31と、その第2遅延制御回路31から出力する制御信号によって遅延セルの縦続接続段数が設定される第2可変遅延回路32を備える。第2可変遅延回路32の各遅延セルは第1可変遅延回路11の各遅延セルと同じ特性である。このシフタ回路30では、ユーザ回路20から入力される制御段数情報に応じて、第2遅延制御回路31により、第2可変遅延回路32の遅延段数が設定されるので、これにより、入力データD1は前記遅延情報に応じた所定の遅延が与えられて、出力データD2として出力する。
ところが、DLLマスタ回路10Aの位相比較器13で両クロックCLK1,CLK2の位相を比較する際、その位相比較器13は入力クロックCLK1に対して、出力クロックCLK2が遅れているか、進んでいるかの2つの状態しか判断できない。そのため、現在どの程度の遅れ、あるいはどの程度の進みであるかという絶対値的な位相差がわからず、第1遅延制御回路12Aは最小分解能でしか遅延時間の調整を行うことができなかった。このことから、ロックするために、最低でも数百クロックという長時間のロックタイムを必要としていた。
そこで、入力信号の1周期の検出時間を短くする技術として、特許文献1に記載がある。これは、入力クロックを複数縦続接続の遅延セルで遅延させて、各遅延セルの出力の入力クロックに対する位相をそれぞれフリップフロップで検出して、所定のフリップフロップの出力が0で、その次段のフリップフロップの出力が1のとき、当該次段のフリップフロップに対応する遅延セルが1周期分の遅延信号を出すものとするものである。
ところが、上記した特許文献1に記載のものは、多数のフリップフロップを備えたラッチ回路やエッジ検出回路が必要であり、回路が複雑になる問題がある。
本発明の目的は、簡単な構成により、ロックするまでの時間を大幅に短縮化したDLL回路を提供することである。
上記目的を達成するために、請求項1にかかる発明のDLL回路は、遅延セルを段数切換可能に複数段縦続接続した可変遅延回路と、該可変遅延回路への入力クロックと前記可変遅延回路の出力クロックとの位相差を検出する位相比較器と、該位相比較器から出力する比較信号によって前記入力クロックと前記出力クロックの位相差がゼロとなるように前記可変遅延回路の前記遅延セルの段数を切り換える遅延制御回路とを有するDLL回路において、前記出力クロックの第1の極性のエッジによってカウントを開始し、前記入力クロックの第1の極性のエッジによってカウントを停止し、前記開始から前記停止までの時間に相当するカウント値を出力するカウンタを備え、該カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、ことを特徴とする。
請求項2にかかる発明は、請求項1に記載のDLL回路において、前記位相比較器を前記出力クロックの前記エッジの到来以前にDLL回路から切り放しておき、前記入力クロックの前記エッジのタイミングで、前記位相比較器をDLL回路に接続するとともに、前記カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、ことを特徴とする。
請求項3にかかる発明は、請求項1又は2に記載のDLL回路において、前記カウンタは、リングオシレータ部とカウント部からなり、該リングオシレータ部のインバータは前記可変遅延回路の遅延セルを構成するインバータと同じ特性をもつことを特徴とする。
請求項4にかかる発明は、請求項1、2又は3に記載のDLL回路において、前記カウンタからカウント中と非カウント中の区別を示す制御信号を出力させるとともに、前記位相比較回路の入力側に切換回路を接続し、該切換回路は、前記制御信号が前記非カウント中を示すときは前記位相比較回路のDLL回路への接続を実行し、前記制御信号が前記カウント中を示すときは前記位相比較回路のDLL回路への接続を遮断するようにした、ことを特徴とする。
本発明によれば、簡単な構成により、ロックするまでの時間を大幅に短縮化したDLL回路を実現できる。
本発明では、ロック動作に入る前に、入力クロックCLK1の1周期が第1可変遅延回路の遅延セル何段分に相当するかの概略測定をカウンタで行い、その測定結果に基づき第1遅延制御回路の遅延セルの段数を初期設定する。このように最初に遅延セル段数のおおよその当たりをつけこれを初期設定してから、従来と同様のDLLのロック動作を開始し、誤差分を微調整することで、短時間でロックされるようにする。
<実施例>
図1は本発明の実施例のDLL回路のマスタ回路10の構成を示すブロック図である。このDLLマスタ回路10は、同一特性の遅延セルを複数段縦続接続した第1可変遅延回路11と、その第1可変遅延回路11の遅延セルの接続段数を切り替える第1遅延制御回路12と、入力クロックCLK1の位相と第1可変遅延回路11の出力クロックCLK2の位相を比較し、両クロックCLK1,CLK2の位相が一致するように第1遅延制御回路12を制御する位相比較器13と、第1可変遅延回路11の出力クロックCLK2の立上りエッジをトリガとしてカウントを開始(Start)し、入力クロックCLK1の立上りクロックをトリガとしてカウント動作を停止(Stop)するカウンタ14と、カウンタ14のカウント動作中は位相比較器13の入力側を切断する切換回路15とを備える。
図1は本発明の実施例のDLL回路のマスタ回路10の構成を示すブロック図である。このDLLマスタ回路10は、同一特性の遅延セルを複数段縦続接続した第1可変遅延回路11と、その第1可変遅延回路11の遅延セルの接続段数を切り替える第1遅延制御回路12と、入力クロックCLK1の位相と第1可変遅延回路11の出力クロックCLK2の位相を比較し、両クロックCLK1,CLK2の位相が一致するように第1遅延制御回路12を制御する位相比較器13と、第1可変遅延回路11の出力クロックCLK2の立上りエッジをトリガとしてカウントを開始(Start)し、入力クロックCLK1の立上りクロックをトリガとしてカウント動作を停止(Stop)するカウンタ14と、カウンタ14のカウント動作中は位相比較器13の入力側を切断する切換回路15とを備える。
第1可変遅延回路11は、例えば図2に示すように、n個の遅延セル(1個の遅延セルはインバータを2個直列接続して構成される)DL1〜DLnと、第1遅延制御回路12から入力するn個の選択信号Sel1〜Selnによってゲートを開/閉されるn個のアンド回路AND1〜ANDnとで構成される。選択信号Sel1〜Selnは、その内の1個のみが“1”となり、他は“0”となる。そして、例えば、選択信号Sel3が“1”となったときは、遅延セルDL3〜DLnが縦続接続される。なお、第1可変遅延回路11は、リセット時にはSelnが“1”となり、LDnのみが接続された“最小段数”の状態に初期化される。
カウンタ14は、例えば図3に示すように、2個のD型フリップフロップDFF1、DFF2、2個のナンド回路NAND1,NAND2、奇数個のインバータINV1〜INVk、m−1個のT型フリップフロップTFF1〜TFFm−1から構成される。ナンド回路NAND1,NAND2とインバータINV1〜INVkはリングオシレータ部を構成する。このリングオシレータ部は、D型フリップフロップDFF1の反転Q出力が“1”のときに開始信号(Start)が“1”になると、D型フリップフロップDFF2のQ出力が“1”となり、ナンド回路NAND1、NAND2がゲートを開いてループが形成され、発振を開始する。この場合の発振周波数は、1/2×(N・Td)となる。NはインバータINV1〜INVkとナンド回路NAND1,NAND2の合計段数(k+2)、Tdはそれらの個々の遅延時間である。また、停止信号(Stop)が“1”になると、D型フリップフロップDFF1の反転Q出力が“0”となり、ナンド回路NAND2がゲートを閉じて、発振が停止する。リングオシレータの発振中に発生するパルスは、T型フリップフロップTFF1〜TFFm−1から構成されるカウンタ部によってカウントされる。このカウント値の最小単位は、リングオシレータの段数(k+2)となる。
この図3のカウンタ14のインバータINV1〜INVkには、第1可変遅延回路11の遅延セルDL1〜DLnを構成するインバータと同一プロセスで作成された同一特性のインバータを使用することにより、温度、電圧、プロセスによるバラツキを防止できる。
切換回路15は、ナンド回路NAND3,NAND4から構成され、イネーブル信号(Enable)が“1”のときゲートが開き、“0”のときゲートが閉じる。ゲートが閉じている時、位相比較器13がDLLマスタ回路10から切り離され、DLLループが遮断される。
さて、本実施例のDLLマスタ回路10は、リセットによって第1可変遅延回路11の遅延セルの段数が最小段数に初期化されているとき、カウンタ14のD型フリップフロップDFF1のQ出力は“0”、反転Q出力は“1”、DFF2のQ出力は“0”である。よって、カウンタ14では、ナンド回路NAND2はゲートを開いているが、ナンド回路NAND1はゲートを閉じ、リングオシレータは非動作となっている。また、イネーブル信号(Enable)は“0”となっており、切換回路15のナンド回路NAND3,NAND4はゲートが閉じている。よって、位相比較器13はDLLループから遮断されている。
この状態で入力クロックCLK1が入力すると、第1可変遅延回路11の遅延セルの最小段数を通過して、出力クロックCLK2として戻ってくる。このときの出力クロックCLK2の立ち上がりエッジによって、カウンタ14のD型フリップフロップDFF2のQ出力が“0”から“1”に反転し、カウンタ14のリングオシレータ部が発振動作を開始するとともに、カウント部のカウント動作が開始する。そして、この後に入力する入力クロックCLK1の立ち上がりエッジによって、カウンタ14のD型フリップフロップDFF1の反転Q出力が“0”になり、リングオシレータ部が発振動作を停止するとともに、カウンタ部も動作を停止し、さらにイネーブル信号(Enable)が“1”になる。
これによって、カウンタ14がカウント動作を行っている期間T1は、入力クロックCLK1の1周期をT0とし、T2を、第1可変遅延回路11の遅延セルの最小段数に相当するオフセットタイムとすると、図4に示すように、
T1=T0−T2
となる。
T1=T0−T2
となる。
そこで、カウンタ14の最終カウント値によって第1遅延制御回路12を制御して、第1可変遅延回路11の遅延セルの段数を、上記時間T1に相当する段数に初期設定する。このとき、位相比較器13の入力側の切換回路15は、イネーブル信号(Enable)が“1”になることによってゲートが開いているので、通常のDLLループが形成され、上記時間T1の遅延時間からDLL動作が開始する。このときのDLL制御は、不足しているオフセット時間T2分に相当する位相制御で済み、ロックするまでの時間を大幅に短縮できる。
ここで具体例について説明する。DLLマスタ回路10の第1可変遅延回路11の遅延セルの段数が直列500段で構成されていて、その1個の遅延セルの遅延時間が100psであったとする。入力クロックCLK1の周波数が500MHz(周期が20ns)の場合を考えると、従来では、第1可変遅延回路11の遅延セルが最小段数である状態から位相比較器13による制御が開始されたとすると、約200段(20ns)分の位相比較および遅延セルの切換動作が必要となる。
これに対し、本実施例では、入力クロックCLK1の1周期分に近い遅延時間を測定して、第1可変遅延回路11の遅延セルの段数をその遅延時間分に初期設定する。このため、第1可変遅延回路11の遅延セルの最小段数が、入力クロックCLK1の1周期の1/2に相当する段数未満である場合、遅延セルが最小段数である状態からDLL制御を開始するときに比較して、必要な遅延セルの切換動作の回数を削減し、ロックタイムを削減することができる。特に、最小段数が1段、もしくは、それに近い段数である場合には、微調整分を含めても、数クロックでロックさせることが可能であり、上記例に対して、90%以上ロックタイムを短縮することができる。
また、測定された遅延時間分の段数を、そのまま、第1可変遅延回路11の遅延セルの段数に初期設定することは必須ではない。例えば、第1可変遅延回路11の遅延セルの最小段数が比較的大きい場合には、測定された遅延時間分の段数に遅延セルの最小段数を加算した段数を初期設定することによって、ロックタイムをさらに削減することも可能である。もしくは、遅延時間の測定に誤差があった場合にも常に同一の側(遅延セルの段数が少なすぎる側、もしくは多すぎる側)からDLL制御を開始することができるよう、遅延セルの最小段数から誤差範囲に相当する所定の段数を減じてから、もしくは加えてから、測定された遅延時間分の段数に加算した段数を、初期設定することも可能である。
このように、カウンタ14のカウント値に相当する遅延セルの段数に応じた段数を、すなわち、カウンタ14によって測定された遅延時間分の段数をそのまま、もしくは、第1可変遅延回路11の遅延セルの最小段数や測定誤差等を考慮して適切に補正した段数を、第1可変遅延回路11に初期設定することが可能である。
なお、以上では、カウンタ14のカウントの開始(Start)に出力クロックCLK2の立上りエッジを、停止(Stop)に入力クロックCLK1の立上りエッジを使用したが、両者に立下りエッジを使用してもよい。また、以上では、ユーザ回路20とDLLシフタ回路30を組み合わせて使用するDLLマスタ回路10を例として説明したが、入力クロックCLK1に対して1周期分遅れた出力クロックCLK2を出力させるDLL回路であれば、全てに適用できることは勿論である。
10,10A:DLLマスタ回路、11:第1可変遅延回路、12,12A:第1遅延制御回路、13:位相比較器、14:カウンタ、15:切換回路
20:ユーザ回路
30:DLLシフタ回路、31:第2遅延回路、32:第2可変遅延回路
20:ユーザ回路
30:DLLシフタ回路、31:第2遅延回路、32:第2可変遅延回路
Claims (4)
- 遅延セルを段数切換可能に複数段縦続接続した可変遅延回路と、該可変遅延回路への入力クロックと前記可変遅延回路の出力クロックとの位相差を検出する位相比較器と、該位相比較器から出力する比較信号によって前記入力クロックと前記出力クロックの位相差がゼロとなるように前記可変遅延回路の前記遅延セルの段数を切り換える遅延制御回路とを有するDLL回路において、
前記出力クロックの第1の極性のエッジによってカウントを開始し、前記入力クロックの第1の極性のエッジによってカウントを停止し、前記開始から前記停止までの時間に相当するカウント値を出力するカウンタを備え、
該カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、
ことを特徴とするDLL回路。 - 請求項1に記載のDLL回路において、
前記位相比較器を前記出力クロックの前記エッジの到来以前にDLL回路から切り放しておき、
前記入力クロックの前記エッジのタイミングで、前記位相比較器をDLL回路に接続するとともに、前記カウンタのカウント値に相当する遅延セルの段数に応じた段数を、前記遅延制御回路により前記可変遅延回路に初期設定するようにした、
ことを特徴とするDLL回路。 - 請求項1又は2に記載のDLL回路において、
前記カウンタは、リングオシレータ部とカウント部からなり、該リングオシレータ部のインバータは前記可変遅延回路の遅延セルを構成するインバータと同じ特性をもつことを特徴とするDLL回路。 - 請求項1、2又は3に記載のDLL回路において、
前記カウンタからカウント中と非カウント中の区別を示す制御信号を出力させるとともに、前記位相比較回路の入力側に切換回路を接続し、
該切換回路は、前記制御信号が前記非カウント中を示すときは前記位相比較回路のDLL回路への接続を実行し、前記制御信号が前記カウント中を示すときは前記位相比較回路のDLL回路への接続を遮断するようにした、
ことを特徴とするDLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015061213A (ja) * | 2013-09-19 | 2015-03-30 | 株式会社メガチップス | クロック位相シフト回路 |
US10396973B2 (en) | 2016-09-09 | 2019-08-27 | Fujitsu Limited | Clock regeneration circuit, semiconductor integrated circuit device and RF tag |
CN116418320A (zh) * | 2023-03-28 | 2023-07-11 | 成都电科星拓科技有限公司 | 一种自动调整多路分频器延迟相等的方法及电路 |
-
2009
- 2009-08-06 JP JP2009183362A patent/JP2011040803A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015061213A (ja) * | 2013-09-19 | 2015-03-30 | 株式会社メガチップス | クロック位相シフト回路 |
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CN116418320B (zh) * | 2023-03-28 | 2024-03-29 | 成都电科星拓科技有限公司 | 一种自动调整多路分频器延迟相等的方法及电路 |
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