JP2002217697A - クロック信号補正回路および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロック信号のデューティー比を簡易な回路
でしかも精度よく補正する。 【解決手段】 分周手段２０は、入力クロック信号をｎ
（ｎは自然数）分の１に分周して分周クロック信号を生
成する。エッジ検出手段２１は、分周クロック信号のエ
ッジを検出する。遅延手段２２は、エッジ検出手段２１
の検出結果に応じて分周クロック信号を遅延し、遅延分
周クロック信号を生成する。演算手段２３は、分周クロ
ック信号と、遅延分周クロック信号とを演算して、出力
クロック信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック信号補正回
路および半導体装置に関し、特に、クロック信号のデュ
ーティー比を補正するクロック信号補正回路およびその
ようなクロック信号補正回路を有する半導体装置に関す
る。

【０００２】

【従来の技術】従来、信号のデューティー比を補正する
クロック信号補正回路としては、図１６に示すような回
路がよく知られている。図１６に示すクロック信号補正
回路は、分周器１０、遅延素子群１１、セレクタ１２、
および、排他的論理和素子群１３によって構成されてい
る。

【０００３】ここで、分周器１０は、入力クロック信号
を２分の１に分周した分周出力信号を出力する。遅延素
子群１１は、複数の遅延素子がカスケードに接続されて
構成されており、入力された分周出力信号を各遅延素子
が時間τずつ順次遅延し、各遅延素子からの出力信号を
遅延出力信号Ｃ１〜Ｃｍとしてセレクタ１２に供給す
る。

【０００４】セレクタ１２は、分周出力信号の２分の１
周期を、遅延出力信号Ｃ１〜Ｃｍを使用してｎ等分し、
そのうちの所望の分割信号をセレクタ出力信号Ｄ１〜Ｄ
ｍとして出力する。

【０００５】排他的論理和素子群１３は、複数の排他的
論理和素子によって構成され、分周出力信号と、セレク
タ出力信号Ｄ１〜Ｄｍとの排他的論理和を演算して出力
する。

【０００６】次に、以上の従来例の動作について説明す
る。補正の対象となる入力クロック信号は、分周器１０
において２分の１に分周され、分周出力信号として遅延
素子群１１、セレクタ１２、および、排他的論理和素子
群１３に供給される。

【０００７】遅延素子群１１は、カスケードに接続され
た複数の遅延素子によって分周出力信号を時間τずつ順
次遅延する。各遅延素子の出力は、遅延出力信号Ｃ１〜
Ｃｍとしてセレクタ１２に供給される。

【０００８】セレクタ１２は、分周出力信号の２分の１
周期を、遅延出力信号Ｃ１〜Ｃｍを使用してｎ等分し、
そのうちの所望の分割信号をセレクタ出力信号Ｄ１〜Ｄ
ｍとして出力する。即ち、セレクタ出力信号Ｄ１〜Ｄｍ
は、分周出力信号の２分の１の周期を時間τでｎ等分し
た信号である。

【０００９】排他的論理和素子群１３は、分周出力信号
と、セレクタ出力信号Ｄ１〜Ｄｍとの排他的論理和を演
算し、演算結果を出力する。その結果、分周出力信号が
“Ｈ”の状態である場合において、セレクタ出力信号が
“Ｈ”の状態であるときには“Ｌ”が出力され、また、
セレクタ出力信号が“Ｌ”の状態であるときには“Ｈ”
が出力される。

【００１０】従って、セレクタ出力信号の選択の仕方に
応じて、入力クロック信号のデューティー比を補正する
ことが可能になる。

【００１１】

【発明が解決しようとする課題】しかし、図１６に示す
ような従来のクロック信号補正回路では、高精度でかつ
回路規模を小さくすることが困難であるという問題点が
あった。

【００１２】本発明はこのような点に鑑みてなされたも
のであり、高精度でありながら回路規模を小さくするこ
とが可能なクロック補正回路およびそのようなクロック
信号補正回路を有する半導体装置を提供することを目的
とする。

【００１３】

【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、クロック信号のデューティ
ー比を補正するクロック信号補正回路において、入力ク
ロック信号をｎ（ｎは自然数）分の１に分周して分周ク
ロック信号を生成する分周手段２０と、前記分周クロッ
ク信号のエッジを検出するエッジ検出手段２１と、前記
エッジ検出手段２１の検出結果に応じて前記分周クロッ
ク信号を遅延し、遅延分周クロック信号を生成する遅延
手段２２と、前記分周クロック信号と、前記遅延分周ク
ロック信号とを演算して、出力クロック信号を生成する
演算手段２３と、を有することを特徴とするクロック信
号補正回路が提供される。

【００１４】分周手段２０は、入力クロック信号をｎ
（ｎは自然数）分の１に分周して分周クロック信号を生
成する。エッジ検出手段２１は、分周クロック信号のエ
ッジを検出する。遅延手段２２は、エッジ検出手段２１
の検出結果に応じて分周クロック信号を遅延し、遅延分
周クロック信号を生成する。演算手段２３は、分周クロ
ック信号と、遅延分周クロック信号とを演算して、出力
クロック信号を生成する。

【００１５】また、本発明によれば、クロック信号のデ
ューティー比を補正するクロック信号補正回路におい
て、クロック信号の入力を受ける入力手段と、前記入力
手段を介して入力されたクロック信号のデューティー比
を補正する補正手段と、前記補正手段によってデューテ
ィー比が補正されたクロック信号を出力する出力手段
と、前記補正手段によるクロック信号の補正が完了した
場合には、補正が完了したことを他の回路に対して通知
する通知手段と、を有することを特徴とするクロック信
号補正回路が提供される。

【００１６】入力手段は、クロック信号の入力を受け
る。補正手段は、入力手段を介して入力されたクロック
信号のデューティー比を補正する。出力手段は、補正手
段によってデューティー比が補正されたクロック信号を
出力する。通知手段は、補正手段によるクロック信号の
補正が完了した場合には、補正が完了したことを他の回
路に対して通知する。

【００１７】更に、本発明によれば、クロック信号のデ
ューティー比を補正するクロック信号補正回路を有する
半導体装置において、入力クロック信号をｎ（ｎは自然
数）分の１に分周して分周クロック信号を生成する分周
手段と、前記分周クロック信号のエッジを検出するエッ
ジ検出手段と、前記エッジ検出手段の検出結果に応じて
前記分周クロック信号を遅延し、遅延分周クロック信号
を生成する遅延手段と、前記分周クロック信号と、前記
遅延分周クロック信号とを演算して、出力クロック信号
を生成する演算手段と、を具備するクロック信号補正回
路を有することを特徴とする半導体装置が提供される。

【００１８】ここで、分周手段は、入力クロック信号を
ｎ（ｎは自然数）分の１に分周して分周クロック信号を
生成する。エッジ検出手段は、分周クロック信号のエッ
ジを検出する。遅延手段は、エッジ検出手段の検出結果
に応じて分周クロック信号を遅延し、遅延分周クロック
信号を生成する。演算手段は、分周クロック信号と、遅
延分周クロック信号とを演算して、出力クロック信号を
生成する。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。

【００２０】この図において、分周手段２０は入力クロ
ック信号をｎ（ｎは自然数）分の１に分周して分周クロ
ック信号を生成する。エッジ検出手段２１は、分周クロ
ック信号のエッジを検出する。

【００２１】遅延手段２２は、エッジ検出手段２１の検
出結果に応じて分周クロック信号を遅延し、遅延分周ク
ロック信号を生成する。演算手段２３は、分周クロック
信号と、遅延分周クロック信号とを演算して、出力クロ
ック信号を生成する。

【００２２】次に、以上の原理図の動作について説明す
る。以下では、分周手段２０が入力クロック信号を２分
の１に分周する場合を例に挙げて説明する。図２は、図
１に示す原理図の主要部分の信号の時間的な変化を示す
タイミングチャートである。図２（Ａ）に示すような、
“Ｈ”状態である時間がｔ１であり、“Ｌ”の状態であ
る時間がｔ２（＞ｔ１）であるような入力クロック信号
が与えられたとすると、分周手段２０は入力クロック信
号を２分の１に分周し、図２（Ｂ）に示すような分周ク
ロック信号として出力する。

【００２３】エッジ検出手段２１は、分周クロック信号
の立ち下がりエッジの位置を検出し、遅延手段２２に通
知する。遅延手段２２は、エッジ検出手段２１から通知
されたエッジの位置を参照し、周期がＴ（＝ｔ１＋ｔ
２）である分周クロック信号を２分の１周期（＝Ｔ／
２）だけ遅延し、図２（Ｃ）に示すような遅延分周クロ
ック信号として出力する。例えば、エッジ検出手段２１
は、分周クロック信号を所定の時間ずつ順次遅延してい
き、遅延された分周クロック信号の立ち上がりエッジ
と、もとの分周クロック信号の立ち下がりエッジとが重
なる遅延時間を算定し、これをエッジ検出結果として遅
延手段２２に通知する。遅延手段２２は、エッジ検出手
段２１から通知されたエッジ検出結果の２分の１に対応
する遅延時間によって分周クロック信号を遅延し、遅延
分周クロック信号（図２（Ｃ）参照）として出力する。

【００２４】演算手段２３は、遅延分周クロック信号
（図２（Ｃ）参照）と、分周クロック信号（図２（Ｂ）
参照）との排他的論理和を演算し、その結果得られた信
号を出力クロック信号（図２（Ｄ）参照）として出力す
る。

【００２５】前述のように、遅延分周クロック信号は、
分周クロック信号が２分の１周期だけ遅延されているの
で、分周クロック信号と、遅延分周クロック信号との排
他的論理和を演算した結果は、２分の１のデューティー
比を有する結果となる。

【００２６】以上に説明したように、本実施の形態で
は、入力クロック信号を２分の１に分周して生成した分
周クロック信号をそのエッジ位置を参照して２分の１周
期だけ遅延して遅延分周クロック信号を生成し、得られ
た遅延分周クロック信号と分周クロック信号との排他的
論理和を演算して出力クロック信号を生成するようにし
たので、デューティー比を正確にかつ簡単に補正するこ
とが可能になる。

【００２７】なお、以上の原理図では、分周手段は入力
クロック信号を２分の１に分周するようにしたが、それ
以外の分周値を用いることも可能であり、その場合には
入力クロック信号の周期を変更することが可能になる。

【００２８】また、以上の原理図では、遅延手段２２
は、分周クロック信号を２分の１周期だけ遅延するよう
にしたが、それ以外の遅延量を用いることも可能であ
り、その場合にはデューティー比を５０％以外の任意の
値に変更することが可能になる。

【００２９】次に、本発明の実施の形態について説明す
る。図３は、本発明の実施の形態の構成例を示す図であ
る。この図に示すように、本発明の実施の形態は、分周
器４０、遅延素子群５０、エッジ検出部６０、遅延信号
選択部７０、排他的論理和素子８０によって構成されて
いる。

【００３０】ここで、分周器４０は、入力クロック信号
を２分の１に分周し、分周出力信号として出力する。遅
延素子群５０は、複数の遅延素子群がカスケードに接続
されて構成されており、入力された分周出力信号を各遅
延素子によって時間τずつ遅延し、一部の遅延素子から
の出力を遅延出力信号Ｆ１〜Ｆｑおよび遅延出力信号Ｃ
１〜Ｃｐとして出力する。

【００３１】図４は、遅延素子群５０の詳細な構成例を
示す図である。この図に示すように、遅延素子群５０
は、遅延素子５１−１〜５１−ｍによって構成されてい
る。入力された分周出力信号は、遅延素子５１−１に供
給され、時間τだけ遅延された後、後段の遅延素子によ
って同じく時間τずつ順次遅延される。

【００３２】最初の遅延素子５１−１〜５１−ｇ−１
は、分周出力信号をτずつ順次遅延して次の段の素子に
供給するのみであり、その出力は外部には取り出されて
いない。

【００３３】次の遅延素子５１−ｇ〜５１−ｈ（ｇ≦
ｈ）の出力は、遅延出力信号Ｆ１〜Ｆｑとして遅延信号
選択部７０へ供給される。次の遅延素子５１−ｈ＋１〜
５１−ｉ−１は、分周出力信号をτずつ順次遅延して次
の段の素子に供給するのみであり、その出力は外部には
取り出されていない。

【００３４】次の遅延素子５１−ｉ〜５１−ｍの出力
は、遅延出力信号Ｃ１〜Ｃｐとして、エッジ検出部６０
に供給されている。図３に戻って、エッジ検出部６０
は、遅延素子群５０から出力された遅延出力信号Ｃ１〜
Ｃｐと、分周出力信号との排他的論理和を演算すること
により、分周出力信号の立ち下がりエッジを検出し、検
出結果を検出信号として遅延信号選択部７０に供給す
る。

【００３５】図５は、エッジ検出部６０の詳細な構成例
を示している。この図に示すように、エッジ検出部６０
は、Ｄフリップフロップ素子６１−１〜６１−ｐ、およ
び、排他的論理和素子６２−１〜６２−ｐ−１によって
構成されている。

【００３６】Ｄフリップフロップ素子６１−１〜６１−
ｐのクロック信号入力端子には、遅延素子群５０から出
力された遅延出力信号Ｃ１〜Ｃｐが供給されている。ま
た、データ入力端子には、分周出力信号が接続されてい
る。更に、それぞれの素子の出力端子は、２組ずつ排他
的論理和素子６２−１〜６２−ｐ−１の入力端子に接続
されている。

【００３７】排他的論理和素子６２−１〜６２−ｐ−１
の出力は、検出信号として遅延信号選択部７０に供給さ
れている。図３に戻って、遅延信号選択部７０は、エッ
ジ検出部６０から供給された検出信号Ｄ１〜Ｄｐ−１に
対応する遅延出力信号Ｆ１〜Ｆｑを選択し、出力する。

【００３８】図６は、遅延信号選択部７０の詳細な構成
例を示す図である。この図に示すように、遅延信号選択
部７０は、ＮＯＲ素子７０−１〜７０−ｓ、ＮＯＲ素子
７１−１〜７１−ｓ、および、ＮＯＲ素子７２によって
構成されている。

【００３９】ＮＯＲ素子７０−１〜７０−ｓは、検出信
号Ｄ１〜Ｄｐ−１の隣接する２組の論理和を演算した結
果を反転して出力する。ＮＯＲ素子７１−１〜７１−ｓ
は、ＮＯＲ素子７０−１〜７０−ｓの出力と、遅延出力
信号Ｆ１〜Ｆｑのそれぞれの出力の論理和を演算した結
果を反転して出力する。

【００４０】ＮＯＲ素子７２は、ＮＯＲ素子７１−１〜
７１−ｓの出力の論理和を演算した結果を反転して出力
する。次に、以上の実施の形態の動作について説明す
る。

【００４１】図７（Ａ）に示す入力クロック信号が入力
されると、分周器４０はこの入力クロック信号を２分の
１に分周し、図７（Ｂ）に示す分周出力信号として出力
する。

【００４２】遅延素子群５０を構成する遅延素子５１−
１〜５１−ｍのそれぞれは、入力された分周出力信号
を、時間τずつ順次遅延して、次段の素子に出力する。
エッジ検出部６０のＤフリップフロップ素子６１−１〜
６１−ｐは、遅延素子５１−ｉ〜５１−ｍから出力され
た遅延出力信号Ｃ１〜Ｃｐを、それぞれのクロック端子
に入力し、それぞれの遅延出力信号Ｃ１〜Ｃｐが立ち上
がるタイミングで分周出力信号をラッチして出力する。

【００４３】図７に示す例では、（Ｆ）〜（Ｈ）に示す
遅延出力信号Ｃｂ−１〜Ｃｂ＋１のうち、遅延出力信号
Ｃｂ−１，Ｃｂが立ち上がるタイミングでは、分周出力
信号は“Ｈ”の状態であるが、遅延出力信号Ｃｂ＋１が
立ち上がるタイミングでは“Ｌ”の状態になっている。
即ち、この例では、分周出力信号の立ち下がりエッジ
は、遅延出力信号Ｃｂと遅延出力信号Ｃｂ＋１の間に位
置しており、Ｄフリップフロップ素子の出力の論理が変
化する位置が、エッジの位置に対応している。

【００４４】排他的論理和素子６２−１〜６２−ｐ−１
は、Ｄフリップフロップ素子６１−１〜６１−ｐの隣り
合う出力信号の排他的論理和を演算し、演算結果を検出
信号として出力する。ここで、排他的論理和は入力され
る２つの信号の状態が異なる場合にのみ“Ｈ”を出力す
る。従って、いまの例では、遅延出力信号Ｃｂおよび遅
延出力信号Ｃｂ＋１が入力される排他的論理和素子６２
−ｂの入力のみが異なっているので、この素子の出力で
ある検出信号Ｄｂのみが“Ｈ”の状態になり、それ以外
は全て“Ｌ”の状態になる。

【００４５】遅延信号選択部７０は、エッジ検出部６０
から供給された検出信号Ｄ１〜Ｄｐ−１を２組ずつに分
割し、ＮＯＲ素子７０−１〜７０−ｓに入力する。ここ
で、ＮＯＲ素子は、入力がともに“Ｌ”の状態である場
合にのみ“Ｈ”を出力し、それ以外は“Ｌ”を出力す
る。いまの例では、検出信号Ｄｂが入力されるＮＯＲ素
子７０−ｂ／２（但し、ｂは偶数：ｂが奇数の場合はＮ
ＯＲ素子７０−（ｂ＋１）／２）の出力のみが“Ｌ”の
状態となり、それ以外は全て“Ｈ”の状態になる。

【００４６】その結果、ＮＯＲ素子７１−１〜７１−ｓ
のうち、“Ｈ”を入力しているものについては、遅延出
力信号の状態に拘らず“Ｌ”を出力する。また、“Ｌ”
を入力しているものについては、該当する遅延出力信号
を反転した信号を出力することになる。いまの例では、
ＮＯＲ素子７０−ｂ／２（但し、ｂは偶数：ｂが奇数の
場合はＮＯＲ素子７０−（ｂ＋１）／２）の出力を入力
するＮＯＲ素子７１−ｂ／２（但し、ｂは偶数：ｂが奇
数の場合はＮＯＲ素子７１−（ｂ＋１）／２）からの
み、遅延信号Ｆｂ／２（但し、ｂは偶数：ｂが奇数の場
合はＦ（ｂ＋１）／２）が反転された信号が出力され
る。

【００４７】ＮＯＲ素子７２は、ＮＯＲ素子７１−１〜
７１−ｓから出力される信号の論理和を演算して、得ら
れた結果を反転して出力する。いまの例では、特定のＮ
ＯＲ素子以外の出力は全て“Ｌ”であるので、遅延信号
Ｆｂ／２（但し、ｂは偶数：ｂが奇数の場合はＦ（ｂ＋
１）／２）が反転された信号が出力されることになる。

【００４８】ここで、ＮＯＲ素子７２から出力される遅
延出力信号は、“Ｈ”の状態である検出信号によって特
定される遅延量の半分の遅延量を有するように設定され
ている。従って、ＮＯＲ素子７２からは、分周出力信号
を２分の１周期だけ遅延した分周出力信号が出力される
ことになる。仮に、遅延信号Ｆｂ／２（但し、ｂは偶
数：ｂが奇数の場合はＦ（ｂ＋１）／２）をＦａとする
と、ＮＯＲ素子７２からは、図７（Ｅ）に示すような信
号を選択し、図７（Ｉ）に示す選択出力信号を出力する
ことになる。

【００４９】なお、遅延信号選択部７０によって選択さ
れた信号が出力される際には、複数（図６の例では２
つ）の論理素子を通過してから出力されるため、その分
だけ遅延を生ずることになる。従って、この遅延分も考
慮したうえで、検出信号によって選択される信号を設定
する必要がある。

【００５０】排他的論理和素子８０は、選択出力信号
と、分周出力信号の排他的論理和を演算する。排他的論
理和は、前述のように、入力された２つの信号の状態が
異なる場合にのみ“Ｈ”の状態になり、他の場合には
“Ｌ”の状態になるので、周期Ｔの分周出力信号がＴ／
２だけ遅延されて生成された選択出力信号との排他的論
理和は、図７（Ｊ）に示すように、周期がＴでデューテ
ィー比が５０％の信号となる。

【００５１】以上に説明した本実施の形態によれば、入
力クロック信号を分周して分周出力信号を生成し、これ
を遅延素子群によって遅延した遅延出力信号のタイミン
グと比較することによりエッジを検出し、検出したエッ
ジに対応する遅延量を有する遅延出力信号を選択し、分
周出力信号との排他的論理和を演算することにより、ク
ロック信号を補正するようにしたので、簡単な構成によ
り精度の高い補正を行うことが可能になる。

【００５２】なお、以上の実施の形態では、分周器４０
によって入力クロック信号を２分の１に分周する場合を
例に挙げて説明したが、本発明はこのような場合にのみ
限定されるものではなく、任意の値に設定することが可
能である。３以上の値に設定した場合には、クロック信
号の周期を変更することが可能になる。

【００５３】また、以上の実施の形態では、入力クロッ
ク信号のデューティー比を５０％に補正する場合を例に
挙げて説明したが、エッジ検出部６０と遅延信号選択部
７０との対応関係を適宜変更することにより、補正後の
デューティー比を任意に設定することも可能である。

【００５４】更に、以上の実施の形態では、図４に示す
ように、エッジ検出部６０へ供給される遅延出力信号Ｃ
１〜Ｃｐを取り出す遅延素子群と、遅延信号選択部７０
へ供給される遅延出力信号Ｆ１〜Ｆｑを取り出す遅延素
子群とは、相互に重複しない構成としたが、図８に示す
ように、これらの一部または全部が重複するように構成
することも可能である。この図の例では、遅延出力信号
Ｃ１〜Ｃｋ＋１を取り出す遅延素子群と、遅延出力信号
Ｆｕ〜Ｆｑを取り出す遅延素子群とが重複している。

【００５５】このような構成によれば、配線数が増加す
るので、回路は複雑化するものの、入力クロック信号の
周期に幅広く対応することが可能になる。更にまた、本
実施の形態では、遅延素子群を構成する各遅延素子の遅
延時間が等しいことが設計を簡略化する上では望まし
い。ところで、遅延素子の出力に接続される素子数が増
加すると、その分だけ遅延時間が延長されることが知ら
れている。従って、例えば、図４に示す例では、遅延素
子５１−１〜５１−ｇ−１および遅延素子５１−ｇ＋３
〜５１ｈ−２については次段の遅延素子にのみ接続され
ている状態であるので、これらに比較すると、出力が取
り出されている遅延素子５１−ｇ〜５１−ｈおよび遅延
素子５１−ｉ〜５１−ｍの方が遅延量が大きくなる。そ
こで、図９に示すように、出力端子に接続される素子数
に応じてコンデンサＣ１〜Ｃ８を接続することにより、
全ての遅延素子の遅延量が等しくなるように較正するこ
とが可能である。

【００５６】図９に示す例では、次段の遅延素子にのみ
接続されている遅延素子（例えば、初段の遅延素子）に
ついては、２個のコンデンサ（初段の遅延素子の場合で
はコンデンサＣ１，Ｃ５）が接続されている。また、１
個の出力のみが取り出されている遅延素子については、
１個のコンデンサ（Ｃ２〜Ｃ４およびＣ６〜Ｃ８）が接
続されている。更に、２個の出力が取り出されている遅
延素子についてはコンデンサは接続されていない。

【００５７】このように、遅延素子に接続される出力素
子の個数に応じたコンデンサを接続することにより、各
遅延素子の遅延量を均等にし、回路全体の精度を高める
ことが可能になる。

【００５８】なお、図９に示す例では、出力に接続され
る素子の個数に応じてコンデンサを接続するようにした
が、ダミーの素子（例えば、論理素子等）を接続するよ
うにしてもよい。また、出力に接続される素子の個数で
はなく、接続される素子の入力容量等に応じて、コンデ
ンサまたはダミーの素子の容量または個数を決定するこ
とも可能である。

【００５９】次に、本発明の第２の実施の形態について
説明する。図１０は、本発明の第２の実施の形態の構成
例を示す図である。この図において、図３と対応する部
分には同一の符号を付してあるので、その説明は省略す
る。なお、図３と比較すると、第２の実施の形態では、
端数補正部１００が遅延信号選択部７０と排他的論理和
素子８０との間に新たに挿入されており、この点が異な
っている。

【００６０】ここで、端数補正部１００は、エッジ検出
部６０と、遅延信号選択部７０との対応関係において、
端数が生じた場合（１対１の関係でない場合）には、こ
のような端数に対応する処理を行い、回路の補正精度を
向上させる。以下では、端数補正部１００の動作原理を
簡単に説明した後、詳細な構成例について説明する。

【００６１】図１１は、端数補正部１００の動作原理を
説明するための図である。図１１（Ａ）は端数を生じな
い場合における動作原理を示している。ここで、各四角
形は、遅延素子において遅延される遅延量を示してお
り、四角形の上部のＦ１〜Ｆ５は、遅延信号選択部７０
に出力される遅延出力信号Ｆ１〜Ｆ５を示している。ま
た、四角形の下部のＣ１〜Ｃ４は、エッジ検出部６０に
出力される遅延出力信号Ｃ１〜Ｃ４を示している。

【００６２】このような図において、例えば、エッジ検
出部６０が遅延出力信号Ｃ３および遅延出力信号Ｃ４の
間で分周出力信号の立ち下がりエッジを検出したとす
る。この場合、立ち下がりエッジは、Ｃ３とＣ４の間の
何れかの位置に存在しているがその正確な位置は不明で
ある。即ち、遅延素子の遅延時間τ分は誤差となる。

【００６３】ところで、遅延信号選択部７０は、エッジ
検出部６０から供給された検出信号に対応する遅延量を
有する遅延出力信号を選択する。この例では、遅延出力
信号Ｃ３の半分の遅延量を有する遅延出力信号Ｆ４が選
択されて出力されることになる。

【００６４】いまの例は、Ｃ３の半分の遅延量を有する
遅延出力信号が存在する場合であったが、図１１（Ｂ）
に示す例はそのような遅延出力信号が存在しない場合で
ある。即ち、エッジ検出部６０において遅延出力信号Ｃ
４と遅延出力信号Ｃ５の間でエッジが検出された場合に
は、遅延出力信号Ｃ４の２分の１の遅延量を有する遅延
信号は、破線の矢印で示すように、遅延出力信号Ｆ４と
遅延出力信号Ｆ５の中間に位置する。しかしながら、図
３に示す実施の形態では、このような中間的な遅延出力
信号を生成することができないので、遅延出力信号Ｆ４
またはＦ５の何れかを選択する構成となっている。その
結果、端数が生じる場合には、この端数分だけ回路の精
度が低下する結果となる。

【００６５】従って、本発明の第２の実施の形態では、
以上のような端数が生じた場合には、遅延出力信号を、
この端数に応じた遅延量を有する遅延素子によって更に
遅延させることで、このような誤差の発生を防止する。

【００６６】図１２は、端数補正部１００の詳細な構成
例を示す図である。この図に示すように、端数補正部１
００は、論理和素子１００−１〜１００−ｖ、論理和素
子１０１、遅延素子１０２、および、セレクタ１０３に
よって構成されている。

【００６７】ここで、論理和素子１００−１〜１００−
ｖは、偶数番目の検出信号を２組ずつ入力し、それぞれ
の組の論理和を演算して出力する。論理和素子１０１
は、論理和素子１００−１〜１００−ｖから出力された
信号の論理和を演算して出力する。従って、論理和素子
１０１の出力は、偶数番目の検出信号の何れかが“Ｈ”
の状態である場合には“Ｈ”の状態になり、それ以外の
場合には“Ｌ”の状態になる。

【００６８】遅延素子１０２は、遅延素子群５０を構成
する遅延素子の２分の１の遅延量（＝τ／２）を有し、
遅延信号選択部７０から出力された選択信号をτ／２だ
け遅延して出力する。

【００６９】セレクタ１０３は、論理和素子１０１の出
力が“Ｌ”の場合には、遅延信号選択部７０からの出力
を選択して出力し、論理和素子１０１の出力が“Ｈ”の
場合には、遅延素子１０２によって遅延された出力を選
択して出力する。

【００７０】次に、以上の実施の形態の動作について説
明する。図１０に示すエッジ検出部６０において、遅延
出力信号Ｃ３およびＣ４の間でエッジが検出されたとす
ると、検出信号Ｄ３が“Ｈ”の状態になる。

【００７１】検出信号Ｄ３が“Ｈ”の状態になると、遅
延信号選択部７０は、図１１に示す遅延出力信号Ｆ４を
選択して出力するので、端数補正部１００には遅延出力
信号Ｆ４が供給される。

【００７２】ここで、検出信号Ｄ３が“Ｈ”である場合
には、端数補正部１００の論理和素子１０１の出力は
“Ｌ”の状態になるので、セレクタ１０３は、遅延信号
選択部７０から供給された遅延出力信号Ｆ４をそのまま
排他的論理和素子８０に供給する。

【００７３】一方、エッジ検出部６０において、遅延出
力信号Ｃ４およびＣ５の間でエッジが検出されたとする
と、検出信号Ｄ４が“Ｈ”の状態になる。検出信号Ｄ４
が“Ｈ”の状態になると、遅延信号選択部７０は図１１
に示す遅延出力信号Ｆ４を選択して出力するので、端数
補正部１００には遅延出力信号Ｆ４が供給される。

【００７４】ここで、検出信号Ｄ４が“Ｈ”である場合
には、端数補正部１００の論理和素子１０１の出力は
“Ｈ”の状態になるので、セレクタ１０３は、遅延信号
選択部７０から供給され、遅延素子１０２によって時間
τ／２だけ遅延された遅延出力信号Ｆ４を排他的論理和
素子８０に供給することになる。その結果、端数補正部
１００から出力される信号は、図１１に示す破線の矢印
で指示する遅延量を有する結果となる。

【００７５】従って、本発明の第２の実施の形態によれ
ば、エッジ検出部６０と、遅延信号選択部７０との対応
関係において、端数が生じた場合でも、クロック信号を
正確に補正することが可能になる。

【００７６】なお、以上の実施の形態では、端数が２分
の１の場合を例に挙げて説明したが、本発明はこのよう
な場合にのみ限定されるものではなく、これ以外の場合
にも適用することが可能である。例えば、デューティー
比をａ／ｂに補正する場合には、遅延素子群を構成する
遅延素子のｂ分の１の遅延量を有する遅延素子を（ｂ−
１）個用意し、これらの遅延素子を必要に応じて組み合
わせるようにすればよい。

【００７７】次に、本発明の第３の実施の形態について
説明する。図１３は、本発明の第３の実施の形態の構成
例を示す図である。なお、この図において、図３の場合
と対応する部分には同一の符号を付してあるので、その
説明は省略する。この図の例では、図３の場合と比較し
て、デューティー比検出器１１０、論理積素子Ａ１〜Ａ
ｐ、および、反転素子１１６が新たに付加されている。
なお、その他の構成は、図３の場合と同様である。

【００７８】デューティー比検出器１１０は、外部リセ
ット信号によってリセットされるとともに、排他的論理
和素子８０から出力される出力クロック信号が所定のデ
ューティー比に補正されたか否かを検出し、補正された
場合には“Ｈ”を、それ以外の場合には“Ｌ”を補正完
了信号として出力する。

【００７９】図１４は、デューティー比検出器１１０の
詳細な構成例を示す図である。この図に示すように、デ
ューティー比検出器１１０は、遅延素子群１１１、Ｄフ
リップフロップ素子群１１２、排他的論理和素子１１３
−１〜１１３−ｐ−１、論理積素子１１４−１〜１１４
−ｐ−１、および、論理和素子１１５によって構成され
ている。

【００８０】遅延素子群１１１は、複数の遅延素子によ
って構成され、出力クロック信号を遅延時間τずつ順次
遅延する。Ｄフリップフロップ素子群１１２は、複数の
Ｄフリップフロップ素子によって構成され、外部リセッ
ト信号によってリセットされ、遅延素子群を構成する各
遅延素子から出力される信号の立ち上がりエッジに同期
して出力クロック信号をラッチして端子Ｑ１〜Ｑｐから
出力する。

【００８１】排他的論理和素子１１３−１〜１１３−ｐ
−１は、Ｄフリップフロップ素子群１１２の端子Ｑ１〜
Ｑｐから出力される隣接する２組ずつの信号の排他的論
理和をそれぞれ演算して出力する。

【００８２】論理積素子１１４−１〜１１４−ｐ−１
は、所定の排他的論理和素子と、その排他的論理和素子
を基準とした場合に遅延時間が２倍または２分の１に対
応する排他的論理和素子の出力の論理積を演算して出力
する。

【００８３】論理和素子１１５は、論理積素子１１４−
１〜１１４−ｐ−１の論理和を演算して出力する。図１
３に戻って、反転素子１１６は、デューティー比検出器
１１０の出力である補正完了信号を反転して論理積素子
Ａ１〜Ａｐに供給する。

【００８４】論理積素子Ａ１〜Ａｐは、反転素子１１６
から供給される信号に応じて、遅延出力信号Ｃ１〜Ｃｐ
を通過または遮断するスイッチの役割を果たす。次に、
以上の実施の形態の動作について説明する。

【００８５】入力クロック信号の供給が開始されるとと
もに、外部リセット信号が“Ｈ”の状態にされると、デ
ューティー比検出器１１０がリセットされ、その出力で
ある補正完了信号は“Ｌ”の状態になる。

【００８６】補正完了信号が“Ｌ”の状態になると、反
転素子１１６の出力は“Ｈ”の状態になるので、論理積
素子Ａ１〜Ａｐは、遅延素子群５０から出力される遅延
出力信号Ｃ１〜Ｃｐを通過させ、エッジ検出部６０に供
給する。

【００８７】エッジ検出部６０および遅延信号選択部７
０は、前述の場合と同様の動作により、分周出力信号の
エッジを検出するとともに、そのエッジ位置から２分の
１の遅延を有する遅延出力信号を選択して出力する。

【００８８】その結果、排他的論理和素子８０からは、
分周出力信号の２分の１の周期を有する信号、即ち、入
力クロック信号のデューティー比を５０％に補正した出
力クロック信号が出力されることになる。

【００８９】デューティー比検出回路１１０は、遅延素
子群１１１により、出力クロック信号をτずつ順次遅延
し、Ｄフリップフロップ素子群１１２に供給する。Ｄフ
リップフロップ素子群１１２は、遅延素子群１１１から
の出力信号の立ち上がりのタイミングで、出力クロック
信号をラッチして端子Ｑ１〜Ｑｐから出力する。

【００９０】排他的論理和素子１１３−１〜１１３−ｐ
−１は、隣接する２つの端子から出力される信号の排他
的論理和を演算して出力する。その結果、出力クロック
信号のエッジ付近に対応する素子の出力が“Ｈ”の状態
になり、その他は“Ｌ”の状態になる。

【００９１】論理積素子１１４−１〜１１４−ｐ−１
は、出力クロック信号（デューティー比が補正された信
号）のエッジ間隔に対応する位置に存在する２個の排他
的論理和素子の出力信号の論理積を演算するので、出力
クロック信号のエッジの間隔が設定された間隔になった
場合には、何れかの出力が“Ｈ”の状態になる。

【００９２】論理和素子１１５は、論理積素子１１４−
１〜１１４−ｐ−１の論理和を演算して出力するので、
何れかの論理積素子の出力が“Ｈ”の状態になった場合
には、その出力も“Ｈ”の状態になる。即ち、出力クロ
ック信号のエッジ間隔が設定された間隔になった場合に
は、論理和素子１１５の出力である補正終了信号も
“Ｈ”の状態になる。

【００９３】デューティー比検出器１１０の出力が
“Ｈ”の状態になると、後段の回路は、出力クロック信
号のデューティー比の補正が完了したことを認知する。
ところで、補正完了信号が“Ｈ”の状態になると、反転
素子１１６の出力は“Ｌ”の状態になり、論理積素子Ａ
１〜Ａｐは、遅延出力信号Ｃ１〜Ｃｐを遮断した状態に
なる。

【００９４】その結果、エッジ検出回路６０のＤフリッ
プフロップ素子６１−１〜６１−ｐにはクロック信号が
供給されない状態になるので、これらの素子は直前の状
態、即ち、エッジを検出した状態を保持することにな
る。その結果、検出信号も直前の状態が保持されること
になる。

【００９５】従って、遅延信号選択部７０は、保持され
ている検出信号に従って遅延出力信号を選択して出力す
るので、排他的論理和素子８０からは、デューティー比
が補正された出力クロック信号が出力され続けることに
なる。

【００９６】以上の実施の形態によれば、デューティー
比の補正が完了した場合には、補正完了信号を後段の回
路に出力するようにしたので、後段の回路が誤動作等を
することを防止することが可能になる。

【００９７】また、以上の実施の形態によれば、デュー
ティー比の補正が完了した場合には、エッジ検出部６０
の動作を停止するようにしたので、エッジ検出位置が微
妙にずれることによって発生するジッター等の発生を未
然に防ぐことが可能になる。

【００９８】なお、以上の実施の形態では、デューティ
ー比が補正された後は、エッジ検出部６０の動作を停止
するようにしたが、一端停止した後に、何らかの要因
（例えば、所定の時間が経過した等）をトリガとして、
エッジ検出部６０を再度動作させることも可能である。
そのような構成によれば、誤った位置で補正がロックさ
れることを防止できる。

【００９９】また、以上の実施の形態では、外部（例え
ば、前段の回路）からリセット信号を入力して回路をリ
セットするようにしたが、例えば、電源の投入に同期し
てリセット信号を発生して供給することも可能である。
このような構成によれば簡易な構成で回路をリセットす
ることが可能になる。

【０１００】次に、本発明の第４の実施の形態の構成例
について説明する。図１５は、本発明の第４の実施の形
態の構成例を示す図である。この図において、図３の場
合と対応する部分には同一の符号を付してあるので、そ
の説明は省略する。この図の例では、図３の場合と比較
して、カウンタ１２０、Ｄフリップフロップ素子１２
１、および、論理積素子Ａ１〜Ａｐが新たに追加されて
いる。その他の構成は、図３の場合と同様である。

【０１０１】ここで、カウンタ１２０は、外部リセット
信号によってリセットされ、入力クロック信号の、例え
ば、立ち上がりエッジをカウントし、所定のカウント値
になった場合に、その出力を“Ｈ”の状態にする。

【０１０２】Ｄフリップフロップ素子１２１は、外部リ
セット信号が“Ｈ”になった場合には、セット（Ｓ）端
子に“Ｈ”が入力されるので、出力が“Ｈ”の状態にな
る。そして、カウンタ１２０の出力が立ち上がるタイミ
ングで、外部リセット信号をラッチして出力する。な
お、この出力信号は補正完了信号であり、この実施の形
態ではアクティブロー（Active Low）となっている。

【０１０３】論理積素子Ａ１〜Ａｐは、補正完了信号が
“Ｈ”の状態である場合には、遅延出力信号Ｃ１〜Ｃｐ
を通過させ、“Ｌ”の場合には遮断する。次に、以上の
実施の形態の動作について説明する。

【０１０４】入力クロック信号の供給が開始され、外部
リセット信号が“Ｈ”の状態にされると、カウンタ１２
０がリセットされ、入力クロック信号の、例えば、立ち
上がりエッジのカウントを開始する。

【０１０５】一方、Ｄフリップフロップ素子１２１は、
外部リセット信号が“Ｈ”の状態になると、セット端子
が“Ｈ”の状態になるので、その出力である補正完了信
号が“Ｈ”の状態になる。なお、前述のように、本実施
の形態では、補正完了信号はアクティブローであるの
で、“Ｈ”の状態であることは補正の完了を意味しな
い。

【０１０６】補正完了信号が“Ｈ”の状態になると、第
３の実施の形態の場合と同様に、論理積素子Ａ１〜Ａｐ
は遅延出力信号Ｃ１〜Ｃｐを通過させ、エッジ検出部６
０に供給するので、エッジの検出動作が開始され、エッ
ジが検出された場合には、検出信号が遅延信号選択部７
０に供給される。

【０１０７】遅延信号選択部７０は、検出信号に応じて
所定の遅延出力信号を選択し、排他的論理和素子８０に
供給する。その結果、排他的論理和素子８０からは、デ
ューティー比が補正された出力クロック信号が出力され
ることになる。

【０１０８】外部リセット信号が入力されてから、所定
の時間（補正が完了するのに十分な時間）が経過する
と、カウンタ１２０の出力が“Ｈ”の状態になる。する
と、Ｄフリップフロップ素子１２１は、カウンタ１２０
の立ち上がりのタイミングで、外部リセット信号をラッ
チする。外部リセット信号は、短時間だけ“Ｈ”の状態
になる信号であり、カウンタ１２０のカウント動作が完
了する時点では“Ｌ”の状態になっているので、Ｄフリ
ップフロップ素子１２１の出力は“Ｌ”の状態になる。

【０１０９】その結果、補正完了信号が“Ｌ”になって
アクティブになるとともに、論理積素子Ａ１〜Ａｐが遮
断された状態になるので、エッジ検出部６０は直前の状
態でロックされることになる。その結果、前述の場合と
同様に、ジッター等の発生を未然に防ぐことが可能にな
る。

【０１１０】以上の実施の形態によれば、カウンタ１２
０とＤフリップフロップ素子１２１を用いて入力クロッ
ク信号をカウントし、所定の時間が経過した場合には、
補正完了信号をアクティブにするとともに、エッジ検出
部６０をロックするようにしたので、簡易な回路で補正
完了信号を生成することが可能になるとともに、ジッタ
ーの発生を防止することが可能になる。

【０１１１】なお、第１〜第４の実施の形態では、エッ
ジ検出部６０からの全ての検出信号を遅延信号選択部７
０に接続するようにしたが、例えば、偶数番目の検出信
号のみを接続し、奇数番目の信号がアクティブにされた
ことを示す奇数信号を別途設けるようにしてもよい。即
ち、偶数番目の信号がアクティブにされた場合には、そ
の信号をそのまま遅延信号選択部７０に供給し、奇数番
目の信号がアクティブにされた場合には、前述の奇数信
号をアクティブにするとともに、最寄りの偶数信号をア
クティブにし、該当する奇数信号を特定するようにして
もよい。

【０１１２】このような構成によれば、エッジ検出部６
０と遅延信号選択部７０の間の配線数を約２分の１に減
少させることが可能になり、回路を簡略化するととも
に、回路の高速動作を実現することが可能になる。

【０１１３】

【発明の効果】以上説明したように本発明では、クロッ
ク信号のデューティー比を補正するクロック信号補正回
路において、入力クロック信号をｎ（ｎは自然数）分の
１に分周して分周クロック信号を生成する分周手段と、
分周クロック信号のエッジを検出するエッジ検出手段
と、エッジ検出手段の検出結果に応じて分周クロック信
号を遅延し、遅延分周クロック信号を生成する遅延手段
と、分周クロック信号と、遅延分周クロック信号とを演
算して、出力クロック信号を生成する演算手段と、を設
けるようにしたので、簡単な回路構成で精度よくクロッ
ク信号のデューティー比を補正することが可能になる。

【０１１４】また、クロック信号のデューティー比を補
正するクロック信号補正回路において、クロック信号の
入力を受ける入力手段と、入力手段を介して入力された
クロック信号のデューティー比を補正する補正手段と、
補正手段によってデューティー比が補正されたクロック
信号を出力する出力手段と、補正手段によるクロック信
号の補正が完了した場合には、補正が完了したことを他
の回路に対して通知する通知手段と、を有するようにし
たので、クロック信号のデューティー比の補正が完了し
た旨を後段の回路に通知することにより、装置全体とし
ての補正精度を向上させることが可能になる。

【０１１５】また、クロック信号のデューティー比を補
正するクロック信号補正回路を有する半導体装置におい
て、入力クロック信号をｎ（ｎは自然数）分の１に分周
して分周クロック信号を生成する分周手段と、分周クロ
ック信号のエッジを検出するエッジ検出手段と、エッジ
検出手段の検出結果に応じて分周クロック信号を遅延
し、遅延分周クロック信号を生成する遅延手段と、分周
クロック信号と、遅延分周クロック信号とを演算して、
出力クロック信号を生成する演算手段と、を有するよう
にしたので、簡単な回路で精度よくクロック信号のデュ
ーティー比を補正することが可能な半導体装置を提供で
きる。

【図面の簡単な説明】

【図１】本発明の動作原理を説明する原理図である。

【図２】図１に示す原理図の動作を説明するためのタイ
ミングチャートである。

【図３】本発明の第１の実施の形態の構成例を示す図で
ある。

【図４】図３に示す遅延素子群の詳細な構成例を示す図
である。

【図５】図３に示すエッジ検出部の詳細な構成例を示す
図である。

【図６】図３に示す遅延信号選択部の詳細な構成例であ
る。

【図７】図３に示す実施の形態の動作を説明するための
タイミングチャートである。

【図８】図３に示す遅延素子群の詳細な他の構成例を示
す図である。

【図９】図３に示す遅延素子群の詳細な他の構成例を示
す図である。

【図１０】本発明の第２の実施の形態の構成例を示す図
である。

【図１１】図１０に示す端数補正部の動作原理を説明す
る図である。

【図１２】図１０に示す端数補正部の詳細な構成例を示
す図である。

【図１３】本発明の第３の実施の形態の構成例を示す図
である。

【図１４】図１３に示すデューティー比検出器の詳細な
構成例を示す図である。

【図１５】本発明の第４の実施の形態の構成例を示す図
である。

【図１６】従来のクロック信号補正回路の構成を示す図
である。

【符号の説明】

２０ 分周手段 ２１ エッジ検出手段 ２２ 遅延手段 ２３ 演算手段 ４０ 分周器 ５０ 遅延素子群 ５１−１〜５１−ｍ 遅延素子 ６０ エッジ検出部 ６１−１〜６１−ｐ Ｄフリップフロップ素子 ６２−１〜６２−ｐ−１ 排他的論理和素子 ７０ 遅延信号選択部 ７０−１〜７０−ｓ ＮＯＲ素子 ７１−１〜７１−ｓ ＮＯＲ素子 ８０ 排他的論理和素子 １００ 端数補正部 １００−１〜１００−ｖ 論理和素子 １０１ 論理和素子 １０２ 遅延素子 １０３ セレクタ １１０ デューティー比検出器 １１１ 遅延素子群 １１２ Ｄフリップフロップ素子群 １１３−１〜１１３−ｐ−１ 排他的論理和素子 １１４−１〜１１４−ｐ−１ 論理積素子 １１５ 論理和素子 １１６ 反転素子 １２０ カウンタ １２１ Ｄフリップフロップ素子

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１４年１月１７日（２００２．１．１
７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】エッジ検出手段２１は、分周クロック信号
の立ち下がりエッジの位置を検出し、遅延手段２２に通
知する。遅延手段２２は、エッジ検出手段２１から通知
されたエッジの位置を参照し、分周クロック信号を２分
の１周期（＝Ｔ／２）だけ遅延し、図２（Ｃ）に示すよ
うな遅延分周クロック信号として出力する。例えば、エ
ッジ検出手段２１は、分周クロック信号を所定の時間ず
つ順次遅延していき、遅延された分周クロック信号の立
ち上がりエッジと、もとの分周クロック信号の立ち下が
りエッジとが重なる遅延時間を算定し、これをエッジ検
出結果として遅延手段２２に通知する。遅延手段２２
は、エッジ検出手段２１から通知されたエッジ検出結果
の２分の１に対応する遅延時間によって分周クロック信
号を遅延し、遅延分周クロック信号（図２（Ｃ）参照）
として出力する。

フロントページの続き (72)発明者 松野 成人 北海道札幌市北区北七条西四丁目３番地１ 富士通北海道ディジタル・テクノロジ株 式会社内 Ｆターム(参考） 5J001 AA11 BB05 BB11 BB13 BB24 DD09 5J039 AB02 KK09 KK10 KK11 KK13 KK27 MM06

Claims (14)

【特許請求の範囲】
1. 【請求項１】 クロック信号のデューティー比を補正す
   るクロック信号補正回路において、 入力クロック信号をｎ（ｎは自然数）分の１に分周して
   分周クロック信号を生成する分周手段と、 前記分周クロック信号のエッジを検出するエッジ検出手
   段と、 前記エッジ検出手段の検出結果に応じて前記分周クロッ
   ク信号を遅延し、遅延分周クロック信号を生成する遅延
   手段と、 前記分周クロック信号と、前記遅延分周クロック信号と
   を演算して、出力クロック信号を生成する演算手段と、 を有することを特徴とするクロック信号補正回路。
2. 【請求項２】 前記分周クロック信号を順次遅延する複
   数の遅延素子群を更に有し、 前記エッジ検出手段は、前記遅延素子群の複数の遅延素
   子から出力される信号と、前記分周クロック信号とのタ
   イミングを比較することにより、前記分周クロック信号
   のエッジを検出し、 前記遅延手段は、前記エッジ検出手段の検出結果に対応
   する遅延素子から出力された信号を選択して前記遅延分
   周クロック信号として出力する、 ことを特徴とする請求項１記載のクロック信号補正回
   路。
3. 【請求項３】 前記エッジ検出手段には、前記遅延素子
   群のうち一部の出力が接続されていることを特徴とする
   請求項２記載のクロック信号補正回路。
4. 【請求項４】 前記遅延手段には、前記遅延素子群のう
   ち一部の出力が接続されており、 前記遅延手段は前記エッジ検出手段の検出結果に対応す
   る信号を前記一部の出力の中から選択することを特徴と
   する請求項２記載のクロック信号補正回路。
5. 【請求項５】 前記遅延素子群の出力の一部は、前記エ
   ッジ検出手段または前記遅延手段の一方だけに接続され
   ていることを特徴とする請求項２記載のクロック信号補
   正回路。
6. 【請求項６】 前記遅延素子群の出力の一部は、前記エ
   ッジ検出手段および前記遅延手段の双方に接続されてい
   ることを特徴とする請求項２記載のクロック信号補正回
   路。
7. 【請求項７】 前記エッジ検出手段および前記遅延手段
   に接続される前記遅延素子群の出力は、相互に重複部分
   を有しないことを特徴とする請求項２記載のクロック信
   号補正回路。
8. 【請求項８】 前記遅延手段または前記エッジ検出手段
   が接続されていない前記遅延素子群の出力には、未接数
   に応じたダミーの負荷が接続されていることを特徴とす
   る請求項２記載のクロック信号補正回路。
9. 【請求項９】 前記出力クロック信号のデューティー比
   をａ／ｂに補正する場合には、前記遅延素子群を構成す
   る各遅延素子のｂ分の１の遅延量を有する遅延素子を
   （ｂ−１）個更に有し、 前記遅延手段は、これら（ｂ−１）個の遅延素子を必要
   に応じて組み合わせ、前記遅延素子群からの信号を更に
   遅延することを特徴とする請求項２記載のクロック信号
   補正回路。
10. 【請求項１０】 前記演算手段から、補正がなされたク
    ロック信号が出力される際には、補正が完了した旨を示
    す補正完了信号を出力する補正完了信号出力手段を更に
    有する請求項１記載のクロック信号補正回路。
11. 【請求項１１】 前記演算手段から、補正がなされたク
    ロック信号の出力が開始された後は、前記エッジ検出手
    段の動作を停止させる停止手段を更に有することを特徴
    とする請求項１記載のクロック信号補正回路。
12. 【請求項１２】 前記遅延手段には、前記エッジ検出手
    段の検出結果を示す信号のうち、偶数番目または奇数番
    目の信号のみが供給されていることを特徴とする請求項
    ２記載のクロック信号補正回路。
13. 【請求項１３】 クロック信号のデューティー比を補正
    するクロック信号補正回路において、 クロック信号の入力を受ける入力手段と、 前記入力手段を介して入力されたクロック信号のデュー
    ティー比を補正する補正手段と、 前記補正手段によってデューティー比が補正されたクロ
    ック信号を出力する出力手段と、 前記補正手段によるクロック信号の補正が完了した場合
    には、補正が完了したことを他の回路に対して通知する
    通知手段と、 を有することを特徴とするクロック信号補正回路。
14. 【請求項１４】 クロック信号のデューティー比を補正
    するクロック信号補正回路を有する半導体装置におい
    て、 入力クロック信号をｎ（ｎは自然数）分の１に分周して
    分周クロック信号を生成する分周手段と、 前記分周クロック信号のエッジを検出するエッジ検出手
    段と、 前記エッジ検出手段の検出結果に応じて前記分周クロッ
    ク信号を遅延し、遅延分周クロック信号を生成する遅延
    手段と、 前記分周クロック信号と、前記遅延分周クロック信号と
    を演算して、出力クロック信号を生成する演算手段と、 を具備するクロック信号補正回路を有することを特徴と
    する半導体装置。