JP2000183700A - 周波数逓倍回路および周波数逓倍方法 - Google Patents
周波数逓倍回路および周波数逓倍方法Info
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Abstract
(57)【要約】
【課題】 広い周波数範囲にわたってデューティ比を一
定としたまま任意の比率で周波数を変換することができ
る周波数逓倍回路および周波数逓倍方法を提供する。 【解決手段】 入力信号をｎ分の１分周して分周信号を
生成し、分周信号の周期をｍ分割する。また、デューテ
ィ比１：１で分周信号を生成し、分周信号の２分の１周
期の長さをｍ分割し、分周信号をｍ等分周期で反転させ
る。また、分周信号を所定の遅延時間毎に第１段遅延信
号から第ｋ段遅延信号まで順次遅延させ、第１段から第
ｋ段遅延信号までの内分周信号の２分の１周期に遅延時
間の近似する第１の段数値ならびに第１の段数値をｍ分
割し得る第２から第（ｍ−１）までの段数値を選択し、
分周信号と第１の段数値と第２の段数値と・・・（ｍ−
１）との排他的論理和を求めることで分周信号をｍ等分
周期で反転させる。
定としたまま任意の比率で周波数を変換することができ
る周波数逓倍回路および周波数逓倍方法を提供する。 【解決手段】 入力信号をｎ分の１分周して分周信号を
生成し、分周信号の周期をｍ分割する。また、デューテ
ィ比１：１で分周信号を生成し、分周信号の２分の１周
期の長さをｍ分割し、分周信号をｍ等分周期で反転させ
る。また、分周信号を所定の遅延時間毎に第１段遅延信
号から第ｋ段遅延信号まで順次遅延させ、第１段から第
ｋ段遅延信号までの内分周信号の２分の１周期に遅延時
間の近似する第１の段数値ならびに第１の段数値をｍ分
割し得る第２から第（ｍ−１）までの段数値を選択し、
分周信号と第１の段数値と第２の段数値と・・・（ｍ−
１）との排他的論理和を求めることで分周信号をｍ等分
周期で反転させる。
Description
【０００１】
【発明の属する技術分野】この発明は、複数種類の周波
数のクロック信号を使用する論理回路等に用いて好適な
周波数逓倍回路および周波数逓倍方法に関する。
数のクロック信号を使用する論理回路等に用いて好適な
周波数逓倍回路および周波数逓倍方法に関する。
【０００２】
【従来の技術】従来から用いられているディジタル周波
数変換回路として、遅延素子や排他的論理和素子等で構
成し、入力クロックと入力クロックの遅延信号との排他
的論理和を出力するものがある。
数変換回路として、遅延素子や排他的論理和素子等で構
成し、入力クロックと入力クロックの遅延信号との排他
的論理和を出力するものがある。
【０００３】ところが、近年は半導体集積回路の動作が
高速化しており、即ちクロック周波数が高くなっている
ため、逓倍クロックの周期およびデューティ比のばらつ
きを小さくすることが要求されている。
高速化しており、即ちクロック周波数が高くなっている
ため、逓倍クロックの周期およびデューティ比のばらつ
きを小さくすることが要求されている。
【０００４】この要求に応えるものとして、例えば特開
平１−１５２８１５号公報に開示されるように、入力ク
ロックの４分の１周期遅延した信号を遅延素子アレイ出
力から選択して排他的論理和をとるものが提案されてい
る。
平１−１５２８１５号公報に開示されるように、入力ク
ロックの４分の１周期遅延した信号を遅延素子アレイ出
力から選択して排他的論理和をとるものが提案されてい
る。
【０００５】図７は、こういった従来技術の構成例を示
すブロック図であり、また図８は図７に示す構成の各部
における信号の変化の様子を示すタイミングチャート
（波形図）である。
すブロック図であり、また図８は図７に示す構成の各部
における信号の変化の様子を示すタイミングチャート
（波形図）である。
【０００６】図７に示す構成では、入力パルスＤＩＮを
遅延素子群１１３によって遅延させ、論理回路群１１４
によって選択するとともに、排他的論理和素子１１５に
よって入力パルスＤＩＮと論理回路群１１４の出力パル
スＤｉ１との排他的論理和である出力パルスＤＯＴを求
めている。
遅延素子群１１３によって遅延させ、論理回路群１１４
によって選択するとともに、排他的論理和素子１１５に
よって入力パルスＤＩＮと論理回路群１１４の出力パル
スＤｉ１との排他的論理和である出力パルスＤＯＴを求
めている。
【０００７】
【発明が解決しようとする課題】この構成により２逓倍
されて得られる出力パルスＤＯＴは、図８に示すように
周期およびデューティ比が不安定であり、最悪の場合に
はパルスが生成されなくなる。
されて得られる出力パルスＤＯＴは、図８に示すように
周期およびデューティ比が不安定であり、最悪の場合に
はパルスが生成されなくなる。
【０００８】またこの構成は、２逓倍を目的としている
ため、要求周波数を得る上で、入力クロックの周波数が
特定される。即ち、装置の用途によって誤動作したり使
用できないという問題がある。
ため、要求周波数を得る上で、入力クロックの周波数が
特定される。即ち、装置の用途によって誤動作したり使
用できないという問題がある。
【０００９】この発明は、このような背景の下になされ
たもので、広い周波数範囲にわたってデューティ比を一
定としたまま任意の比率で周波数を変換することができ
る周波数逓倍回路および周波数逓倍方法を提供すること
を目的としている。
たもので、広い周波数範囲にわたってデューティ比を一
定としたまま任意の比率で周波数を変換することができ
る周波数逓倍回路および周波数逓倍方法を提供すること
を目的としている。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、入力信号を
ｎ（ｎ＝２、３、４・・・）分の１分周して分周信号を
生成する分周手段と、前記分周信号の周期をｍ（ｍ＝
１、２、３・・・）分割する逓倍手段とを具備すること
を特徴とする。また、請求項２に記載の発明にあって
は、請求項１に記載の周波数逓倍回路では、前記分周手
段は、デューティ比１：１の前記分周信号を生成し、前
記逓倍手段は、前記分周信号の２分の１周期の長さを前
記ｍ分割する分割手段ならびに前記分周信号を前記ｍ等
分周期で反転させる反転手段からなることを特徴とす
る。また、請求項３に記載の発明にあっては、請求項２
に記載の周波数逓倍回路では、前記分割手段は、前記分
周信号を所定の遅延時間毎に第１段遅延信号から第ｋ段
遅延信号まで順次遅延させる多段遅延手段と、前記第１
段から第ｋ段遅延信号までの内前記分周信号の２分の１
周期に遅延時間の近似する第１の段数値ならびに当該第
１の段数値を前記ｍ分割し得る第２から第（ｍ−１）ま
での段数値を選択する選択手段とからなることを特徴と
する。また、請求項４に記載の発明にあっては、請求項
３に記載の周波数逓倍回路では、前記多段遅延手段は、
互いに直列に接続され各々前記所定の遅延時間を有する
複数の遅延素子からなることを特徴とする。また、請求
項５に記載の発明にあっては、請求項３または請求項４
の何れかに記載の周波数逓倍回路では、前記反転手段
は、前記分周信号と前記第１の段数値と前記第２の段数
値と・・・前記（ｍ−１）との排他的論理和を求める排
他的論理和手段であることを特徴とする。また、請求項
６に記載の発明にあっては、入力信号をｎ分の１分周し
て分周信号を生成し、前記分周信号の周期をｍ分割する
ことを特徴とする。また、請求項７に記載の発明にあっ
ては、請求項６に記載の周波数逓倍方法では、デューテ
ィ比１：１で前記分周信号を生成し、前記分周信号の２
分の１周期の長さを前記ｍ分割し、前記分周信号を前記
ｍ等分周期で反転させることを特徴とする。また、請求
項８に記載の発明にあっては、請求項７に記載の周波数
逓倍方法では、前記分周信号を所定の遅延時間毎に第１
段遅延信号から第ｋ段遅延信号まで順次遅延させ、前記
第１段から第ｋ段遅延信号までの内前記分周信号の２分
の１周期に遅延時間の近似する第１の段数値ならびに当
該第１の段数値を前記ｍ分割し得る第２から第（ｍ−
１）までの段数値を選択し、前記分周信号と前記第１の
段数値と前記第２の段数値と・・・前記（ｍ−１）との
排他的論理和を求めることで前記分周信号を前記ｍ等分
周期で反転させることを特徴とする。
ために、請求項１に記載の発明にあっては、入力信号を
ｎ（ｎ＝２、３、４・・・）分の１分周して分周信号を
生成する分周手段と、前記分周信号の周期をｍ（ｍ＝
１、２、３・・・）分割する逓倍手段とを具備すること
を特徴とする。また、請求項２に記載の発明にあって
は、請求項１に記載の周波数逓倍回路では、前記分周手
段は、デューティ比１：１の前記分周信号を生成し、前
記逓倍手段は、前記分周信号の２分の１周期の長さを前
記ｍ分割する分割手段ならびに前記分周信号を前記ｍ等
分周期で反転させる反転手段からなることを特徴とす
る。また、請求項３に記載の発明にあっては、請求項２
に記載の周波数逓倍回路では、前記分割手段は、前記分
周信号を所定の遅延時間毎に第１段遅延信号から第ｋ段
遅延信号まで順次遅延させる多段遅延手段と、前記第１
段から第ｋ段遅延信号までの内前記分周信号の２分の１
周期に遅延時間の近似する第１の段数値ならびに当該第
１の段数値を前記ｍ分割し得る第２から第（ｍ−１）ま
での段数値を選択する選択手段とからなることを特徴と
する。また、請求項４に記載の発明にあっては、請求項
３に記載の周波数逓倍回路では、前記多段遅延手段は、
互いに直列に接続され各々前記所定の遅延時間を有する
複数の遅延素子からなることを特徴とする。また、請求
項５に記載の発明にあっては、請求項３または請求項４
の何れかに記載の周波数逓倍回路では、前記反転手段
は、前記分周信号と前記第１の段数値と前記第２の段数
値と・・・前記（ｍ−１）との排他的論理和を求める排
他的論理和手段であることを特徴とする。また、請求項
６に記載の発明にあっては、入力信号をｎ分の１分周し
て分周信号を生成し、前記分周信号の周期をｍ分割する
ことを特徴とする。また、請求項７に記載の発明にあっ
ては、請求項６に記載の周波数逓倍方法では、デューテ
ィ比１：１で前記分周信号を生成し、前記分周信号の２
分の１周期の長さを前記ｍ分割し、前記分周信号を前記
ｍ等分周期で反転させることを特徴とする。また、請求
項８に記載の発明にあっては、請求項７に記載の周波数
逓倍方法では、前記分周信号を所定の遅延時間毎に第１
段遅延信号から第ｋ段遅延信号まで順次遅延させ、前記
第１段から第ｋ段遅延信号までの内前記分周信号の２分
の１周期に遅延時間の近似する第１の段数値ならびに当
該第１の段数値を前記ｍ分割し得る第２から第（ｍ−
１）までの段数値を選択し、前記分周信号と前記第１の
段数値と前記第２の段数値と・・・前記（ｍ−１）との
排他的論理和を求めることで前記分周信号を前記ｍ等分
周期で反転させることを特徴とする。
【００１１】
【発明の実施の形態】Ａ．原理の説明 以下に、本発明について説明する。図１は、本発明の原
理的構成を示すブロック図である。本発明は、大きく分
けて入力信号Ｐｉｎを所定の分周比で分周する分周回路
と、分周回路１によって分周された分周信号Ｐａ１の周
波数を所定の倍率で逓倍する逓倍回路１１とからなる。
理的構成を示すブロック図である。本発明は、大きく分
けて入力信号Ｐｉｎを所定の分周比で分周する分周回路
と、分周回路１によって分周された分周信号Ｐａ１の周
波数を所定の倍率で逓倍する逓倍回路１１とからなる。
【００１２】この図１では、入力信号Ｐｉｎを分周回路
１によってｎ分の１分周して、デューティ比１：１の分
周信号Ｐａ１を生成する。逓倍回路１１が有する遅延素
子群２は、分周信号Ｐａ１を数段にわたって順次遅延さ
せ、各々所定量ずつ遅延する多層信号Ｐｂ１、Ｐｂ２・
・・Ｐｂｎを生成する。
１によってｎ分の１分周して、デューティ比１：１の分
周信号Ｐａ１を生成する。逓倍回路１１が有する遅延素
子群２は、分周信号Ｐａ１を数段にわたって順次遅延さ
せ、各々所定量ずつ遅延する多層信号Ｐｂ１、Ｐｂ２・
・・Ｐｂｎを生成する。
【００１３】セレクタ３は、分周信号Ｐａ１の立ち上が
り（“ハイ”レベルの）期間ｔＨが遅延素子群２の各段
の何個分に相当するかを監視して、分周信号Ｐａ１の立
ち上がり期間ｔＨをｍ分の１に分割する多層信号
Ｐｂ１、Ｐｂ２・・・Ｐｂｎを選択する。
り（“ハイ”レベルの）期間ｔＨが遅延素子群２の各段
の何個分に相当するかを監視して、分周信号Ｐａ１の立
ち上がり期間ｔＨをｍ分の１に分割する多層信号
Ｐｂ１、Ｐｂ２・・・Ｐｂｎを選択する。
【００１４】ＥＸ−ＯＲ（排他的論理和）ゲート４は、
こうしてセレクタ３によって選択された分割信号
Ｐｃ１、Ｐｃ２・・・Ｐｃｎと分周信号Ｐａ１との排他
的論理和を求め、この結果が周波数変換された出力信号
Ｐｏｕｔとなる。
こうしてセレクタ３によって選択された分割信号
Ｐｃ１、Ｐｃ２・・・Ｐｃｎと分周信号Ｐａ１との排他
的論理和を求め、この結果が周波数変換された出力信号
Ｐｏｕｔとなる。
【００１５】ここで、分周回路１における分周比ｎと、
セレクタ３における分割比ｍとの関係について説明す
る。上述の構成では、入力信号Ｐｉｎの周波数を
ｆｉｎ、一方出力信号Ｐｏｕｔの周波数をｆｏｕｔとす
ると、分周比ｎと分割比ｍとの関係は次のように表され
る。なお、ｎは２以上の整数、ｍは正の整数とする。 ｆｉｎ／ｆｏｕｔ＝ｎ／ｍ ・・・（１） また、遅延素子群２における総遅延量Σｍｉｎは、上述
の分周信号Ｐａ１の立ち上がり期間ｔＨより大きいもの
とする。
セレクタ３における分割比ｍとの関係について説明す
る。上述の構成では、入力信号Ｐｉｎの周波数を
ｆｉｎ、一方出力信号Ｐｏｕｔの周波数をｆｏｕｔとす
ると、分周比ｎと分割比ｍとの関係は次のように表され
る。なお、ｎは２以上の整数、ｍは正の整数とする。 ｆｉｎ／ｆｏｕｔ＝ｎ／ｍ ・・・（１） また、遅延素子群２における総遅延量Σｍｉｎは、上述
の分周信号Ｐａ１の立ち上がり期間ｔＨより大きいもの
とする。
【００１６】Ｂ．第１の実施の形態 以下に、本発明の具体的な実施の形態について説明す
る。図２は、本発明の第１の実施の形態にかかる周波数
逓倍回路の構成を示すブロック図、また図３は図２に示
す遅延素子群２ａ内の詳細な構成例を示すブロック図で
ある。
る。図２は、本発明の第１の実施の形態にかかる周波数
逓倍回路の構成を示すブロック図、また図３は図２に示
す遅延素子群２ａ内の詳細な構成例を示すブロック図で
ある。
【００１７】これらの図に示す例では、周波数ｆｉｎ＝
１００［ＭＨｚ］の入力信号Ｐｉｎに対して、周波数ｆ
ｏｕｔ＝２００［ＭＨｚ］の出力信号Ｐｏｕｔを生成す
る。そこで本実施の形態では、分周回路１ａにおける分
周比ｎを２、逓倍回路１１ａにおける分割比ｍを４とす
る。
１００［ＭＨｚ］の入力信号Ｐｉｎに対して、周波数ｆ
ｏｕｔ＝２００［ＭＨｚ］の出力信号Ｐｏｕｔを生成す
る。そこで本実施の形態では、分周回路１ａにおける分
周比ｎを２、逓倍回路１１ａにおける分割比ｍを４とす
る。
【００１８】一方図３に示すように、遅延素子群２ａは
各々同一の遅延量ｔｄを有する複数の遅延素子１２、１
２・・・が直列に接続された構成となっている。この遅
延素子群２ａの総遅延量Σｍｉｎは、入力信号Ｐｉｎを
２分の１分周した分周信号Ｐｄ１の立ち上がり期間ｔＨ
よりも長くする必要があるため、ここでは１０［ナノ
秒］以上とする。さらにＥＸ−ＯＲ４ａには、セレクタ
３ａの出力信号Ｐｆ１、Ｐｆ２、Ｐｆ３と分周信号Ｐ
ｄ１とが入力される。
各々同一の遅延量ｔｄを有する複数の遅延素子１２、１
２・・・が直列に接続された構成となっている。この遅
延素子群２ａの総遅延量Σｍｉｎは、入力信号Ｐｉｎを
２分の１分周した分周信号Ｐｄ１の立ち上がり期間ｔＨ
よりも長くする必要があるため、ここでは１０［ナノ
秒］以上とする。さらにＥＸ−ＯＲ４ａには、セレクタ
３ａの出力信号Ｐｆ１、Ｐｆ２、Ｐｆ３と分周信号Ｐ
ｄ１とが入力される。
【００１９】図４は、本実施の形態の各部における信号
の変化の様子を示すタイミングチャートである。周波数
ｆｉｎ＝１００［ＭＨｚ］の入力信号Ｐｉｎは、分周回
路１ａによって２分の１分周され、デューティ比１：１
の分周信号Ｐｄ１として出力される。この分周信号Ｐ
ｄ１は、遅延素子群２ａによって順次遅延され、多層信
号Ｐｅ １、Ｐｅ２・・・Ｐｅ１７として出力される。
の変化の様子を示すタイミングチャートである。周波数
ｆｉｎ＝１００［ＭＨｚ］の入力信号Ｐｉｎは、分周回
路１ａによって２分の１分周され、デューティ比１：１
の分周信号Ｐｄ１として出力される。この分周信号Ｐ
ｄ１は、遅延素子群２ａによって順次遅延され、多層信
号Ｐｅ １、Ｐｅ２・・・Ｐｅ１７として出力される。
【００２０】セレクタ３ａは、上述の多層信号Ｐｅ１、
Ｐｅ２・・・Ｐｅ１７の立ち上がり（エッジ）タイミン
グに基づいて分周信号Ｐｄ１の立ち上がり（ハイレベ
ル）期間ｔＨを随時監視している。
Ｐｅ２・・・Ｐｅ１７の立ち上がり（エッジ）タイミン
グに基づいて分周信号Ｐｄ１の立ち上がり（ハイレベ
ル）期間ｔＨを随時監視している。
【００２１】本実施の形態では、図４に示すように多層
信号Ｐｅ１６の立ち上がりエッジで分周信号Ｐｄ１の立
ち下がりエッジが検出されている。そこで、分周信号Ｐ
ｄ１の立ち上がり期間ｔＨを４分割する信号として、多
層信号Ｐｅ４、Ｐｅ８そしてＰｅ１２が選択される。即
ちセレクタ３ａは、出力信号Ｐｆ１＝多層信号Ｐｅ４、
出力信号Ｐｆ２＝多層信号Ｐｅ８そして出力信号Ｐ ｆ３
＝多層信号Ｐｅ１２として出力する。
信号Ｐｅ１６の立ち上がりエッジで分周信号Ｐｄ１の立
ち下がりエッジが検出されている。そこで、分周信号Ｐ
ｄ１の立ち上がり期間ｔＨを４分割する信号として、多
層信号Ｐｅ４、Ｐｅ８そしてＰｅ１２が選択される。即
ちセレクタ３ａは、出力信号Ｐｆ１＝多層信号Ｐｅ４、
出力信号Ｐｆ２＝多層信号Ｐｅ８そして出力信号Ｐ ｆ３
＝多層信号Ｐｅ１２として出力する。
【００２２】ＥＸ−ＯＲ４ａは、これらセレクタ３ａの
出力信号Ｐｆ１、Ｐｆ２、Ｐｆ３と分周信号Ｐｄ１（即
ち多層信号Ｐｅ４、Ｐｅ８、Ｐｅ１２と分周信号
Ｐｄ１）との排他的論理和を求め、この出力が周波数ｆ
ｏｕｔ＝２００［ＭＨｚ］の出力信号Ｐｏｕｔとなる。
また図４からもわかるように、出力信号Ｐｏｕｔはデュ
ーティ比がほぼ１：１で安定している。
出力信号Ｐｆ１、Ｐｆ２、Ｐｆ３と分周信号Ｐｄ１（即
ち多層信号Ｐｅ４、Ｐｅ８、Ｐｅ１２と分周信号
Ｐｄ１）との排他的論理和を求め、この出力が周波数ｆ
ｏｕｔ＝２００［ＭＨｚ］の出力信号Ｐｏｕｔとなる。
また図４からもわかるように、出力信号Ｐｏｕｔはデュ
ーティ比がほぼ１：１で安定している。
【００２３】Ｃ．第２の実施の形態 本発明は、上述のような２逓倍や４逓倍といった整数逓
倍以外であっても適用可能である。図５は、本発明の第
２の実施の形態にかかる周波数逓倍回路の構成を示すブ
ロック図であり、入力周波数ｆｉｎ＝１６０［ＭＨｚ］
の入力信号Ｐｉ ｎを出力周波数ｆｏｕｔ＝２００［ＭＨ
ｚ］の出力信号Ｐｏｕｔに変換するものである。
倍以外であっても適用可能である。図５は、本発明の第
２の実施の形態にかかる周波数逓倍回路の構成を示すブ
ロック図であり、入力周波数ｆｉｎ＝１６０［ＭＨｚ］
の入力信号Ｐｉ ｎを出力周波数ｆｏｕｔ＝２００［ＭＨ
ｚ］の出力信号Ｐｏｕｔに変換するものである。
【００２４】本実施の形態の分周回路１ｂにおける分周
比ｎと逓倍回路１１ｂにおける分割比ｍとの関係は、上
述の（１）式のように入力周波数ｆｉｎと出力周波数ｆ
ｏｕ ｔとから１６０／２００と求められる。そこで一例
として、本実施の形態では分周回路１ｂにおける分周比
ｎ＝４、逓倍回路１１ｂにおける分割比ｍ＝５とする。
比ｎと逓倍回路１１ｂにおける分割比ｍとの関係は、上
述の（１）式のように入力周波数ｆｉｎと出力周波数ｆ
ｏｕ ｔとから１６０／２００と求められる。そこで一例
として、本実施の形態では分周回路１ｂにおける分周比
ｎ＝４、逓倍回路１１ｂにおける分割比ｍ＝５とする。
【００２５】また、遅延素子群２ｂにおける総遅延量Σ
ｍｉｎは入力信号Ｐｉｎを４分の１分周した分周信号Ｐ
ｇ１の立ち上がり期間ｔＨ以上が必要であるため、本実
施の形態ではｔＨ＝１２.５［ナノ秒］以上で構成す
る。さらにＥＸ−ＯＲ４ｂには、セレクタ３ｂの出力信
号Ｐｈ１とＰｈ２、Ｐｈ３、Ｐｈ４そして分周信号Ｐ
ｇ１とが入力される。
ｍｉｎは入力信号Ｐｉｎを４分の１分周した分周信号Ｐ
ｇ１の立ち上がり期間ｔＨ以上が必要であるため、本実
施の形態ではｔＨ＝１２.５［ナノ秒］以上で構成す
る。さらにＥＸ−ＯＲ４ｂには、セレクタ３ｂの出力信
号Ｐｈ１とＰｈ２、Ｐｈ３、Ｐｈ４そして分周信号Ｐ
ｇ１とが入力される。
【００２６】図６は、図５に示す各部における信号の変
化の様子を示すタイミングチャートである。周波数ｆ
ｉｎ＝１６０［ＭＨｚ］の入力信号Ｐｉｎは、分周回路
１ｂによって４分の１分周されてデューティ比１：１の
分周信号Ｐｇ１となる。この分周信号Ｐｇ１は、遅延素
子群２ｂ（詳細な図示ならびに説明は省略する）によっ
て順次遅延され、多層信号Ｐｈ１、Ｐｈ２、Ｐｈ３・・
・として出力される。
化の様子を示すタイミングチャートである。周波数ｆ
ｉｎ＝１６０［ＭＨｚ］の入力信号Ｐｉｎは、分周回路
１ｂによって４分の１分周されてデューティ比１：１の
分周信号Ｐｇ１となる。この分周信号Ｐｇ１は、遅延素
子群２ｂ（詳細な図示ならびに説明は省略する）によっ
て順次遅延され、多層信号Ｐｈ１、Ｐｈ２、Ｐｈ３・・
・として出力される。
【００２７】セレクタ３ｂは、上述の多層信号Ｐｈ１、
Ｐｈ２、Ｐｈ３・・・の立ち上がり（エッジ）タイミン
グに基づいて分周信号Ｐｄ１の立ち上がり（ハイレベ
ル）期間ｔＨを随時監視し、分周信号Ｐｇ１の立ち上が
り期間ｔＨを５分割する出力信号Ｐｈ１、Ｐｈ２、Ｐ
ｈ３、Ｐｈ４を選択する（詳細な説明は省略する）。
Ｐｈ２、Ｐｈ３・・・の立ち上がり（エッジ）タイミン
グに基づいて分周信号Ｐｄ１の立ち上がり（ハイレベ
ル）期間ｔＨを随時監視し、分周信号Ｐｇ１の立ち上が
り期間ｔＨを５分割する出力信号Ｐｈ１、Ｐｈ２、Ｐ
ｈ３、Ｐｈ４を選択する（詳細な説明は省略する）。
【００２８】ＥＸ−ＯＲ４ｂは、これら出力信号
Ｐｈ１、Ｐｈ２、Ｐｈ３およびＰｈ４と分周信号Ｐｇ１
との排他的論理和を求めることで、出力周波数ｆｏｕｔ
＝２００［ＭＨｚ］の出力信号Ｐｏｕｔを得ることがで
きる。
Ｐｈ１、Ｐｈ２、Ｐｈ３およびＰｈ４と分周信号Ｐｇ１
との排他的論理和を求めることで、出力周波数ｆｏｕｔ
＝２００［ＭＨｚ］の出力信号Ｐｏｕｔを得ることがで
きる。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、入力信号をｎ分の１分周して分周信号を生成し、分
周信号の周期をｍ分割する。また、デューティ比１：１
で分周信号を生成し、分周信号の２分の１周期の長さを
ｍ分割し、分周信号をｍ等分周期で反転させる。また、
分周信号を所定の遅延時間毎に第１段遅延信号から第ｋ
段遅延信号まで順次遅延させ、第１段から第ｋ段遅延信
号までの内分周信号の２分の１周期に遅延時間の近似す
る第１の段数値ならびに第１の段数値をｍ分割し得る第
２から第（ｍ−１）までの段数値を選択し、分周信号と
第１の段数値と第２の段数値と・・・（ｍ−１）との排
他的論理和を求めることで分周信号をｍ等分周期で反転
させるので、広い周波数範囲にわたってデューティ比を
一定としたまま任意の比率で周波数を変換することがで
きる周波数逓倍回路および周波数逓倍方法が実現可能で
あるという効果が得られる。
ば、入力信号をｎ分の１分周して分周信号を生成し、分
周信号の周期をｍ分割する。また、デューティ比１：１
で分周信号を生成し、分周信号の２分の１周期の長さを
ｍ分割し、分周信号をｍ等分周期で反転させる。また、
分周信号を所定の遅延時間毎に第１段遅延信号から第ｋ
段遅延信号まで順次遅延させ、第１段から第ｋ段遅延信
号までの内分周信号の２分の１周期に遅延時間の近似す
る第１の段数値ならびに第１の段数値をｍ分割し得る第
２から第（ｍ−１）までの段数値を選択し、分周信号と
第１の段数値と第２の段数値と・・・（ｍ−１）との排
他的論理和を求めることで分周信号をｍ等分周期で反転
させるので、広い周波数範囲にわたってデューティ比を
一定としたまま任意の比率で周波数を変換することがで
きる周波数逓倍回路および周波数逓倍方法が実現可能で
あるという効果が得られる。
【００３０】即ち本発明では、単純なディジタル回路の
みで構成した回路で任意の周波数変換ができる。、ま
た、入力信号をまず分周することで、入力信号のデュー
ティ比が等しくない場合でも、出力信号の周期はほぼ一
定で、且つデューティ比もほぼ一定になり、クロックの
デューティ比補正や逓倍としても使用できる。
みで構成した回路で任意の周波数変換ができる。、ま
た、入力信号をまず分周することで、入力信号のデュー
ティ比が等しくない場合でも、出力信号の周期はほぼ一
定で、且つデューティ比もほぼ一定になり、クロックの
デューティ比補正や逓倍としても使用できる。
【図１】本発明の原理的構成を示すブロック図である。
【図２】本発明の第１の実施の形態にかかる周波数逓倍
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図３】図２に示す遅延素子群２ａ内の詳細な構成例を
示すブロック図である。
示すブロック図である。
【図４】同実施の形態の各部における信号の変化の様子
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】本発明の第２の実施の形態にかかる周波数逓倍
回路の構成を示すブロック図でる。
回路の構成を示すブロック図でる。
【図６】図５に示す各部における信号の変化の様子を示
すタイミングチャートである。
すタイミングチャートである。
【図７】従来技術の構成例を示すブロック図である。
【図８】図７に示す構成の各部における信号の変化の様
子を示すタイミングチャートである。
子を示すタイミングチャートである。
１、１ａ、１ｂ 分周回路（分周手段） ２、２ａ、２ｂ 遅延素子群（多段遅延手段） ３、３ａ、３ｂ セレクタ（選択手段） ４、４ａ、４ｂ ＥＸ−ＯＲゲート（反転手段） １１、１１ａ、１１ｂ 逓倍回路（逓倍手段） １２ 遅延素子 １１３ 遅延素子群 １１４ 論理回路群 １１５ 排他的論理和素子 ＤＩＮ 入力パルス Ｄｉ１、ＤＯＴ 出力パルス Ｐｉｎ 入力信号 Ｐｏｕｔ 出力信号 Ｐａ１、Ｐｄ１、Ｐｇ１ 分周信号 Ｐｂ１、Ｐｂ２・・・Ｐｂｎ 多層信号 Ｐｃ１、Ｐｃ２・・・Ｐｃｎ 分割信号 Ｐｅ１、Ｐｅ２・・・Ｐｅ１７ 多層信号 Ｐｆ１、Ｐｆ２、Ｐｆ３ 出力信号 Ｐｈ１、Ｐｈ２、Ｐｈ３、Ｐｈ４ 出力信号
【手続補正書】
【提出日】平成１１年１２月１３日（１９９９．１２．
１３）
１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、入力信号（Ｐｉｎ）をｎ（分周比ｎは３以上の
整数）分の１分周して分周信号を生成する分周手段
（１，１ａ，１ｂ）と、前記分周信号の周期をｍ（分周
比ｍは３以上の整数）分割する逓倍手段（１１，１１
ａ，１１ｂ）とを具備することを特徴とする周波数逓倍
回路に存する。また、請求項２に記載の発明の要旨は、
前記分周手段は、デューティ比１：１の前記分周信号を
生成し、前記逓倍手段は、前記分周信号の２分の１周期
の長さを前記ｍ分割する分割手段ならびに前記分周信号
を前記ｍ等分周期で反転させる反転手段（４，４ａ，４
ｂ）からなることを特徴とする請求項１に記載の周波数
逓倍回路に存する。また、請求項３に記載の発明の要旨
は、前記分割手段は、前記分周信号を所定の遅延時間毎
に第１段遅延信号から第ｋ段遅延信号まで順次遅延させ
る多段遅延手段（２，２ａ，２ｂ）と、前記第１段から
第ｋ段遅延信号までの内前記分周信号の２分の１周期に
遅延時間の近似する第１の段数値ならびに当該第１の段
数値を前記ｍ分割し得る第２から第（ｍ−１）までの段
数値を選択する選択手段（３，３ａ，３ｂ）とからなる
ことを特徴とする請求項２に記載の周波数逓倍回路に存
する。また、請求項４に記載の発明の要旨は、前記多段
遅延手段は、互いに直列に接続され各々前記所定の遅延
時間を有する複数の遅延素子（１２，１２，・・・）か
らなることを特徴とする請求項３に記載の周波数逓倍回
路に存する。また、請求項５に記載の発明の要旨は、前
記反転手段は、前記分周信号と前記第１の段数値と前記
第２の段数値と・・・前記（ｍ−１）との排他的論理和
を求める排他的論理和手段であることを特徴とする請求
項３または請求項４の何れかに記載の周波数逓倍回路に
存する。また、請求項６に記載の発明の要旨は、入力信
号をｎ（分周比ｎは３以上の整数）分の１分周して分周
信号を生成し、前記分周信号の周期をｍ（分周比ｍは３
以上の整数）分割することを特徴とする周波数逓倍方法
に存する。また、請求項７に記載の発明の要旨は、デュ
ーティ比１：１で前記分周信号を生成し、前記分周信号
の２分の１周期の長さを前記ｍ分割し、前記分周信号を
前記ｍ等分周期で反転させることを特徴とする請求項６
に記載の周波数逓倍方法に存する。また、請求項８に記
載の発明の要旨は、前記分周信号を所定の遅延時間毎に
第１段遅延信号から第ｋ段遅延信号まで順次遅延させ、
前記第１段から第ｋ段遅延信号までの内前記分周信号の
２分の１周期に遅延時間の近似する第１の段数値ならび
に当該第１の段数値を前記ｍ分割し得る第２から第（ｍ
−１）までの段数値を選択し、前記分周信号と前記第１
の段数値と前記第２の段数値と・・・前記（ｍ−１）と
の排他的論理和を求めることで前記分周信号を前記ｍ等
分周期で反転させることを特徴とする請求項７に記載の
周波数逓倍方法に存する。
要旨は、入力信号（Ｐｉｎ）をｎ（分周比ｎは３以上の
整数）分の１分周して分周信号を生成する分周手段
（１，１ａ，１ｂ）と、前記分周信号の周期をｍ（分周
比ｍは３以上の整数）分割する逓倍手段（１１，１１
ａ，１１ｂ）とを具備することを特徴とする周波数逓倍
回路に存する。また、請求項２に記載の発明の要旨は、
前記分周手段は、デューティ比１：１の前記分周信号を
生成し、前記逓倍手段は、前記分周信号の２分の１周期
の長さを前記ｍ分割する分割手段ならびに前記分周信号
を前記ｍ等分周期で反転させる反転手段（４，４ａ，４
ｂ）からなることを特徴とする請求項１に記載の周波数
逓倍回路に存する。また、請求項３に記載の発明の要旨
は、前記分割手段は、前記分周信号を所定の遅延時間毎
に第１段遅延信号から第ｋ段遅延信号まで順次遅延させ
る多段遅延手段（２，２ａ，２ｂ）と、前記第１段から
第ｋ段遅延信号までの内前記分周信号の２分の１周期に
遅延時間の近似する第１の段数値ならびに当該第１の段
数値を前記ｍ分割し得る第２から第（ｍ−１）までの段
数値を選択する選択手段（３，３ａ，３ｂ）とからなる
ことを特徴とする請求項２に記載の周波数逓倍回路に存
する。また、請求項４に記載の発明の要旨は、前記多段
遅延手段は、互いに直列に接続され各々前記所定の遅延
時間を有する複数の遅延素子（１２，１２，・・・）か
らなることを特徴とする請求項３に記載の周波数逓倍回
路に存する。また、請求項５に記載の発明の要旨は、前
記反転手段は、前記分周信号と前記第１の段数値と前記
第２の段数値と・・・前記（ｍ−１）との排他的論理和
を求める排他的論理和手段であることを特徴とする請求
項３または請求項４の何れかに記載の周波数逓倍回路に
存する。また、請求項６に記載の発明の要旨は、入力信
号をｎ（分周比ｎは３以上の整数）分の１分周して分周
信号を生成し、前記分周信号の周期をｍ（分周比ｍは３
以上の整数）分割することを特徴とする周波数逓倍方法
に存する。また、請求項７に記載の発明の要旨は、デュ
ーティ比１：１で前記分周信号を生成し、前記分周信号
の２分の１周期の長さを前記ｍ分割し、前記分周信号を
前記ｍ等分周期で反転させることを特徴とする請求項６
に記載の周波数逓倍方法に存する。また、請求項８に記
載の発明の要旨は、前記分周信号を所定の遅延時間毎に
第１段遅延信号から第ｋ段遅延信号まで順次遅延させ、
前記第１段から第ｋ段遅延信号までの内前記分周信号の
２分の１周期に遅延時間の近似する第１の段数値ならび
に当該第１の段数値を前記ｍ分割し得る第２から第（ｍ
−１）までの段数値を選択し、前記分周信号と前記第１
の段数値と前記第２の段数値と・・・前記（ｍ−１）と
の排他的論理和を求めることで前記分周信号を前記ｍ等
分周期で反転させることを特徴とする請求項７に記載の
周波数逓倍方法に存する。
Claims (8)
- 【請求項１】 入力信号（Ｐｉｎ）をｎ（ｎ＝２、３、
４・・・）分の１分周して分周信号を生成する分周手段
（１、１ａ、１ｂ）と、 前記分周信号の周期をｍ（ｍ＝１、２、３・・・）分割
する逓倍手段（１１、１１ａ、１１ｂ）とを具備するこ
とを特徴とする周波数逓倍回路。 - 【請求項２】 前記分周手段は、 デューティ比１：１の前記分周信号を生成し、 前記逓倍手段は、 前記分周信号の２分の１周期の長さを前記ｍ分割する分
割手段ならびに前記分周信号を前記ｍ等分周期で反転さ
せる反転手段（４、４ａ、４ｂ）からなることを特徴と
する請求項１に記載の周波数逓倍回路。 - 【請求項３】 前記分割手段は、 前記分周信号を所定の遅延時間毎に第１段遅延信号から
第ｋ段遅延信号まで順次遅延させる多段遅延手段（２、
２ａ、２ｂ）と、 前記第１段から第ｋ段遅延信号までの内前記分周信号の
２分の１周期に遅延時間の近似する第１の段数値ならび
に当該第１の段数値を前記ｍ分割し得る第２から第（ｍ
−１）までの段数値を選択する選択手段（３、３ａ、３
ｂ）とからなることを特徴とする請求項２に記載の周波
数逓倍回路。 - 【請求項４】 前記多段遅延手段は、 互いに直列に接続され各々前記所定の遅延時間を有する
複数の遅延素子（１２、１２・・・）からなることを特
徴とする請求項３に記載の周波数逓倍回路。 - 【請求項５】 前記反転手段は、 前記分周信号と前記第１の段数値と前記第２の段数値と
・・・前記（ｍ−１）との排他的論理和を求める排他的
論理和手段であることを特徴とする請求項３または請求
項４の何れかに記載の周波数逓倍回路。 - 【請求項６】 入力信号をｎ分の１分周して分周信号を
生成し、 前記分周信号の周期をｍ分割することを特徴とする周波
数逓倍方法。 - 【請求項７】 デューティ比１：１で前記分周信号を生
成し、 前記分周信号の２分の１周期の長さを前記ｍ分割し、 前記分周信号を前記ｍ等分周期で反転させることを特徴
とする請求項６に記載の周波数逓倍方法。 - 【請求項８】 前記分周信号を所定の遅延時間毎に第１
段遅延信号から第ｋ段遅延信号まで順次遅延させ、 前記第１段から第ｋ段遅延信号までの内前記分周信号の
２分の１周期に遅延時間の近似する第１の段数値ならび
に当該第１の段数値を前記ｍ分割し得る第２から第（ｍ
−１）までの段数値を選択し、 前記分周信号と前記第１の段数値と前記第２の段数値と
・・・前記（ｍ−１）との排他的論理和を求めることで
前記分周信号を前記ｍ等分周期で反転させることを特徴
とする請求項７に記載の周波数逓倍方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10351714A JP2000183700A (ja) | 1998-12-10 | 1998-12-10 | 周波数逓倍回路および周波数逓倍方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10351714A JP2000183700A (ja) | 1998-12-10 | 1998-12-10 | 周波数逓倍回路および周波数逓倍方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183700A true JP2000183700A (ja) | 2000-06-30 |
Family
ID=18419132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10351714A Pending JP2000183700A (ja) | 1998-12-10 | 1998-12-10 | 周波数逓倍回路および周波数逓倍方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639441B2 (en) | 2001-01-19 | 2003-10-28 | Fujitsu Quantum Devices Limited | Clock signal correction circuit and semiconductor device implementing the same |
| JP2009273057A (ja) * | 2008-05-09 | 2009-11-19 | Fujitsu Ltd | 信号逓倍器、信号生成器、光送信器および光通信装置 |
-
1998
- 1998-12-10 JP JP10351714A patent/JP2000183700A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639441B2 (en) | 2001-01-19 | 2003-10-28 | Fujitsu Quantum Devices Limited | Clock signal correction circuit and semiconductor device implementing the same |
| JP2009273057A (ja) * | 2008-05-09 | 2009-11-19 | Fujitsu Ltd | 信号逓倍器、信号生成器、光送信器および光通信装置 |
| US8466719B2 (en) | 2008-05-09 | 2013-06-18 | Fujitsu Limited | Frequency doubler, signal generator, optical transmitter, and optical communication apparatus |
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