JP3369746B2

JP3369746B2 - 分周回路

Info

Publication number: JP3369746B2
Application number: JP21611794A
Authority: JP
Inventors: 雄三大鶴
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-09-09
Filing date: 1994-09-09
Publication date: 2003-01-20
Anticipated expiration: 2018-01-20
Also published as: JPH0884068A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フリップフロップを多
段接続して成る分周回路に関する。

【０００２】

【従来の技術】外部から供給される基準クロックに回路
動作を同期させる位相ロックループ回路においては、発
振回路の出力を所定の比で分周する分周回路が用いられ
る。このような分周回路は、一般的に複数のフリップフ
ロップを多段接続したカウンタにより構成され、接続す
るフリップフロップの数によって分周比が設定される。

【０００３】図４は、分周回路の構成を示す回路図で、
入力されるクロックを１／４分周する場合を示す。第１
のフリップフロップ１は、データ入力Ｄ1、タイミング
入力Ｔ1、反転タイミング入力＊Ｔ1、出力Ｑ1及び反転
出力＊Ｑ1を有し、データ入力Ｄ1に与えられる値をタイ
ミング入力Ｔ1及び反転タイミング入力＊Ｔ1に印加され
るクロックの各タイミングで取り込み、取り込んだ値及
びその反転値を出力Ｑ1及び反転出力＊Ｑ1から出力す
る。タイミング入力Ｔ1及び反転タイミング入力＊Ｔ1に
はクロックＣＫ１及びその反転クロック＊ＣＫ１がそれ
ぞれ印加され、データ入力Ｄ1には反転出力＊Ｑ1が接続
される。これにより、クロックＣＫ１の立ち下がり（反
転クロック＊ＣＫ１の立ち上がり）で出力Ｑ1及び反転
出力＊Ｑ1からの出力を反転させる１ビットのカウンタ
が構成される。

【０００４】第２のフリップフロップ２は、第１のフリ
ップフロップ１と同様に、データ入力Ｄ2、タイミング
入力Ｔ2、反転タイミング入力＊Ｔ2、出力Ｑ2及び反転
出力＊Ｑ2を有し、データ入力Ｄ2に与えられる値をタイ
ミング入力Ｔ2及び反転タイミング入力＊Ｔ2に印加され
るクロックの各タイミングで取り込んで出力Ｑ2及び反
転出力＊Ｑ2から出力する。タイミング入力Ｔ2及び反転
タイミング入力＊Ｔ2には第１のフリップフロップ１の
出力Ｑ1及び反転出力＊Ｑ1がそれぞれ接続され、データ
入力Ｄ2には反転出力＊Ｑ2が接続される。これにより、
第１のフリップフロップ１の出力Ｑ1の立ち下がり（反
転出力＊Ｑ1の立ち上がり）のタイミングで出力Ｑ2及び
反転出力＊Ｑ2からの出力を反転させる１ビットのカウ
ンタが構成され、第１のフリップフロップ１と合わせて
２ビットのカウンタとなる。従って、第１のフリップフ
ロップ１のタイミング入力Ｔ1に与えられるクロックＣ
Ｋ１に対して、第２のフリップフロップ２の出力Ｑ2か
ら１／４分周されたクロックＣＫ２を得ることができ
る。

【０００５】図５は、第１及び第２のフリップフロップ
１、２の構成を示す回路図である。データ入力Ｄにトラ
ンジスタ１１を介してインバータ１２が順方向に接続さ
れ、トランジスタ１１とインバータ１２との間にトラン
ジスタ１３を介してインバータ１４が逆方向に接続され
る。インバータ１２の出力側とインバータ１４の入力側
とは互いに接続され、この接続点にトランジスタ１５を
介してインバータ１６が順方向に接続され、トランジス
タ１５とインバータ１６との間にトランジスタ１７を介
してインバータ１８が逆方向に接続される。トランジス
タ１１及び１７のゲートはタイミング入力Ｔに接続さ
れ、トランジスタ１３及び１５のゲートは反転タイミン
グ入力＊Ｔに接続される。そして、インバータ１６の出
力側とインバータ１８の入力側とが互いに接続され、こ
の接続点にデータ出力Ｑが接続されると共に、トランジ
スタ１７とインバータ１８との間に反転出力＊Ｑが接続
される。

【０００６】このようなフリップフロップにおいては、
データ入力Ｄに与えられる値がタイミング入力Ｔに印加
されるクロックの立ち上がりのタイミングで取り込ま
れ、反転タイミング入力＊Ｔに印加されるクロックの立
ち上がりのタイミングで出力Ｑから出力される。

【０００７】

【発明が解決しようとする課題】上述のようなフリップ
フロップの場合、タイミング入力Ｔと反転タイミング入
力＊Ｔとに互いに位相が逆のクロックをそれぞれ印加す
るようにしている。ところが、通常は図４に示すよう
に、クロックＣＫ１からインバータを通して反転クロッ
ク＊ＣＫ１を得ているため、反転クロック＊ＣＫ１の位
相は本来あるべき位相に対してインバータの遅延分だけ
ずれることになる。従って、タイミング入力Ｔに印加さ
れるクロックＣＫ１と反転タイミング入力＊Ｔに印加さ
れる反転クロック＊ＣＫ１とが共にハイレベルとなって
各トランジスタ１１、１３、１５、１７が同時にオンす
る期間が生じる。このとき、反転出力＊Ｑがデータ入力
Ｄに接続されていると、全てのトランジスタ１１、１
３、１５、１７がオンしたときにインバータ１２の出力
側からトランジスタ１５、１７及び１１を通してインバ
ータ１２の入力側に戻る帰還ループが形成されるため、
発振によるノイズが発生する。そして、このようなフリ
ップフロップを多段接続して分周回路を構成する場合に
は、各段のフリップフロップで発生するノイズが次段の
フリップフロップで増幅される場合があり、各段のフリ
ップフロップにおいてノイズの発生を無視することはで
きない。

【０００８】そこで本発明は、フリップフロップを多段
接続して分周回路を構成する際に、クロックの位相ずれ
に起因するノイズの発生を抑圧することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、入力端子に与えられるデータを一定周期のクロック
に従うタイミングで出力端子に伝えるフリップフロップ
が、各段のデータ出力を次段のタイミング入力に接続す
るように多段接続され、初段のフリップフロップの入力
端子に与えられる第１のクロックに対して所定の比で分
周された第２のクロックが最終段のフリップフロップの
出力端子から取り出される分周回路において、上記フリ
ップフロップの各段のデータ出力と次段のタイミング入
力との間にタイミング整合回路を介在させたことにあ
る。

【００１０】

【作用】本発明によれば、各段のフリップフロップの出
力と次段のフリップフロップの入力との間にタイミング
整合回路を介在させたことにより、各段のフリップフロ
ップのタイミング入力に与えられるクロックの位相ずれ
が小さくなり、クロックの位相ずれに起因して各段のフ
リップフロップで発生するノイズが減少する。また、各
段のフリップフロップで発生するノイズは、タイミング
整合回路の入力閾値を超えない限り、タイミング整合回
路を通ることができないため、次段のフリップフロップ
に伝わることがなくなる。

【００１１】

【実施例】図１は、本発明の分周回路の構成を示す回路
図で、入力されるクロックパルスを１／４分周する場合
を示す。第１のタイミング整合回路２１は、クロスカッ
プリングされた一対のＮＯＲゲート２１ａ、２１ｂから
なり、ＮＯＲゲート２１ａの一方の入力にクロックＣＫ
１が印加され、ＮＯＲゲート２１ｂの一方の入力に反転
クロック＊ＣＫ１が印加される。この第１のタイミング
整合回路２１は、クロックＣＫ１でセットされて反転ク
ロック＊ＣＫ１でリセットされるセット／リセット型の
フリップフロップを成す。第１のフリップフロップ２２
は、図４の第１のフリップフロップ１と同様に、データ
入力Ｄ1に与えられる値をタイミング入力Ｔ1及び反転タ
イミング入力＊Ｔ1に印加されるクロックの各タイミン
グで取り込み、取り込んだ値及びその反転値を出力Ｑ1
及び反転出力＊Ｑ1から出力する。タイミング入力Ｔ1及
び反転タイミング入力＊Ｔ1には、第１のタイミング整
合回路２１のＮＯＲゲート２１ａの出力及びＮＯＲゲー
ト２１ｂの出力がそれぞれ接続され、データ入力Ｄ1に
は反転出力＊Ｑ1が接続される。この第１のフリップフ
ロップ２２は、第１のタイミング整合回路２１のＮＯＲ
ゲート２１ａの出力の立ち下がり（ＮＯＲゲート２１ｂ
の出力の立ち上がり）のタイミングで出力Ｑ1及び反転
出力＊Ｑ1からの出力を反転させる１ビットのカウンタ
を構成する。

【００１２】第２のタイミング整合回路２３は、第１の
タイミング整合回路２１と同様に、クロスカップリング
された一対のＮＯＲゲート２３ａ、２３ｂからなり、Ｎ
ＯＲゲート２３ａの一方の入力に第１のフリップフロッ
プ２２の出力Ｑ1が接続され、ＮＯＲゲート２１ｂの一
方の入力に第１のフリップフロップ２２の反転出力＊Ｑ
1が接続される。この第２のタイミング整合回路２３
は、第１のフリップフロップ２２の出力Ｑ1でセットさ
れて反転出力＊Ｑ1でリセットされるセット／リセット
型のフリップフロップを成す。第２のフリップフロップ
２４は、図４の第２のフリップフロップ２と同様に、デ
ータ入力Ｄ2に与えられる値をタイミング入力Ｔ2及び反
転タイミング入力＊Ｔ2に印加されるクロックの各タイ
ミングで取り込んで出力Ｑ2及び反転出力＊Ｑ2から出力
する。タイミング入力Ｔ2及び反転タイミング入力＊Ｔ2
には、第２のタイミング整合回路２３のＮＯＲゲート２
３ａの出力及びＮＯＲゲート２３ｂの出力がそれぞれ接
続され、データ入力Ｄ2には反転出力＊Ｑ2が接続され
る。この第２のフリップフロップ２４は、第２のタイミ
ング整合回路２３のＮＯＲゲート２３ａの出力の立ち下
がり（ＮＯＲゲート２３ｂの出力の立ち上がり）のタイ
ミングで出力Ｑ2及び反転出力＊Ｑ2からの出力を反転さ
せる１ビットのカウンタとなり、第１のフリップフロッ
プ２２と合わせて２ビットのカウンタを構成する。従っ
て、第１のタイミング整合回路２１に印加されるクロッ
クＣＫ１に対して、第２のフリップフロップ２４の出力
Ｑ2から１／４分周されたクロックＣＫ２を得ることが
できる。

【００１３】図２は、第１のタイミング整合回路２１及
び第１のフリップフロップ２２の動作を説明するタイミ
ング図である。まず、タイミング整合回路２１のＮＯＲ
ゲート２１ａの出力がロウレベルでＮＯＲゲート２１ｂ
の出力がハイレベルであり、フリップフロップ２２の出
力Ｑ1がロウレベルで反転出力＊Ｑ1がハイレベルである
とする。そこで、クロックＣＫ１がロウレベルになる
と、ＮＯＲゲート２１ａの一方の入力がロウレベルとな
るが、他方の入力（ＮＯＲゲート２１ｂの出力）がハイ
レベルであるため、この時点ではＮＯＲゲート２１ａの
出力、即ち、タイミング入力Ｔ1はロウレベルのままと
なる。クロックＣＫ１の立ち下がりに対してインバータ
による遅延分だけ遅れて反転クロック＊ＣＫ１がハイレ
ベルになると、ＮＯＲゲート２１ｂの一方の入力がハイ
レベルとなり、ＮＯＲゲート２１ｂが反転してＮＯＲゲ
ート２１ｂの出力、即ち、反転タイミング入力＊Ｔ1が
ロウレベルとなる。この反転タイミング入力＊Ｔ1の立
ち下がりは、反転クロック＊ＣＫ１の立ち上がりに対し
てＮＯＲゲート２１ｂの遅延分だけ遅れる。同時に、Ｎ
ＯＲゲート２１ａの２つの入力が共にロウレベルとなる
ため、ＮＯＲゲート２１ａが反転してタイミング入力Ｔ
1がハイレベルとなる。このタイミング入力Ｔ1の立ち上
がりは、反転タイミング入力＊Ｔ1の立ち下がりに対し
てＮＯＲゲート２１ａの遅延分だけ遅れる。そして、タ
イミング入力Ｔ1の立ち上がりでフリップフロップ２２
に反転出力＊Ｑ1の値、即ち、ハイレベルが取り込まれ
る。

【００１４】続いて、クロックＣＫ１がハイレベルにな
ると、ＮＯＲゲート２１ａの一方の入力がハイレベルと
なり、ＮＯＲゲート２１ａが反転してタイミング入力Ｔ
1がロウレベルとなる。このタイミング入力Ｔ1の立ち下
がりは、クロックＣＫ１の立ち上がりに対してＮＯＲゲ
ート２１ａの遅延分だけ遅れる。クロックＣＫ１の立ち
上がりに対してインバータの遅延分だけ遅れて反転クロ
ック＊ＣＫ１がロウレベルになると、タイミング入力Ｔ
1もロウレベルとなっていることから、ＮＯＲゲート２
１ｂの２つの入力がロウレベルとなり、ＮＯＲゲート２
１ｂが反転して反転タイミング入力＊Ｔ1がハイレベル
となる。この反転タイミング入力＊Ｔ1の立ち上がり
は、反転クロック＊ＣＫ１の立ち上がりあるいはタイミ
ング入力Ｔ1の立ち上がりに対してＮＯＲゲート２１ｂ
の遅延分だけ遅れる。そして、反転タイミング入力＊Ｔ
1が立ち上がると、フリップフロップ２２の出力Ｑ1がハ
イレベルとなり、同時に、反転出力＊Ｑ1がロウレベル
となる。

【００１５】このように、フリップフロップ２２のタイ
ミング入力Ｔ1及び反転タイミング入力＊Ｔ1は、一方が
立ち下がった後、ＮＯＲゲート２１ａ、２１ｂによる遅
延分だけ遅れて他方が立ち上がることになり、タイミン
グ入力Ｔ1と反転タイミング入力＊Ｔ1とが共にハイレベ
ルとなる期間がなくなる。このため、フリップフロップ
２２の内部で帰還ループが形成されることがなくなり、
発振によるノイズの発生を防止することができる。

【００１６】図３は、多段接続されたフリップフロップ
の第１段から第３段の出力波形をコンピュータシミュレ
ーションした結果である。（ａ）は各段のフリップフロ
ップの入力側にタイミング整合回路を接続した場合を示
し、（ｂ）は第１段のフリップフロップの入力のみにタ
イミング整合回路を接続した場合を示す。各段のフリッ
プフロップの入力側にタイミング整合回路が接続された
（ａ）の場合には、各段のフリップフロップの反転出力
＊Ｑ1、＊Ｑ2、＊Ｑ3に表れるノイズが略同一のレベル
となっている。そのノイズレベルは、反転出力＊Ｑ1、
＊Ｑ2、＊Ｑ3の波高値が５Ｖのときで最大０．５Ｖ程度
である。これに対して、２段目以降のフリップフロップ
の入力側にタイミング整合回路が接続されていない
（ｂ）の場合には、各段のフリップフロップの反転出力
＊Ｑ1、＊Ｑ2、＊Ｑ3に表れるノイズが、後の段になる
ほど大きくなっている。そのノイズのレベルは、（ａ）
の場合と同一条件のとき、反転出力＊Ｑ2で１．５Ｖ程
度、反転出力＊Ｑ3で１．８Ｖ程度である。

【００１７】このコンピュータシミュレーションの結果
によれば、タイミング整合回路を設けることによってノ
イズのレベルを１／３以下に抑圧することが可能であ
り、且つ、その抑圧効果はフリップフロップの接続段数
が多いほど高くなることを確認できる。

【００１８】

【発明の効果】本発明によれば、フリップフロップを多
段接続して分周回路を構成する際に、各段のフリップフ
ロップの出力側に表れるノイズを次段のフリップフロッ
プに伝わりにくくすることができ、分周出力に表れるノ
イズを抑圧することができる。特に、フリップフロップ
の出力に生じるノイズのレベルが各段で略同じレベルと
なることから、フリップフロップの接続段数が多くなっ
たときのノイズ抑圧の効果は大きい。

【００１９】従って、分周回路から得られる所望の周期
のクロックを位相ロックループ等の基準クロックとして
用いた場合には、誤動作を防止して回路動作を安定させ
るこるとができる。

【図面の簡単な説明】

【図１】本発明の分周回路の構成を示す回路図である。

【図２】本発明の分周回路の動作を説明するタイミング
図である。

【図３】分周回路の出力波形のシミュレーション結果で
ある。

【図４】従来の分周回路の構成を示す回路図である。

【図５】フリップフロップの回路図である。

【符号の説明】

１、２、２２、２４フリップフロップ２１、２３タイミング整合回路２１ａ、２１ｂ、２３ａ、２３ｂＮＯＲゲート

Claims

(57)【特許請求の範囲】

【請求項１】入力端子に与えられるデータを一定周期の
クロック及びその反転クロックに従うタイミングで出力
端子に伝えるフリップフロップが、各段のデータ出力及
び反転データ出力をそれぞれ次段のタイミング入力及び
反転タイミング入力に接続するように多段接続され、初
段のフリップフロップの入力端子に与えられる第１のク
ロックに対して所定の比で分周された第２のクロックが
最終段のフリップフロップの出力端子から取り出される
分周回路であって、上記フリップフロップの各段のデー
タ出力及び反転データ出力と次段のタイミング入力及び
反転タイミング入力との間に、データ出力あるいは反転
データ出力の一方の立ち上がりのタイミングを他方の立
ち下がりのタイミングより遅らせるタイミング整合回路
を介在させたことを特徴とする分周回路。
【請求項２】入力端子に与えられるデータを一定周期
のクロック及びその反転クロックに従うタイミングで出
力端子に伝えるフリップフロップが、各段のデータ出力
及び反転データ出力をそれぞれ次段のタイミング入力及
び反転タイミング入力に接続するように多段接続され、
初段のフリップフロップの入力端子に与えられる第１の
クロックに対して所定の比で分周された第２のクロック
が最終段のフリップフロップの出力端子から取り出され
る分周回路であって、上記フリップフロップの各段のデ
ータ出力及び反転データ出力と次段のタイミング入力及
び反転タイミング入力との間に、上記データ出力をセッ
ト入力に受けて上記反転データ出力をリセット入力に受
けると共に、出力を上記タイミング入力に与えて反転出
力を上記反転タイミング入力に与えるセット／リセット
型フリップフロップを介在させたことを特徴とする分周
回路。