JPH0414809B2 - - Google Patents

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JPH0414809B2
JPH0414809B2 JP58147731A JP14773183A JPH0414809B2 JP H0414809 B2 JPH0414809 B2 JP H0414809B2 JP 58147731 A JP58147731 A JP 58147731A JP 14773183 A JP14773183 A JP 14773183A JP H0414809 B2 JPH0414809 B2 JP H0414809B2
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Japan
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circuit
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phase
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JP58147731A
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JPS6038931A (ja
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Shiro Kato
Norio Meki
Mitsuo Chiba
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

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  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明はフエーズロツクドループ（Phase
Locked Loop）回路（以下PLL回路と称す。）等
に適した位相比較回路に関する。
従来例の構成とその問題点 PLL回路は周波数逓倍器など多くの用途に広
く用いられているが、PLL回路の構成要素の１
つである位相比較回路の特性はPLL回路そのも
のの特性を大きく左右するため種々の位相比較回
路が考案され実用化されている。
半導体回路（以下ICと称す。）化に適した位相
比較回路として位相比較回路の主要部をデイジタ
ル回路で構成されたものが種々考案されている
が、入力のエツヂで位相差を検出するエツヂ比較
型位相比較回路の多くは雑音によつて誤動作する
と大きく誤まつた位相差を出力し、すぐには正常
に動作していた元の状態には戻らない場合を生じ
る問題点を有していた。これらの問題点を改善し
た位相比較回路として第１図に示すものが本出願
人により提案されている。
第１図は、前記従来の位相比較回路の基本構成
の具体回路例を示すものである。第１図におい
て、１，２はそれぞれデイジタル信号Ａ、デイジ
タル信号Ｂ（以下、入力Ａ、入力Ｂと称する。）の
入力端子、３は入力Ｂに対して一定の位相差を有
するゲート信号の入力端子、１０は位相差信号
OUT１の出力端子、４，５は入力Ａ，Ｂの状態
を検出する検出回路、８は電位VDDの電源、９は
電位VSS（＜VDD）の電源、６は検出回路４の出力
によつて制御され、電源８と出力端子１０とを接
続するスイツチ回路、７は検出回路５の出力によ
つて制御され、電源９と出力端子１０とを接続す
るスイツチ回路である。第１図の回路例において
は検出回路４はインバータ１１、ANDゲート１
２，１３で構成され、入力Ａ，Ｂの組み合わせ
（Ａ，Ｂ）＝（１、０）を検出し、前記ゲート信号
が１期間のみ検出信号１を出力する。スイツチ回
路６はインバータ１７、ＰチヤンネルMOSトラ
ンジスタ１８で構成され、前記検出信号１が
「１」の時前記ＰチヤンネルMOSトランジスタ１
８が導通状態となつて出力OUT１はほぼ電位VDD
となる。検出回路５はインバータ１４、ANDゲ
ート１５，１６で構成され、入力Ａ，Ｂの組み合
わせ（Ａ，Ｂ）＝（０、１）を検出し、前記ゲート
信号が「１」の期間のみ検出信号２を出力する。
スイツチ回路７はＮチヤンネルMOSトランジス
タ１９で構成され前記検出信号２が「１」の時前
記ＮチヤンネルMOSトランジスタ１９が導通状
態となつて出力OUT１はほぼ電位VSSとなる。第
２図は第１図に示した従来の位相比較回路の各部
の動作波形を示している。入力Ａ，Ｂの立上りエ
ツヂで位相差を検出し、入力Ｂに対して入力Ａの
位相が進んでいる期間出力OUT１はほぼVDDの電
位となり、これを第２図中に実線で示している。
逆に入力Ｂに対し入力Ａの位相が遅れている期
間、出力OUT１はほぼVSSの電位となり、これを
第２図中に破線で示している。第２図イ，ロ，ハ
はそれぞれ入力Ａ、入力Ｂ、ゲート信号の波形、
同図ニ，ホはゲート１２，１５の出力波形、同図
ヘはゲート１３の出力すなわち検出信号１の波
形、同図トはゲート１６の出力すなわち検出信号
２の波形、同図チは位相差出力OUT１の波形で
ある。第２図チより位相進み期間、出力電位がほ
ぼVDDとなり、位相遅れ期間、出力電位がほぼ
VSSとなり、それ以外の期間は出力端子１０に接
続された外部の回路の電位によつて出力OUT１
の電位が定まる高インピーダンスが出力状態とな
ることがわかる。この位相比較回路は位相差出力
期間がゲート信号によつて所定の時間以内に制限
されているため、（）ゲート信号が「０」の期
間中に入力Ａまたは入力Ｂに雑音が入力されても
誤つた位相差を出力しない、（）また位相比較
回路の主要部をデイジタル回路で構成されるエツ
ヂ比較型の従来の他の位相比較回路のように内部
にフリツプフロツプを有しないので雑音によつた
位相差を出力する状態を生じてもすぐに元の正し
い位相差を出力する状態に復帰する、（）位相
差のある期間のみ出力段の回路が動作するので消
費電力が少ないといつた利点を有している。
この従来の位相比較回路をPLL回路に用いた
ときの問題点を説明するため、まずPLL回路の
プルインレンジについて述べる。
PLL回路は、位相比較回路、前記位相比較回
路出力を入力とするループフイルタ、前記ループ
フイルタ出力を入力とする電圧制御発振回路（以
下、VCOと称す。）、前記VCOの出力をｎ（ｎは
ｎ≧１なる整数）分周する分周器とから成り、前
記位相比較回路の２入力はPLL回路の入力及び
前記分周器の出力である。PLL回路の性能を評
価する特性としてプルインレンジ特性がある。
PLL回路の入力の周波数fioをPLL回路がロツク
しない低い周波数としておき、徐々に入力周波数
fioを上げてゆき、アンロツク状態からロツク状態
に変わつた時のfioをfL1とする。次にPLL回路の
入力の周波数fioをPLL回路がロツクしない高い周
波数としておき、徐々に入力周波数fioを下げてゆ
き、アンロツク状態からロツク状態に変わつた時
のfioをfL2とする。これら２つの周波数fL1からfL2
までの入力信号の周波数範囲をプルインレンジと
いう。すなわちPLL回路がアンロツク状態から
ロツク状態に入ることの可能な入力周波数範囲が
プルインレンジである。ロツク状態とは、VCO
の発振周波数をfVCOとする時、fio＝fVCO／ｎが成
立する状態である。PLL回路の入力周波数fioは多
かれ少なかれ変化するものであり、PLL回路は
プルインレンジが入力周波数fioの変化範囲より広
いことが必要である。
さらに入力周波数fioの変化範囲の中心値をfio〓
とする時、VCOの発振周波数fVCOの調整誤差や温
度変化によるfVCOの変動に対する余裕、及び電源
投入時などVCO入力が異常な初期値となつてい
る場合におけるロツクし易さなどを考慮すれば、
PLL回路のロツクレンジの中心周波数（fL1＋
fL2）／２は入力の中心周波数fio〓に一致すること
が望まれる。ロツクレンジの中心周波数を周波数
fio〓に一致させるために必要な条件を説明するた
めに、まずPLL回路がアンロツク状態からロツ
ク状態に移行する過程について述べる。
今、前記PLL回路においてループフイルタ出
力がVCO入力に接続されていなければ、PLL回
路中の位相比較回路の２入力の位相関係は常に不
定であり、アンロツク状態とほぼ等価な状態にあ
る。
この状態においてはループフイルタの出力はあ
る平均電位VA（これは位相比較回路出力の平均値
に等しい。）を中心に位相比較回路のゲート信号
パルス幅及びループフイルタ特性によつて定まる
変化範囲（±ΔVA）で変化する。そこでループ
フイルタ出力がVCOに接続されておればVCOは
VCOの入力電位ViがVi＝（VA＋ΔVA）である時
の発振周波数fVCO1及びVi＝（VA−ΔVA）である時
の発振周波数fVCO2の範囲内の周波数で変化してい
る。従つてPLL回路の入力周波数fioがfVCO1／ｎか
らfVCO2／ｎの範囲内にあれば、fio＝fVCO／ｎとな
る状態が存在しえるのでアンロツク状態からロツ
ク状態に入ることができる。周波数fVCO1／ｎから
fVCO2／ｎまでの範囲がプルインレンジに相当す
る。従つてfL1はfVCO1／ｎに等しく、fL2はfVCO2／
ｎに等しい。また、プルインレンジの中心周波数
（fL1＋fL2）／２となるVCOの入力電位ViはVAに
等しい。
第３図ａにロツク状態におけるPLL回路の入
力周波数fioとVCOの発振周波数fVCOとの関係を図
示し、同図中に矢印でプルインレンジを示す。第
３図ｂにVCOの入力電位ViとVCOの発振周波数
fVCOの関係を図示し、同図中に矢印でアンロツク
状態におけるループフイルタ出力すなわちVCO
の入力電位Viの変化範囲を示している。第３図
ａ，ｂにおいて共に縦軸はfVCOで、同一のスケー
ルとしているのでａ，ｂを組合わせてみることに
よりViとfioとの関係をも知ることができる。
ところでPLL回路のVCOの発振周波数fVCOは一
般には次のようにして調整される。すなわち、位
相比較回路の２入力の位相差がゼロの状態におけ
る位相比較回路の位相差出力の平均値VP〓（これ
はループフイルタ出力に相当する。）をVCOの入
力電位ViとするときのVCOの発振周波数fVCOが、
PLL回路の入力の周波数fioが変化中心値fio〓で、
ロツク状態であるときの周波数すなわち、ｎ・
fio〓に等しくなるように調整される。PLL回路に
おいてはプルインレンジの中心周波数（fL1＋
fL2）／２が入力周波数の変化範囲の中心値fio〓に
一致することが望ましいことを前述したが、（fL1
＋fL2）／２がfio〓に等しくなるためには位相差ゼ
ロ時の位相比較回路出力の平均値Vp〓と、アンロ
ツク状態におけるループフイルタ出力の平均値
VAとが等しければよい。第３図はこれらVp〓、
VA、fio〓の関係をも示している。
以下、前述した従来の位相比較回路を前記
PLL回路に用いた場合にロツクレンジの中心周
波数とPLL回路入力の中心周波数fio〓とが一致し
ない場合が生じることを説明する。第２図に示し
たように入力Ａの位相比較エツヂ（ここでは立上
りエツヂ）が、ゲート信号が「１」である期間内
にあれば、位相差に比例した位相差出力が得られ
る。PLL回路がロツク状態にあれば、位相比較
回路の入力及び各部の波形は第２図に示した状態
と同一であるが、アンロツク状態にある場合、第
２図に示した状態以外に第４図に示す状態が存在
する。第４図においては、ゲート信号が「１」の
期間内に入力Ａの位相比較基準エツヂ（ここでは
立上りエツヂ）がなく、位相比較回路の出力
OUT１はゲート信号によつてゲート信号のパル
ス幅τ／２に制限され、もはや入力Ａと入力Ｂと
の位相差に比例しない出力となつている２つの例
が示されている。第４図イ，ロ，ハ，ニはそれぞ
れ入力Ａ、入力Ｂ、ゲート信号、位相差出力
OUT１の波形である。この例の場合、入力Ｂに
対する入力Ａの位相進み期間は時刻t0から時刻t2
の期間であるにもかかわらず、ゲート信号によつ
て位相差出力期間が時刻t1から時刻t2までの期
間、すなわちτ／２に時間制限されている。これ
により入力Ａが「１」の期間内にゲート信号の
「１」の期間があれば、入力Ａと入力Ｂとの位相
差にかかわらず位相差出力OUT１は第４図ニに
示す状態のまま変化しないことがわかる。第４図
ホ，ヘ，ト，チはそれぞれ入力Ａ、入力Ｂ、ゲー
ト信号、位相差出力OUT１の波形である。この
例の場合、入力Ｂに対する入力Ａの位相遅れ期間
は時刻t2から時刻t4であるにもかかわらず、ゲー
ト信号によつて位相差出力期間が時刻t2から時刻
t3までの期間、すなわちτ／２に時間制限されて
いる。これにより入力Ａが「０」の期間内にゲー
ト信号の「１」の期間があれば、入力Ａと入力Ｂ
との位相差にかかわらず位相差出力OUT１は第
４図チに示す状態のまま変化しないことがわか
る。従つてPLL回路がアンロツク状態にある場
合の位相差出力OUT１には第２図に示す状態、
第４図のイ〜ニに示す状態、第４図ホ〜チに示す
状態の３つの状態が存在する。ところで一般にゲ
ート信号のパルス幅は入力Ｂの周期の10％程度と
することが多いので、OUT１の平均値の概略計
算を行なう場合には第２図に示す状態となる場合
を無視することができる。入力Ａのデユーテイー
サイクルをα％とすれば、第４図イ〜ニに示す状
態となる確率はα％、第４図ホ〜チに示す状態と
なる確率は（100−α）％とみなせる。これより
PLL回路がアンロツク状態にある場合の位相差
出力OUT１の平均値すなわちVAの値は概略次式
により求まる。
VA＝１／100・｛VDD・α＋VSS・（100−α
）｝（Ａ−１） 一方、２入力の位相差をゼロとした時の位相比
較回路出力の平均値Vp〓は次式で表わせる。
Vp〓＝１／２（VDD＋VSS） （Ａ−２） 入力Ａの周波数の変化範囲の中心値fio〓がプル
インレンジの中心にあるためにはVA＝Vp〓が成立
しなければならない。式（Ａ−１）、式（Ａ−２）
を代入してVA＝Vp〓を満足するαを求めればα＝
50％となる。従つて従来の位相比較回路をPLL
回路に用いた場合、位相比較回路の入力Ａのデユ
ーテイーサイクルが概略50％でなければ、入力Ａ
の周波数の変化範囲の中心値fio〓がプルインレン
ジの中心からはずれてしまい、PLL回路がロツ
クしにくくなるといつた問題点を生じる。
なぜならアンロツク状態においてはループフイ
ルタを経た位相比較回路の出力は入力信号のデユ
ーテイーサイクルによつて定まる平均電位を中心
として、ループフイルタの特性等によつて定まる
所定範囲内を変化し、この変化範囲がプルインレ
ンジを決定するからである。
発明の目的 本発明は上記問題点を解消するもので、位相比
較回路の入力Ａのデユーテイーサイクルが概略50
％でない場合においても、PLL回路がロツクし
やすい位相比較回路を提供することを目的とす
る。
発明の構成 本発明はデイジタルの入力信号Ａ，Ｂの位相差
を出力し、前記入力Ｂに対し所定の位相差を有す
るゲート信号により、進み位相差の出力期間をＷ
１以下に制限し、遅れ位相差の出力期間をＷ２以
下に制限する位相比較回路であつて、アンロツク
状態における位相差出力の平均値がほぼ位相差ゼ
ロの値となるように前記期間Ｗ１，Ｗ２を設定す
ることを特徴とする位相比較回路である。
なお、前記期間Ｗ１，Ｗ２の設定は入力Ｂに対
する前記ゲート信号の位相およびそのパルス幅の
設定により行なうことができる。
本発明の位相比較回路を用いたPLL回路にお
いてはその入力のデユーテイーサイクルが50パー
セントからずれていても、入力の周波数変化範囲
の中心とプルインレンジの中心とを一致させるこ
とができ、ロツクしやすいPLL回路とすること
ができる。
実施例の説明 次に本発明の実施例を第５図及び第６図を用い
て説明する。第５図は簡易形ビデオテープレコー
ダにおいて使用する水平同期信号の160倍の周波
数を安定かつ正確に得ることのできるPLL回路、
第６図は前記PLL回路中の位相比較回路のアン
ロツク状態における各部の波形を示している。
第５図において、２１は水平同期信号（位相比
較回路の入力Ａとなる。）の入力端子、２２は位
相差信号OUT２の出力端子、２３はループフイ
ルタ、２４はVCO、２５はVCOの出力、すなわ
ち水平同期信号の160倍の周波数の出力端子、２
６はVCO２４の出力を160分周する分周器、２７
は位相比較回路の入力端子で分周器２６の出力
（位相比較回路の入力Ｂとなる）が入力される。
４〜９および１１〜１９および３１〜３３は位相
比較回路を構成し、４〜９および１１〜１９は第
１図に示した従来の位相比較回路のものと同一で
あり、その説明を省略する。また第５図におい
て、３１は入力Ｂ（端子２７の入力）に対し一定
位相を有するゲート信号を発生するゲート信号発
生回路であり、タイミングデコーダ３３及びRS
フリツプフロツプ３２から成る。入力ＢはVCO
２４の出力を分周器２６で分周して得られた信号
であるので、分周器２６の出力をタイミングデコ
ーダ３３でデコードした信号でRSフリツプフロ
ツプ３２をセツトするようにすれば、デコードタ
イミングを変えることにより入力Ｂに対して任意
の位相差を有するゲート信号をゲート信号発生回
路３１は発生できる。
第６図イ，ロ，ハはそれぞれ入力Ａ、入力Ｂ、
ゲート信号の波形を示し、同図ニ，ホ，ヘはそれ
ぞれ検出回路４、検出回路５、位相差信号OUT
２の波形を示している。従来の位相比較回路の入
力Ｂとゲート信号の位相関係は第２図ロ，ハに示
すようにゲート信号のパルスの中心の位相が入力
Ｂの位相比較基準エツヂ（立上りエツヂ）に一致
するように設定されていたのに対し、本発明の位
相比較回路の入力Ｂとゲート信号との位相関係
は、第６図ロ，ハに示すようにゲート信号のパル
スの中心の位相が入力Ｂの位相比較基準エツヂ
（立上りエツヂ）に必ずしも一致していない。ゲ
ート信号のパルス幅期間を入力Ｂの位相比較基準
エツヂ（立上りエツヂ）のタイミングで前後に分
割し、前期タイミングより前の期間をＷ１、前記
タイミングより後の期間をＷ２とする。今、
PLL回路がアンロツク状態である場合の動作を
考える。第５図に示す実施例のPLL回路におい
ても、位相差出力OUT２には従来の位相差出力
OUT１と同様に３つのアンロツク状態が存在す
る。１番目の状態は入力Ａの位相比較エツヂがゲ
ート信号の「１」の期間内にあつて、位相差信号
OUT２が入力Ａと入力Ｂとの位相差に比例した
出力となつている状態である。従来例でいえば第
２図イ，ハに示す状態に相当する。２番目の状態
は入力Ａが「１」の期間内に、ゲート信号の
「１」の期間すべてがある場合、すなわち位相差
信号OUT２が真の進み位相差に比例せずゲート
信号によつて期間Ｗ１に制限された出力となつて
いる状態である。これを第６図中に実線で示す。
３番目の状態は入力Ａが「０」の期間内に、ゲー
ト信号の「１」の期間すべてがある場合、すなわ
ち位相差信号OUT２が真の遅れ位相差に比例せ
ずゲート信号によつて期間Ｗ２に制限された出力
となつている状態である。これを第６図中に破線
で示す。従来例で述べたようにゲート信号のパル
ス幅は入力Ｂの周期の10％程度と小さくすること
が多い（第５図の実施例では約11％）ので、
PLL回路がアンロツク状態における位相差信号
OUT２の平均値の概略計算を行なう場合には、
前記１番目の状態を無視することができる。従つ
て入力Ａのデユーテイーサイクルをα％とすれ
ば、前記２番目の状態となる確率はα％、前記３
番目の状態となる確率は（100−α）％とみなせ
る。これより本実施例におけるPLL回路がアン
ロツク状態にある場合の位相差出力OUT２の平
均値VAの値は概略次式により求まる。
VA＝VDD×α／100×W1／W1＋W2＋VSS×100
−α／100×W2／W1＋W2（Ａ−３） 一方、位相差がゼロの場合の位相差信号OUT
２の平均電位VOは従来の位相比較回路の場合と
同じ式（Ａ−２）で表わされる。入力Ａのデユー
テイーサイクルαが50％でない場合においても
VA＝VOが成立すればPLL回路のロツクレンジ特
性を改善できる。式（Ａ−２）、（Ａ−３）より次
式を得る。
α／100＝W2／（W1＋W2） （Ａ−４） 従つて入力Ａのデユーテイーサイクルαが既知
であれば式（Ａ−４）が成立するようにW1，W2
を設定することによりVA＝VOを成立させること
ができ、PLL回路入力の周波数の変化範囲の中
心周波数fio〓がプルインレンジの中心にある特性
を有するPLL回路とすることができる。
第５図において、PLL回路入力すなわち位相
比較回路入力Ａは複合同期信号により等化パル
ス、垂直同期パルスを除去した水平同期信号で、
デユーテイーサイクルが66％であるとする（等化
パルス等の除去は水平同期信号の周期Ｈのほぼ60
％以上90％以下程度のパルス幅を有するパルスを
発生するモノマルチバイブレータに複合同期信号
を入力して行なわれるのでα＝66％という値は特
殊なものではない。）。第５図に示す分周器２６は
VCO２４の出力を160分周するので、０から159
までの160のタイミングがある。本発明による位
相比較回路の入力Ｂすなわち分周器２６の出力
が、タイミング０からタイミング127までの期間
「０」で、タイミング128からタイミング159まで
の期間「１」であるとするとき、（従つてデユー
テイーサイクルαは（159−127）×100／160≒66
％）、タイミングデコーダ３３はタイミング122、
140を検出するように設定されている。これによ
りフリツプフロツプ３２はタイミング122からタ
イミング140までの期間のみ１であるゲート信号
を出力する。これら入力Ｂ、ゲート信号のタイミ
ングを第６図ロ，ハに示す。W1，W2は W1＝128−122＝６ W2＝140−128＝12 となつて式（Ａ−４）を満足するようにW1，W2
が設定されていることがわかる。式（Ａ−４）を
満足するのでVA＝VOとなつてPLL回路入力の周
波数の変化範囲の中心周波数fio〓がプルインレン
ジの中心にある特性を有するPLL回路とするこ
とができた。
なお、第５図においてゲート信号発生回路３１
はデコーダ３３とフリツプフロツプ３２とで構成
したが、モノマルチバイブレータで構成してよい
ことは言うまでもない。
発明の効果 本発明の位相比較回路は、進み位相差の周力期
間をＷ１以下に制限し、遅れ位相差の出力期間を
Ｗ２以下に制限する位相比較回路であつて、アン
ロツク状態における位相差周力の平均値がほぼ位
相差ゼロの値となるように前記Ｗ１，Ｗ２を設定
することにより、PLL回路に用いた場合におい
てその入力信号のデユーテイーサイクルが50パー
セントでない場合であつても入力の周波数変化範
囲の中心とプルインレンジの中心周波数を一致さ
せることができ、ロツクしやすいPLL回路とす
ることができる。
【図面の簡単な説明】
第１図は従来の位相比較回路の回路図、第２図
は第１図に示した従来の位相比較回路の基本動作
波形図、第３図はPLL回路の入力周波数fioと
VCOの発振周波数fVCOの関係およびVCOの入力
電位ViとfVCOの関係を示す図、第４図は位相差出
力がゲート信号により所定の値に制限された状態
における従来の位相比較回路の動作波形図、第５
図は本発明の一実施例におけるPLL回路の回路
図、第６図は同実施例における動作波形図であ
る。 ４，５……検出回路、６，７……スイツチ回
路、８，９……電源、２１……水平同期信号入力
端子、２２……位相差信号出力端子、３１……ゲ
ート信号発生回路。

Claims (1)

    【特許請求の範囲】
  1. １ デイジタルの入力信号Ａ，Ｂの位相差を出力
    し、前記入力Ｂに対し所定の位相差を有するゲー
    ト信号により、進み位相差の出力期間をＷ１以下
    に制限し、遅れ位相差の出力期間をＷ２以下に制
    限する位相比較回路であつて、アンロツク状態に
    おける位相差出力の平均値がほぼ位相差ゼロの値
    となるように前記期間Ｗ１，Ｗ２を設定すること
    を特徴とする位相比較回路。
JP58147731A 1983-08-11 1983-08-11 位相比較回路 Granted JPS6038931A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58147731A JPS6038931A (ja) 1983-08-11 1983-08-11 位相比較回路

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