JP3671362B2 - 位相周波数比較回路およびｐｌｌ回路 - Google Patents
位相周波数比較回路およびｐｌｌ回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（フェーズ・ロックド・ループ）回路を構成する位相周波数比較回路に適用して有効な技術に関し、例えばＰＬＬ回路を用いたクロック発生回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、データ通信用ＬＳＩや論理ＬＳＩにおいては、受信信号からのタイミングクロックの再生やラッチ回路等の動作タイミングを与えるクロックの逓倍・分周にＰＬＬ回路が用いられている。本発明者は、このようなクロック発生用のＰＬＬ回路に関して、より高速な領域での動作および低消費電力化の実現について研究を行なって来た。
【０００３】
ＰＬＬ回路の基本構成は、図７に示すように、入力クロックＣＫinと帰還クロックＣＫｆの位相を比較して帰還クロックＣＫｆの位相が遅れているときはアップ信号ＵＰを、また帰還クロックＣＫｆの位相が進んでいるときはダウン信号ＤＯＷＮを出力する位相周波数比較回路ＰＦＤ、検出された位相差に応じた電圧を発生するチャージポンプＣＰおよびローパスフィルタＬＰＦ、制御電圧に応じた周波数で発振する電圧制御発振回路ＶＣＯである。
【０００４】
本発明は、このうち位相周波数比較回路ＰＦＤに関するものである。位相周波数比較回路ＰＦＤとしては、従来より様々な回路が提案されているが、一般的には、図８に示すような動作タイミングに基づくものが多い。図９は、そのような動作を行なう位相周波数比較回路ＰＦＤの基本構成を示す。すなわち、この位相周波数比較回路ＰＦＤは、フリップフロップＦＦ１，ＦＦ２と論理ゲートＧ０とからなり、入力クロック信号ＣＫinと帰還クロック信号ＣＫｆのそれぞれの立上がり（もしくは立下がり）に同期してアップ信号ＵＰとダウン信号ＤＯＷＮのパルスを発生させ、双方のパルスの論理積をとってリセット信号ＲＳＴを形成して、フリップフロップＦＦ１，ＦＦ２にリセットをかけるというものである。
【０００５】
なお、クロック発生回路としてＰＬＬ回路を用いる技術としては、例えばIEEE Journal of Solid-State Circuits,Vol.SC-22,No.2(1987)pp255〜261"Design of PLL-Based Clock Generation Circuits"に記載されている技術がある。
【０００６】
【発明が解決しようとする課題】
図９に示す位相周波数比較回路ＰＦＤは、入力クロックＣＫinおよび帰還クロックＣＫｆでラッチ動作するフリップフロップＦＦ１，ＦＦ２にリセット信号をフィードバックする方式であるため、リセット信号の発生タイミングおよびリセットパルス幅はフリップフロップの遅延時間の影響を大きく受ける。そのため、リセット信号の発生タイミングの遅延とリセットパルス幅との和がクロック周期に対して大きくなると、次の入力クロックの変化に対してリセット信号の影響が及んでしまい、誤った位相差検出を引き起こすという問題点がある。
【０００７】
すなわち、図９に示す位相周波数比較回路の動作タイミングを示す図１０において、リセット信号ＲＳの立上がりがフリップフロップＦＦ１，ＦＦ２の遅延時間Ｔpdに依存していると、入力クロック信号ＣＫinの周波数が高くなったときに位相差が大きいとリセット信号ＲＳが立下がる前に次の入力クロック信号ＣＫinの立上がりエッジａが来てしまい、フリップフロップＦＦ１がそのエッジを捕らえることができなくなって、正確な位相比較が行なえなくなるというものである。これは、位相周波数比較回路の位相比較特性の劣化、クロック周波数の制限の原因となり、かかる位相周波数比較回路を用いたＰＬＬ回路の動作周波数を制限する原因となる。
【０００８】
しかも、低消費電力化を図るため電源電圧を下げた回路を設計し動作させると、位相周波数比較回路を構成する論理ゲート回路の遅延時間が増大し、リセット信号の発生タイミングの遅延およびリセットパルス幅の増加とそれに伴う動作周波数の低下が著しくなる。
【０００９】
この発明の目的は、位相周波数比較回路におけるリセット信号の発生タイミング遅延およびリセットパルス幅を実効的に削減し、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、ＰＬＬ回路を構成する位相周波数比較回路を、入力クロックおよび帰還クロックでそれぞれラッチ動作する一対のフリップフロップと、入力クロックおよび帰還クロックの立上がりもしくは立下がりを検出してパルスを形成する一対のパルス発生回路と、これらのパルス発生回路で形成されたパルスと上記一対のフリッププロップの各出力とを合成する一対の信号合成回路とで構成し、上記信号合成回路の出力によってフリップフロップをリセットさせるようにしたものである。
【００１３】
上記した手段によれば、入力クロックおよび帰還クロックでラッチ動作するフリップフロップのリセットを、フリップフロップの出力の論理積をとった信号をフィードバックさせて行なう代わりに、入力クロックおよび帰還クロックから直接形成するつまりフィードフォワード方式でリセットをかけるため、リセット信号の発生タイミングおよびリセットパルス幅がフリップフロップの遅延時間に依存しなくなり、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることができる。
【００１４】
また、上記した手段によれば、上記パルス発生回路でのパルスに上記フリップフロップの出力が加算されたリセット信号が得られるため、上記パルス発生回路を、入力クロックまたは帰還クロックを遅延する遅延回路と、入力クロックまたは帰還クロックとその遅延信号との論理積をとる論理ゲート回路とで構成した場合に、遅延回路の遅延時間を大きくしなくても必要なパルス幅を有するリセット信号を形成することができ、その結果上記パルス発生回路の規模を小さくすることができる。また、上記信号合成回路の出力をフリップフロップのリセット信号とするため、入力クロックの位相が進んでいるときはダウン信号が、また帰還クロックの位相が進んでいるときはアップ信号が形成されないようにすることができ、これによって次段のチャージポンプにおける貫通電流を防止することもできる。
【００１５】
さらに、望ましくは上記フリップフロップの前段に入力クロックおよび帰還クロックを遅延する遅延回路を設けて、入力クロックおよび帰還クロックを遅延した信号を各フリップフロップに入力させるようにする。
【００１６】
これにより、入力クロックおよび帰還クロックでラッチ動作する上記フリップフロップの見かけ上の遅延時間を小さくし、回路の応答性すなわち出力信号（アップ信号もしくはダウン信号）の立上がりを早くすることができ、位相比較特性を向上させ、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させることができる。
【００１７】
さらに、望ましくは、上記フリップフロップの前段に設けられる遅延回路もしくはその一部の回路と、上記パルス発生回路の前段に設けられる遅延回路とが共用されるように構成する。これにより、さらに回路規模を小さくすることができる。
【００１８】
【発明の実施の形態】
次に、本発明の実施例について図面を用いて説明する。
【００１９】
図１には、本発明を適用したＰＬＬ回路を構成する位相周波数比較回路（ＰＦＤ）の一実施例が示されている。
【００２０】
図１に示されているように、この実施例の位相周波数比較回路は、入力クロックＣＫinを遅延するインバータ等からなる第１の遅延回路１１および第２の遅延回路１２と、帰還クロックＣＫｆを遅延するインバータ等からなる第３の遅延回路１３および第４の遅延回路１４と、入力クロックＣＫinおよびそれを第２の遅延回路１２で遅延した信号との論理積をとることでワンショットパルスを形成するＡＮＤゲート回路等からなる第１のパルス発生回路１５と、帰還クロックＣＫｆおよびそれを第４の遅延回路１４で遅延した信号との論理積をとることでワンショットパルスを形成するＡＮＤゲート回路等からなる第２のパルス発生回路１６とを備えている。なお、上記パルス発生回路１５，１６は、遅延回路１２，１４を含んだものをワンショットパルス発生回路とみることもできる。
【００２１】
図１の実施例では、上記入力クロックＣＫinを第１の遅延回路１１で遅延した信号が、Ｄ型フリップフロップ１７のクロック端子に入力され、上記帰還クロックＣＫｆを第３の遅延回路１３で遅延した信号が、Ｄ型フリップフロップ１８のクロック端子に入力されている。フリップフロップ１７，１８は、そのデータ端子に常時ハイレベルの電圧が印加されており（図９のＦＦ１，ＦＦ２参照）、これによってクロックＣＫin，ＣＫｆの立上がり（立下がりでも可）に同期して出力がハイレベルに変化するようにラッチ動作する。
【００２２】
また、上記フリップフロップ１７の出力および上記パルス発生回路１５で発生されたワンショットパルスＳＰ１は、それらの信号の論理和をとるＯＲゲート等からなる信号合成回路１９に供給され、その出力がリセット信号ＲＳＤとしてダウン側のフリップフロップ１８に供給され、上記フリップフロップ１８の出力および上記パルス発生回路１６で発生されたワンショットパルスＳＰ２は、それらの信号の論理和をとるＯＲゲート等からなる信号合成回路２０に供給され、その出力がリセット信号ＲＳＵとしてアップ側のフリップフロップ１７に供給されるように構成されている。
【００２３】
この実施例においては、特に制限されないが、上記遅延回路１１，１３の遅延時間をＴpd1、遅延回路１２，１４の遅延時間をＴpd2、フリップフロップ１７，１８の遅延時間をＴpdfとすると、Ｔpd1＜Ｔpd2＜Ｔpdfとなるように設定されている。図２には、上記実施例の位相周波数比較回路の動作タイミングチャートが示されている。以下、このタイミングチャートを用いて本実施例の位相周波数比較回路の動作を説明する。
【００２４】
なお、図２においては、理解を容易にするため、上記遅延回路１１は偶数個のインバータからなり入力クロックＣＫinは同相の遅延信号としてフリップフロップ１７に供給される一方、遅延回路１２は奇数個のインバータからなり入力クロックＣＫinが反転された逆相の遅延信号としてパルス発生回路１５に供給される場合を示す。帰還クロック側も同様である。また、一例として、入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より進んでいる場合を示す。つまりアップ信号ＵＰ側にパルスが現れる。これによって、次段のチャージポンプの容量が充電され、制御電圧が上昇して、発振回路の周波数が高くなり、位相が進むことになる。
【００２５】
入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より進んでいる場合、入力クロックＣＫinの立上がりｔ１によってワンショットパルスＳＰ１が立ち上がる（ｔ２）。このときの時間遅れ▲１▼はパルス発生回路１５における遅延（インバータ２段程度）である。その後、遅延回路１２で遅延された信号ＣＫin'の立下がりｔ３によってワンショットパルスＳＰ１が立ち下がる（ｔ６）。このときの時間遅れ▲２▼もパルス発生回路１５における遅延である。
【００２６】
上記ワンショットパルスＳＰ１のパルス幅は遅延回路１２の遅延時間Ｔpd2に等しい。そして、上記ワンショットパルスＳＰ１のパルスが消える前に、フリップフロップ１７から出力されるアップ信号ＵＰが立ち上がる（ｔ５）。入力クロックＣＫinの立上がりからアップ信号ＵＰの立上がりまでの時間遅れ▲３▼は、遅延回路１１の遅延時間Ｔpd1とフリップフロップ１７での遅延時間の和に等しい。このときアップ信号ＵＰの立上がりｔ５がワンショットパルスＳＰ１の立下がりｔ６よりも前に来るように、遅延回路１１の遅延時間Ｔpd1が設定されている。
【００２７】
さらに、上記ワンショットパルスＳＰ１の立上がりｔ２によってリセット信号ＲＳＤが立ち上がる（ｔ４）。このときの時間遅れ▲４▼は信号合成回路１９における遅延（インバータ２段程度）である。このリセット信号ＲＳＤは帰還クロック側のフリップフロップ１８に供給され、これをリセット状態にするため、位相が遅れている帰還クロックＣＫｆの立上がりによってダウン信号ＤＯＷＮが形成されるのが防止される。
【００２８】
一方、帰還クロックＣＫｆの立上がりｔ７によってワンショットパルスＳＰ２が立ち上がる（ｔ８）。このときの時間遅れ▲５▼はパルス発生回路１６における遅延である。その後、遅延回路１４で遅延された信号ＣＫｆ'の立下がりｔ９によってワンショットパルスＳＰ２が立ち下がる（ｔ１０）。このときの時間遅れもパルス発生回路１６における遅延である。
【００２９】
上記ワンショットパルスＳＰ２のパルス幅は遅延回路１４の遅延時間Ｔpd2に等しい。そして、上記ワンショットパルスＳＰ２の立上がりｔ８によってリセット信号ＲＳＵが立ち上がる（ｔ９）。このときの時間遅れ▲６▼は信号合成回路２０における遅延である。このリセット信号ＲＳＵは入力クロック側のフリップフロップ１７に供給され、これをリセット状態にするため、アップ信号ＵＰが立ち下がる（ｔ１１）。このときの時間遅れ▲７▼はフリップフロップ１７での遅延時間である。続いて、リセット信号ＲＳＤも立ち下がる（ｔ１２）。このときの時間遅れ▲８▼は信号合成回路１９での遅延時間である。
【００３０】
以上、一例として、入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より進んでいる場合を示したが、入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より遅れている場合は、ワンショットパルスＳＰ１，ＳＰ２およびリセット信号ＲＳＤ，ＲＳＵのタイミングが図２とは逆になり、アップ信号ＵＰ側ではなくダウン信号ＤＯＷＮ側にパルスが現れる。
【００３１】
上記実施例においては、入力クロックＣＫinおよび帰還クロックＣＫｆでラッチ動作するフリップフロップ１７，１８のリセットを、従来のようにフリップフロップの出力の論理積をとった信号をフィードバックさせて行なう代わりに、入力クロックＣＫinおよび帰還クロックＣＫｆから直接リセット信号ＲＳＤ，ＲＳＵを形成するとともに、リセット信号のパルス幅を遅延回路１２，１４の遅延時間Ｔpd2で決定するようにしているため、リセット信号の発生タイミングおよびリセットパルス幅が位相周波数比較回路を構成するフリップフロップの遅延時間に依存しなくなる。これによって、入力クロックの周波数が高くなっても、入力クロックの次の立上がりエッジが来る前に、リセットパルスを消滅させて入力クロックの次の立上がりエッジを確実に検出することができる。その結果、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることができる。
【００３２】
また、上記実施例では、遅延回路１１，１３を設けて、入力クロックＣＫinおよび帰還クロックＣＫｆを遅延したタイミングでフリップフロップ１７，１８をラッチ動作させるようにしているため、ワンショットパルスの発生タイミングを実質的な入力クロックよりも早くすることができる。そのため、フリップフロップ１７，１８の見かけ上の遅延時間が小さくなり、回路の応答性すなわちアップ信号ＵＰもしくはダウン信号ＤＯＷＮの立上がりを早くすることができ、これによって動作周波数を向上させることができる。
【００３３】
また、上記実施例では、上記パルス発生回路１５，１６で発生されたワンショットパルスと上記フリップフロップ１７，１８の出力とを合成する信号合成回路１９，２０を設けて、その出力を反対側のフリップフロップのリセット信号としているので、上記ワンショットパルスに上記フリップフロップの出力が加算されたリセット信号が得られるため、上記遅延回路１２，１４の遅延時間を大きくしなくても必要なパルス幅を有するリセット信号を形成することができ、その結果回路の規模を小さくすることができる。
【００３４】
また、上記信号合成回路１９，２０の出力を反対側のフリップフロップのリセット信号とすることで、入力クロックの位相が進んでいるときはダウン信号が、また帰還クロックの位相が進んでいるときはアップ信号が形成されないようにすることができ、これによって次段のチャージポンプが、図１１のように容量Ｃとチャージアップ用のスイッチＳＷ１とチャージダウン用のスイッチＳＷ２とで構成されている場合に、アップ信号ＵＰとダウン信号ＤＯＷＮによってスイッチＳＷ１，ＳＷ２が同時にオンすることによって流れる貫通電流を防止することもできる。
【００３５】
図３には、位相周波数比較回路ＰＦＤの第２の実施例が示されている。この実施例の位相周波数比較回路は、図１の実施例における遅延回路１１と１２、１３と１４をそれぞれ共用するようにしたものである。図１の実施例に比べてタイミングの微妙な調整は難しいが、回路面積を減らすことができるという利点がある。図４は、図３のより具体的な実施例を示す。この実施例では上記遅延回路がインバータ列で構成されており、遅延回路１１と１２、１３と１４とでそれぞれインバータＩＮＶ１，ＩＮＶ２を共用するようにしている。また、この実施例では、パルス発生回路１５，１６は、インバータＩＮＶ３とＡＮＤゲート回路Ｇ１とにより構成され、また信号合成回路１９，２０としてＯＲゲート回路を使用した場合の構成を示す。
【００３６】
図５は、図４の実施例の位相周波数比較回路におけるパルス発生回路１５，１６および信号合成回路１９，２０のより具体的な回路構成例としてＣＭＯＳ論理ゲートを用いたものを示す。図において、ＭＯＳＦＥＴを表す記号のゲート部分に丸印のついているものはＰチャネル形ＭＯＳＦＥＴであり、丸印のついていないものはＮチャネル形ＭＯＳＦＥＴである。また、図５の実施例においては、インバータＩＮＶ３を遅延回路１２，１４とみることも可能である。
【００３７】
図６は、さらにフリップフロップ１７，１８の具体例として、ＣＭＯＳ論理回路で構成した例を示す。図５および図６の実施例回路は、ＣＭＯＳ回路で構成されているため、貫通電流が防止され低消費電力化を図ることができるとともに、高速化、回路の小規模化を実現することができる。図５および図６の実施例においては、遅延回路を構成するインバータＩＮＶ１，ＩＮＶ２もＰチャネル形ＭＯＳＦＥＴとＮチャネル形ＭＯＳＦＥＴとが直列形態に接続されたいわゆるＣＭＯＳインバータで構成されるのが望ましいことはいうまでもない。
【００３８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでなく、例えば実施例では、パルス発生回路で発生されたパルスと入力クロックでラッチ動作するフリップフロップの出力との論理和をとる信号合成回路の出力をフリップフロップのリセット信号としているが、それらのリセット信号（ＲＳＤ，ＲＳＵ）の論理積をとるＡＮＤゲートを設けて、その出力信号を２つのフリップフロップ１７と１８の共通のリセット信号とするように構成することも可能である。
【００３９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＰＬＬ回路からなるクロック発生回路を内蔵した半導体集積回路に適用した場合について説明したが、本発明は位相比較回路を内蔵する半導体集積回路に利用することができる。
【００４０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４１】
すなわち、位相周波数比較回路におけるリセット信号の発生タイミング遅延およびリセットパルス幅を実効的に削減し、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることができる。
【図面の簡単な説明】
【図１】本発明に係る位相周波数比較回路の第１の実施例を示すブロック図である。
【図２】第１の実施例の位相周波数比較回路の動作タイミングを示すタイミングチャートである。
【図３】位相周波数比較回路の第２の実施例を示すブロック図である。
【図４】位相周波数比較回路の第３の実施例を示すブロック図である。
【図５】第３の実施例のより具体的な例を示す回路構成図である。
【図６】第３の実施例のさらに具体的な例を示す回路構成図である。
【図７】本発明に係る位相周波数比較回路を適用したＰＬＬ回路の基本構成を示すブロック図である。
【図８】従来の位相周波数比較器の動作タイミングを示すタイミングチャートである。
【図９】従来の位相周波数比較器の構成例を示すブロック図である。
【図１０】従来の位相周波数比較器における欠点を説明するタイミングチャートである。
【図１１】ＰＬＬ回路を構成するチャージポンプの構成例を示す回路図である。
【符号の説明】
ＰＦＤ 位相周波数比較回路
ＣＰ チャージポンプ
ＬＰＦ ローパスフィルタ
ＶＣＯ 電圧制御発振回路
１１，１２，１３，１４ 遅延回路
１５，１６ パルス発生回路
１７，１８ フリップフロップ
１９，２０ 信号合成回路
ＣＫin 入力クロック
ＣＫｆ 帰還クロック
ＲＳＤ，ＲＳＵ リセット信号
【発明の属する技術分野】
本発明は、ＰＬＬ（フェーズ・ロックド・ループ）回路を構成する位相周波数比較回路に適用して有効な技術に関し、例えばＰＬＬ回路を用いたクロック発生回路に利用して有効な技術に関する。
【０００２】
【従来の技術】
近年、データ通信用ＬＳＩや論理ＬＳＩにおいては、受信信号からのタイミングクロックの再生やラッチ回路等の動作タイミングを与えるクロックの逓倍・分周にＰＬＬ回路が用いられている。本発明者は、このようなクロック発生用のＰＬＬ回路に関して、より高速な領域での動作および低消費電力化の実現について研究を行なって来た。
【０００３】
ＰＬＬ回路の基本構成は、図７に示すように、入力クロックＣＫinと帰還クロックＣＫｆの位相を比較して帰還クロックＣＫｆの位相が遅れているときはアップ信号ＵＰを、また帰還クロックＣＫｆの位相が進んでいるときはダウン信号ＤＯＷＮを出力する位相周波数比較回路ＰＦＤ、検出された位相差に応じた電圧を発生するチャージポンプＣＰおよびローパスフィルタＬＰＦ、制御電圧に応じた周波数で発振する電圧制御発振回路ＶＣＯである。
【０００４】
本発明は、このうち位相周波数比較回路ＰＦＤに関するものである。位相周波数比較回路ＰＦＤとしては、従来より様々な回路が提案されているが、一般的には、図８に示すような動作タイミングに基づくものが多い。図９は、そのような動作を行なう位相周波数比較回路ＰＦＤの基本構成を示す。すなわち、この位相周波数比較回路ＰＦＤは、フリップフロップＦＦ１，ＦＦ２と論理ゲートＧ０とからなり、入力クロック信号ＣＫinと帰還クロック信号ＣＫｆのそれぞれの立上がり（もしくは立下がり）に同期してアップ信号ＵＰとダウン信号ＤＯＷＮのパルスを発生させ、双方のパルスの論理積をとってリセット信号ＲＳＴを形成して、フリップフロップＦＦ１，ＦＦ２にリセットをかけるというものである。
【０００５】
なお、クロック発生回路としてＰＬＬ回路を用いる技術としては、例えばIEEE Journal of Solid-State Circuits,Vol.SC-22,No.2(1987)pp255〜261"Design of PLL-Based Clock Generation Circuits"に記載されている技術がある。
【０００６】
【発明が解決しようとする課題】
図９に示す位相周波数比較回路ＰＦＤは、入力クロックＣＫinおよび帰還クロックＣＫｆでラッチ動作するフリップフロップＦＦ１，ＦＦ２にリセット信号をフィードバックする方式であるため、リセット信号の発生タイミングおよびリセットパルス幅はフリップフロップの遅延時間の影響を大きく受ける。そのため、リセット信号の発生タイミングの遅延とリセットパルス幅との和がクロック周期に対して大きくなると、次の入力クロックの変化に対してリセット信号の影響が及んでしまい、誤った位相差検出を引き起こすという問題点がある。
【０００７】
すなわち、図９に示す位相周波数比較回路の動作タイミングを示す図１０において、リセット信号ＲＳの立上がりがフリップフロップＦＦ１，ＦＦ２の遅延時間Ｔpdに依存していると、入力クロック信号ＣＫinの周波数が高くなったときに位相差が大きいとリセット信号ＲＳが立下がる前に次の入力クロック信号ＣＫinの立上がりエッジａが来てしまい、フリップフロップＦＦ１がそのエッジを捕らえることができなくなって、正確な位相比較が行なえなくなるというものである。これは、位相周波数比較回路の位相比較特性の劣化、クロック周波数の制限の原因となり、かかる位相周波数比較回路を用いたＰＬＬ回路の動作周波数を制限する原因となる。
【０００８】
しかも、低消費電力化を図るため電源電圧を下げた回路を設計し動作させると、位相周波数比較回路を構成する論理ゲート回路の遅延時間が増大し、リセット信号の発生タイミングの遅延およびリセットパルス幅の増加とそれに伴う動作周波数の低下が著しくなる。
【０００９】
この発明の目的は、位相周波数比較回路におけるリセット信号の発生タイミング遅延およびリセットパルス幅を実効的に削減し、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、ＰＬＬ回路を構成する位相周波数比較回路を、入力クロックおよび帰還クロックでそれぞれラッチ動作する一対のフリップフロップと、入力クロックおよび帰還クロックの立上がりもしくは立下がりを検出してパルスを形成する一対のパルス発生回路と、これらのパルス発生回路で形成されたパルスと上記一対のフリッププロップの各出力とを合成する一対の信号合成回路とで構成し、上記信号合成回路の出力によってフリップフロップをリセットさせるようにしたものである。
【００１３】
上記した手段によれば、入力クロックおよび帰還クロックでラッチ動作するフリップフロップのリセットを、フリップフロップの出力の論理積をとった信号をフィードバックさせて行なう代わりに、入力クロックおよび帰還クロックから直接形成するつまりフィードフォワード方式でリセットをかけるため、リセット信号の発生タイミングおよびリセットパルス幅がフリップフロップの遅延時間に依存しなくなり、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることができる。
【００１４】
また、上記した手段によれば、上記パルス発生回路でのパルスに上記フリップフロップの出力が加算されたリセット信号が得られるため、上記パルス発生回路を、入力クロックまたは帰還クロックを遅延する遅延回路と、入力クロックまたは帰還クロックとその遅延信号との論理積をとる論理ゲート回路とで構成した場合に、遅延回路の遅延時間を大きくしなくても必要なパルス幅を有するリセット信号を形成することができ、その結果上記パルス発生回路の規模を小さくすることができる。また、上記信号合成回路の出力をフリップフロップのリセット信号とするため、入力クロックの位相が進んでいるときはダウン信号が、また帰還クロックの位相が進んでいるときはアップ信号が形成されないようにすることができ、これによって次段のチャージポンプにおける貫通電流を防止することもできる。
【００１５】
さらに、望ましくは上記フリップフロップの前段に入力クロックおよび帰還クロックを遅延する遅延回路を設けて、入力クロックおよび帰還クロックを遅延した信号を各フリップフロップに入力させるようにする。
【００１６】
これにより、入力クロックおよび帰還クロックでラッチ動作する上記フリップフロップの見かけ上の遅延時間を小さくし、回路の応答性すなわち出力信号（アップ信号もしくはダウン信号）の立上がりを早くすることができ、位相比較特性を向上させ、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させることができる。
【００１７】
さらに、望ましくは、上記フリップフロップの前段に設けられる遅延回路もしくはその一部の回路と、上記パルス発生回路の前段に設けられる遅延回路とが共用されるように構成する。これにより、さらに回路規模を小さくすることができる。
【００１８】
【発明の実施の形態】
次に、本発明の実施例について図面を用いて説明する。
【００１９】
図１には、本発明を適用したＰＬＬ回路を構成する位相周波数比較回路（ＰＦＤ）の一実施例が示されている。
【００２０】
図１に示されているように、この実施例の位相周波数比較回路は、入力クロックＣＫinを遅延するインバータ等からなる第１の遅延回路１１および第２の遅延回路１２と、帰還クロックＣＫｆを遅延するインバータ等からなる第３の遅延回路１３および第４の遅延回路１４と、入力クロックＣＫinおよびそれを第２の遅延回路１２で遅延した信号との論理積をとることでワンショットパルスを形成するＡＮＤゲート回路等からなる第１のパルス発生回路１５と、帰還クロックＣＫｆおよびそれを第４の遅延回路１４で遅延した信号との論理積をとることでワンショットパルスを形成するＡＮＤゲート回路等からなる第２のパルス発生回路１６とを備えている。なお、上記パルス発生回路１５，１６は、遅延回路１２，１４を含んだものをワンショットパルス発生回路とみることもできる。
【００２１】
図１の実施例では、上記入力クロックＣＫinを第１の遅延回路１１で遅延した信号が、Ｄ型フリップフロップ１７のクロック端子に入力され、上記帰還クロックＣＫｆを第３の遅延回路１３で遅延した信号が、Ｄ型フリップフロップ１８のクロック端子に入力されている。フリップフロップ１７，１８は、そのデータ端子に常時ハイレベルの電圧が印加されており（図９のＦＦ１，ＦＦ２参照）、これによってクロックＣＫin，ＣＫｆの立上がり（立下がりでも可）に同期して出力がハイレベルに変化するようにラッチ動作する。
【００２２】
また、上記フリップフロップ１７の出力および上記パルス発生回路１５で発生されたワンショットパルスＳＰ１は、それらの信号の論理和をとるＯＲゲート等からなる信号合成回路１９に供給され、その出力がリセット信号ＲＳＤとしてダウン側のフリップフロップ１８に供給され、上記フリップフロップ１８の出力および上記パルス発生回路１６で発生されたワンショットパルスＳＰ２は、それらの信号の論理和をとるＯＲゲート等からなる信号合成回路２０に供給され、その出力がリセット信号ＲＳＵとしてアップ側のフリップフロップ１７に供給されるように構成されている。
【００２３】
この実施例においては、特に制限されないが、上記遅延回路１１，１３の遅延時間をＴpd1、遅延回路１２，１４の遅延時間をＴpd2、フリップフロップ１７，１８の遅延時間をＴpdfとすると、Ｔpd1＜Ｔpd2＜Ｔpdfとなるように設定されている。図２には、上記実施例の位相周波数比較回路の動作タイミングチャートが示されている。以下、このタイミングチャートを用いて本実施例の位相周波数比較回路の動作を説明する。
【００２４】
なお、図２においては、理解を容易にするため、上記遅延回路１１は偶数個のインバータからなり入力クロックＣＫinは同相の遅延信号としてフリップフロップ１７に供給される一方、遅延回路１２は奇数個のインバータからなり入力クロックＣＫinが反転された逆相の遅延信号としてパルス発生回路１５に供給される場合を示す。帰還クロック側も同様である。また、一例として、入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より進んでいる場合を示す。つまりアップ信号ＵＰ側にパルスが現れる。これによって、次段のチャージポンプの容量が充電され、制御電圧が上昇して、発振回路の周波数が高くなり、位相が進むことになる。
【００２５】
入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より進んでいる場合、入力クロックＣＫinの立上がりｔ１によってワンショットパルスＳＰ１が立ち上がる（ｔ２）。このときの時間遅れ▲１▼はパルス発生回路１５における遅延（インバータ２段程度）である。その後、遅延回路１２で遅延された信号ＣＫin'の立下がりｔ３によってワンショットパルスＳＰ１が立ち下がる（ｔ６）。このときの時間遅れ▲２▼もパルス発生回路１５における遅延である。
【００２６】
上記ワンショットパルスＳＰ１のパルス幅は遅延回路１２の遅延時間Ｔpd2に等しい。そして、上記ワンショットパルスＳＰ１のパルスが消える前に、フリップフロップ１７から出力されるアップ信号ＵＰが立ち上がる（ｔ５）。入力クロックＣＫinの立上がりからアップ信号ＵＰの立上がりまでの時間遅れ▲３▼は、遅延回路１１の遅延時間Ｔpd1とフリップフロップ１７での遅延時間の和に等しい。このときアップ信号ＵＰの立上がりｔ５がワンショットパルスＳＰ１の立下がりｔ６よりも前に来るように、遅延回路１１の遅延時間Ｔpd1が設定されている。
【００２７】
さらに、上記ワンショットパルスＳＰ１の立上がりｔ２によってリセット信号ＲＳＤが立ち上がる（ｔ４）。このときの時間遅れ▲４▼は信号合成回路１９における遅延（インバータ２段程度）である。このリセット信号ＲＳＤは帰還クロック側のフリップフロップ１８に供給され、これをリセット状態にするため、位相が遅れている帰還クロックＣＫｆの立上がりによってダウン信号ＤＯＷＮが形成されるのが防止される。
【００２８】
一方、帰還クロックＣＫｆの立上がりｔ７によってワンショットパルスＳＰ２が立ち上がる（ｔ８）。このときの時間遅れ▲５▼はパルス発生回路１６における遅延である。その後、遅延回路１４で遅延された信号ＣＫｆ'の立下がりｔ９によってワンショットパルスＳＰ２が立ち下がる（ｔ１０）。このときの時間遅れもパルス発生回路１６における遅延である。
【００２９】
上記ワンショットパルスＳＰ２のパルス幅は遅延回路１４の遅延時間Ｔpd2に等しい。そして、上記ワンショットパルスＳＰ２の立上がりｔ８によってリセット信号ＲＳＵが立ち上がる（ｔ９）。このときの時間遅れ▲６▼は信号合成回路２０における遅延である。このリセット信号ＲＳＵは入力クロック側のフリップフロップ１７に供給され、これをリセット状態にするため、アップ信号ＵＰが立ち下がる（ｔ１１）。このときの時間遅れ▲７▼はフリップフロップ１７での遅延時間である。続いて、リセット信号ＲＳＤも立ち下がる（ｔ１２）。このときの時間遅れ▲８▼は信号合成回路１９での遅延時間である。
【００３０】
以上、一例として、入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より進んでいる場合を示したが、入力クロックＣＫinの位相が帰還クロックＣＫｆの位相より遅れている場合は、ワンショットパルスＳＰ１，ＳＰ２およびリセット信号ＲＳＤ，ＲＳＵのタイミングが図２とは逆になり、アップ信号ＵＰ側ではなくダウン信号ＤＯＷＮ側にパルスが現れる。
【００３１】
上記実施例においては、入力クロックＣＫinおよび帰還クロックＣＫｆでラッチ動作するフリップフロップ１７，１８のリセットを、従来のようにフリップフロップの出力の論理積をとった信号をフィードバックさせて行なう代わりに、入力クロックＣＫinおよび帰還クロックＣＫｆから直接リセット信号ＲＳＤ，ＲＳＵを形成するとともに、リセット信号のパルス幅を遅延回路１２，１４の遅延時間Ｔpd2で決定するようにしているため、リセット信号の発生タイミングおよびリセットパルス幅が位相周波数比較回路を構成するフリップフロップの遅延時間に依存しなくなる。これによって、入力クロックの周波数が高くなっても、入力クロックの次の立上がりエッジが来る前に、リセットパルスを消滅させて入力クロックの次の立上がりエッジを確実に検出することができる。その結果、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることができる。
【００３２】
また、上記実施例では、遅延回路１１，１３を設けて、入力クロックＣＫinおよび帰還クロックＣＫｆを遅延したタイミングでフリップフロップ１７，１８をラッチ動作させるようにしているため、ワンショットパルスの発生タイミングを実質的な入力クロックよりも早くすることができる。そのため、フリップフロップ１７，１８の見かけ上の遅延時間が小さくなり、回路の応答性すなわちアップ信号ＵＰもしくはダウン信号ＤＯＷＮの立上がりを早くすることができ、これによって動作周波数を向上させることができる。
【００３３】
また、上記実施例では、上記パルス発生回路１５，１６で発生されたワンショットパルスと上記フリップフロップ１７，１８の出力とを合成する信号合成回路１９，２０を設けて、その出力を反対側のフリップフロップのリセット信号としているので、上記ワンショットパルスに上記フリップフロップの出力が加算されたリセット信号が得られるため、上記遅延回路１２，１４の遅延時間を大きくしなくても必要なパルス幅を有するリセット信号を形成することができ、その結果回路の規模を小さくすることができる。
【００３４】
また、上記信号合成回路１９，２０の出力を反対側のフリップフロップのリセット信号とすることで、入力クロックの位相が進んでいるときはダウン信号が、また帰還クロックの位相が進んでいるときはアップ信号が形成されないようにすることができ、これによって次段のチャージポンプが、図１１のように容量Ｃとチャージアップ用のスイッチＳＷ１とチャージダウン用のスイッチＳＷ２とで構成されている場合に、アップ信号ＵＰとダウン信号ＤＯＷＮによってスイッチＳＷ１，ＳＷ２が同時にオンすることによって流れる貫通電流を防止することもできる。
【００３５】
図３には、位相周波数比較回路ＰＦＤの第２の実施例が示されている。この実施例の位相周波数比較回路は、図１の実施例における遅延回路１１と１２、１３と１４をそれぞれ共用するようにしたものである。図１の実施例に比べてタイミングの微妙な調整は難しいが、回路面積を減らすことができるという利点がある。図４は、図３のより具体的な実施例を示す。この実施例では上記遅延回路がインバータ列で構成されており、遅延回路１１と１２、１３と１４とでそれぞれインバータＩＮＶ１，ＩＮＶ２を共用するようにしている。また、この実施例では、パルス発生回路１５，１６は、インバータＩＮＶ３とＡＮＤゲート回路Ｇ１とにより構成され、また信号合成回路１９，２０としてＯＲゲート回路を使用した場合の構成を示す。
【００３６】
図５は、図４の実施例の位相周波数比較回路におけるパルス発生回路１５，１６および信号合成回路１９，２０のより具体的な回路構成例としてＣＭＯＳ論理ゲートを用いたものを示す。図において、ＭＯＳＦＥＴを表す記号のゲート部分に丸印のついているものはＰチャネル形ＭＯＳＦＥＴであり、丸印のついていないものはＮチャネル形ＭＯＳＦＥＴである。また、図５の実施例においては、インバータＩＮＶ３を遅延回路１２，１４とみることも可能である。
【００３７】
図６は、さらにフリップフロップ１７，１８の具体例として、ＣＭＯＳ論理回路で構成した例を示す。図５および図６の実施例回路は、ＣＭＯＳ回路で構成されているため、貫通電流が防止され低消費電力化を図ることができるとともに、高速化、回路の小規模化を実現することができる。図５および図６の実施例においては、遅延回路を構成するインバータＩＮＶ１，ＩＮＶ２もＰチャネル形ＭＯＳＦＥＴとＮチャネル形ＭＯＳＦＥＴとが直列形態に接続されたいわゆるＣＭＯＳインバータで構成されるのが望ましいことはいうまでもない。
【００３８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでなく、例えば実施例では、パルス発生回路で発生されたパルスと入力クロックでラッチ動作するフリップフロップの出力との論理和をとる信号合成回路の出力をフリップフロップのリセット信号としているが、それらのリセット信号（ＲＳＤ，ＲＳＵ）の論理積をとるＡＮＤゲートを設けて、その出力信号を２つのフリップフロップ１７と１８の共通のリセット信号とするように構成することも可能である。
【００３９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＰＬＬ回路からなるクロック発生回路を内蔵した半導体集積回路に適用した場合について説明したが、本発明は位相比較回路を内蔵する半導体集積回路に利用することができる。
【００４０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４１】
すなわち、位相周波数比較回路におけるリセット信号の発生タイミング遅延およびリセットパルス幅を実効的に削減し、ＰＬＬ回路もしくはそれを用いたクロック発生回路の動作周波数を向上させるとともに動作可能な電源電圧範囲を拡大させることができる。
【図面の簡単な説明】
【図１】本発明に係る位相周波数比較回路の第１の実施例を示すブロック図である。
【図２】第１の実施例の位相周波数比較回路の動作タイミングを示すタイミングチャートである。
【図３】位相周波数比較回路の第２の実施例を示すブロック図である。
【図４】位相周波数比較回路の第３の実施例を示すブロック図である。
【図５】第３の実施例のより具体的な例を示す回路構成図である。
【図６】第３の実施例のさらに具体的な例を示す回路構成図である。
【図７】本発明に係る位相周波数比較回路を適用したＰＬＬ回路の基本構成を示すブロック図である。
【図８】従来の位相周波数比較器の動作タイミングを示すタイミングチャートである。
【図９】従来の位相周波数比較器の構成例を示すブロック図である。
【図１０】従来の位相周波数比較器における欠点を説明するタイミングチャートである。
【図１１】ＰＬＬ回路を構成するチャージポンプの構成例を示す回路図である。
【符号の説明】
ＰＦＤ 位相周波数比較回路
ＣＰ チャージポンプ
ＬＰＦ ローパスフィルタ
ＶＣＯ 電圧制御発振回路
１１，１２，１３，１４ 遅延回路
１５，１６ パルス発生回路
１７，１８ フリップフロップ
１９，２０ 信号合成回路
ＣＫin 入力クロック
ＣＫｆ 帰還クロック
ＲＳＤ，ＲＳＵ リセット信号
Claims (5)
- 第１の入力クロックおよび第２の入力クロックの立上がりもしくは立下がりを検出してそれぞれパルスを形成する第１および第２のパルス発生回路と、上記第１の入力クロックおよび第２の入力クロックでそれぞれラッチ動作して位相の進みに対応した信号および位相の遅れに対応した信号を出力する第１および第２のフリップフロップと、上記第１パルス発生回路で形成されたパルスと上記第１フリッププロップの出力とを合成する第１の信号合成回路と、上記第２パルス発生回路で形成されたパルスと上記第２フリッププロップの出力とを合成する第２の信号合成回路とを備え、上記第１信号合成回路の出力信号が上記第２フリップフロップのラッチ動作を禁止するリセットとして供給され、上記第２信号合成回路の出力信号が上記第１フリップフロップのラッチ動作を禁止するリセット信号として供給されるように構成されていることを特徴とする位相周波数比較回路。
- 上記第１および第２フリップフロップの前段にそれぞれ各入力クロックを遅延する遅延回路を備え、各入力クロックを遅延した信号が対応するフリップフロップに入力されるように構成されていることを特徴とする請求項１に記載の位相周波数比較回路。
- 上記第１および第２パルス発生回路は、それぞれ上記入力クロックを遅延する遅延回路と、該遅延回路で遅延されたクロックと遅延される前のクロックとの論理積をとって上記パルスを形成する論理ゲート回路とにより構成されてなることを特徴とする請求項１または２に記載の位相周波数比較回路。
- 上記第１および第２信号合成回路は、それぞれ上記第１および第２パルス発生回路で形成されたパルスと上記第１および第２フリップフロップの出力とのそれぞれ論理和をとる論理和ゲート回路であることを特徴とする請求項１、２または３に記載の位相周波数比較回路。
- 請求項１〜４に記載の位相周波数比較回路とローパスフィルタと電圧制御発振回路とを備え、
上記電圧制御発振回路から出力されるクロックが上記位相周波数比較回路に上記第２入力クロックとして帰還されるように構成されていることを特徴とするＰＬＬ回路。
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