JPH1117535A - 位相周波数比較回路およびｐｌｌ回路 - Google Patents
位相周波数比較回路およびｐｌｌ回路Info
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- JPH1117535A JPH1117535A JP9166019A JP16601997A JPH1117535A JP H1117535 A JPH1117535 A JP H1117535A JP 9166019 A JP9166019 A JP 9166019A JP 16601997 A JP16601997 A JP 16601997A JP H1117535 A JPH1117535 A JP H1117535A
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- flip
- signal
- pulse
- clock
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 位相周波数比較回路におけるリセット信号の
発生タイミング遅延およびリセットパルス幅を実効的に
削減し、ＰＬＬ回路もしくはそれを用いたクロック発生
回路の動作周波数を向上させるとともに動作可能な電源
電圧範囲を拡大させる。 【解決手段】 位相周波数比較回路に、入力クロックお
よび帰還クロックの立上がりもしくは立下がりを検出し
てパルスを形成するパルス発生回路を設け、入力クロッ
クおよび帰還クロックでラッチ動作する一対のフリップ
フロップをパルス発生回路からのパルスに基づいてフィ
ードフォワード方式でリセットさせるようにした。
発生タイミング遅延およびリセットパルス幅を実効的に
削減し、ＰＬＬ回路もしくはそれを用いたクロック発生
回路の動作周波数を向上させるとともに動作可能な電源
電圧範囲を拡大させる。 【解決手段】 位相周波数比較回路に、入力クロックお
よび帰還クロックの立上がりもしくは立下がりを検出し
てパルスを形成するパルス発生回路を設け、入力クロッ
クおよび帰還クロックでラッチ動作する一対のフリップ
フロップをパルス発生回路からのパルスに基づいてフィ
ードフォワード方式でリセットさせるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
・ロックド・ループ）回路を構成する位相周波数比較回
路に適用して有効な技術に関し、例えばＰＬＬ回路を用
いたクロック発生回路に利用して有効な技術に関する。
・ロックド・ループ）回路を構成する位相周波数比較回
路に適用して有効な技術に関し、例えばＰＬＬ回路を用
いたクロック発生回路に利用して有効な技術に関する。
【０００２】
【従来の技術】近年、データ通信用ＬＳＩや論理ＬＳＩ
においては、受信信号からのタイミングクロックの再生
やラッチ回路等の動作タイミングを与えるクロックの逓
倍・分周にＰＬＬ回路が用いられている。本発明者は、
このようなクロック発生用のＰＬＬ回路に関して、より
高速な領域での動作および低消費電力化の実現について
研究を行なって来た。
においては、受信信号からのタイミングクロックの再生
やラッチ回路等の動作タイミングを与えるクロックの逓
倍・分周にＰＬＬ回路が用いられている。本発明者は、
このようなクロック発生用のＰＬＬ回路に関して、より
高速な領域での動作および低消費電力化の実現について
研究を行なって来た。
【０００３】ＰＬＬ回路の基本構成は、図７に示すよう
に、入力クロックＣＫinと帰還クロックＣＫｆの位相を
比較して帰還クロックＣＫｆの位相が遅れているときは
アップ信号ＵＰを、また帰還クロックＣＫｆの位相が進
んでいるときはダウン信号ＤＯＷＮを出力する位相周波
数比較回路ＰＦＤ、検出された位相差に応じた電圧を発
生するチャージポンプＣＰおよびローパスフィルタＬＰ
Ｆ、制御電圧に応じた周波数で発振する電圧制御発振回
路ＶＣＯである。
に、入力クロックＣＫinと帰還クロックＣＫｆの位相を
比較して帰還クロックＣＫｆの位相が遅れているときは
アップ信号ＵＰを、また帰還クロックＣＫｆの位相が進
んでいるときはダウン信号ＤＯＷＮを出力する位相周波
数比較回路ＰＦＤ、検出された位相差に応じた電圧を発
生するチャージポンプＣＰおよびローパスフィルタＬＰ
Ｆ、制御電圧に応じた周波数で発振する電圧制御発振回
路ＶＣＯである。
【０００４】本発明は、このうち位相周波数比較回路Ｐ
ＦＤに関するものである。位相周波数比較回路ＰＦＤと
しては、従来より様々な回路が提案されているが、一般
的には、図８に示すような動作タイミングに基づくもの
が多い。図９は、そのような動作を行なう位相周波数比
較回路ＰＦＤの基本構成を示す。すなわち、この位相周
波数比較回路ＰＦＤは、フリップフロップＦＦ１，ＦＦ
２と論理ゲートＧ０とからなり、入力クロック信号ＣＫ
inと帰還クロック信号ＣＫｆのそれぞれの立上がり（も
しくは立下がり）に同期してアップ信号ＵＰとダウン信
号ＤＯＷＮのパルスを発生させ、双方のパルスの論理積
をとってリセット信号ＲＳＴを形成して、フリップフロ
ップＦＦ１，ＦＦ２にリセットをかけるというものであ
る。
ＦＤに関するものである。位相周波数比較回路ＰＦＤと
しては、従来より様々な回路が提案されているが、一般
的には、図８に示すような動作タイミングに基づくもの
が多い。図９は、そのような動作を行なう位相周波数比
較回路ＰＦＤの基本構成を示す。すなわち、この位相周
波数比較回路ＰＦＤは、フリップフロップＦＦ１，ＦＦ
２と論理ゲートＧ０とからなり、入力クロック信号ＣＫ
inと帰還クロック信号ＣＫｆのそれぞれの立上がり（も
しくは立下がり）に同期してアップ信号ＵＰとダウン信
号ＤＯＷＮのパルスを発生させ、双方のパルスの論理積
をとってリセット信号ＲＳＴを形成して、フリップフロ
ップＦＦ１，ＦＦ２にリセットをかけるというものであ
る。
【０００５】なお、クロック発生回路としてＰＬＬ回路
を用いる技術としては、例えばIEEEJournal of Solid-S
tate Circuits,Vol.SC-22,No.2(1987)pp255〜261"Desig
n of PLL-Based Clock Generation Circuits"に記載さ
れている技術がある。
を用いる技術としては、例えばIEEEJournal of Solid-S
tate Circuits,Vol.SC-22,No.2(1987)pp255〜261"Desig
n of PLL-Based Clock Generation Circuits"に記載さ
れている技術がある。
【０００６】
【発明が解決しようとする課題】図９に示す位相周波数
比較回路ＰＦＤは、入力クロックＣＫinおよび帰還クロ
ックＣＫｆでラッチ動作するフリップフロップＦＦ１，
ＦＦ２にリセット信号をフィードバックする方式である
ため、リセット信号の発生タイミングおよびリセットパ
ルス幅はフリップフロップの遅延時間の影響を大きく受
ける。そのため、リセット信号の発生タイミングの遅延
とリセットパルス幅との和がクロック周期に対して大き
くなると、次の入力クロックの変化に対してリセット信
号の影響が及んでしまい、誤った位相差検出を引き起こ
すという問題点がある。
比較回路ＰＦＤは、入力クロックＣＫinおよび帰還クロ
ックＣＫｆでラッチ動作するフリップフロップＦＦ１，
ＦＦ２にリセット信号をフィードバックする方式である
ため、リセット信号の発生タイミングおよびリセットパ
ルス幅はフリップフロップの遅延時間の影響を大きく受
ける。そのため、リセット信号の発生タイミングの遅延
とリセットパルス幅との和がクロック周期に対して大き
くなると、次の入力クロックの変化に対してリセット信
号の影響が及んでしまい、誤った位相差検出を引き起こ
すという問題点がある。
【０００７】すなわち、図９に示す位相周波数比較回路
の動作タイミングを示す図１０において、リセット信号
ＲＳの立上がりがフリップフロップＦＦ１，ＦＦ２の遅
延時間Ｔpdに依存していると、入力クロック信号ＣＫin
の周波数が高くなったときに位相差が大きいとリセット
信号ＲＳが立下がる前に次の入力クロック信号ＣＫinの
立上がりエッジａが来てしまい、フリップフロップＦＦ
１がそのエッジを捕らえることができなくなって、正確
な位相比較が行なえなくなるというものである。これ
は、位相周波数比較回路の位相比較特性の劣化、クロッ
ク周波数の制限の原因となり、かかる位相周波数比較回
路を用いたＰＬＬ回路の動作周波数を制限する原因とな
る。
の動作タイミングを示す図１０において、リセット信号
ＲＳの立上がりがフリップフロップＦＦ１，ＦＦ２の遅
延時間Ｔpdに依存していると、入力クロック信号ＣＫin
の周波数が高くなったときに位相差が大きいとリセット
信号ＲＳが立下がる前に次の入力クロック信号ＣＫinの
立上がりエッジａが来てしまい、フリップフロップＦＦ
１がそのエッジを捕らえることができなくなって、正確
な位相比較が行なえなくなるというものである。これ
は、位相周波数比較回路の位相比較特性の劣化、クロッ
ク周波数の制限の原因となり、かかる位相周波数比較回
路を用いたＰＬＬ回路の動作周波数を制限する原因とな
る。
【０００８】しかも、低消費電力化を図るため電源電圧
を下げた回路を設計し動作させると、位相周波数比較回
路を構成する論理ゲート回路の遅延時間が増大し、リセ
ット信号の発生タイミングの遅延およびリセットパルス
幅の増加とそれに伴う動作周波数の低下が著しくなる。
を下げた回路を設計し動作させると、位相周波数比較回
路を構成する論理ゲート回路の遅延時間が増大し、リセ
ット信号の発生タイミングの遅延およびリセットパルス
幅の増加とそれに伴う動作周波数の低下が著しくなる。
【０００９】この発明の目的は、位相周波数比較回路に
おけるリセット信号の発生タイミング遅延およびリセッ
トパルス幅を実効的に削減し、ＰＬＬ回路もしくはそれ
を用いたクロック発生回路の動作周波数を向上させると
ともに動作可能な電源電圧範囲を拡大させることにあ
る。
おけるリセット信号の発生タイミング遅延およびリセッ
トパルス幅を実効的に削減し、ＰＬＬ回路もしくはそれ
を用いたクロック発生回路の動作周波数を向上させると
ともに動作可能な電源電圧範囲を拡大させることにあ
る。
【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１２】すなわち、ＰＬＬ回路を構成する位相周波
数比較回路を、入力クロックおよび帰還クロックでそれ
ぞれラッチ動作する一対のフリップフロップと、入力ク
ロックおよび帰還クロックの立上がりもしくは立下がり
を検出してパルスを形成する一対のパルス発生回路と、
これらのパルス発生回路で形成されたパルスと上記一対
のフリッププロップの各出力とを合成する一対の信号合
成回路とで構成し、上記信号合成回路の出力によってフ
リップフロップをリセットさせるようにしたものであ
る。
数比較回路を、入力クロックおよび帰還クロックでそれ
ぞれラッチ動作する一対のフリップフロップと、入力ク
ロックおよび帰還クロックの立上がりもしくは立下がり
を検出してパルスを形成する一対のパルス発生回路と、
これらのパルス発生回路で形成されたパルスと上記一対
のフリッププロップの各出力とを合成する一対の信号合
成回路とで構成し、上記信号合成回路の出力によってフ
リップフロップをリセットさせるようにしたものであ
る。
【００１３】上記した手段によれば、入力クロックおよ
び帰還クロックでラッチ動作するフリップフロップのリ
セットを、フリップフロップの出力の論理積をとった信
号をフィードバックさせて行なう代わりに、入力クロッ
クおよび帰還クロックから直接形成するつまりフィード
フォワード方式でリセットをかけるため、リセット信号
の発生タイミングおよびリセットパルス幅がフリップフ
ロップの遅延時間に依存しなくなり、ＰＬＬ回路もしく
はそれを用いたクロック発生回路の動作周波数を向上さ
せるとともに動作可能な電源電圧範囲を拡大させること
ができる。
び帰還クロックでラッチ動作するフリップフロップのリ
セットを、フリップフロップの出力の論理積をとった信
号をフィードバックさせて行なう代わりに、入力クロッ
クおよび帰還クロックから直接形成するつまりフィード
フォワード方式でリセットをかけるため、リセット信号
の発生タイミングおよびリセットパルス幅がフリップフ
ロップの遅延時間に依存しなくなり、ＰＬＬ回路もしく
はそれを用いたクロック発生回路の動作周波数を向上さ
せるとともに動作可能な電源電圧範囲を拡大させること
ができる。
【００１４】また、上記した手段によれば、上記パルス
発生回路でのパルスに上記フリップフロップの出力が加
算されたリセット信号が得られるため、上記パルス発生
回路を、入力クロックまたは帰還クロックを遅延する遅
延回路と、入力クロックまたは帰還クロックとその遅延
信号との論理積をとる論理ゲート回路とで構成した場合
に、遅延回路の遅延時間を大きくしなくても必要なパル
ス幅を有するリセット信号を形成することができ、その
結果上記パルス発生回路の規模を小さくすることができ
る。また、上記信号合成回路の出力をフリップフロップ
のリセット信号とするため、入力クロックの位相が進ん
でいるときはダウン信号が、また帰還クロックの位相が
進んでいるときはアップ信号が形成されないようにする
ことができ、これによって次段のチャージポンプにおけ
る貫通電流を防止することもできる。
発生回路でのパルスに上記フリップフロップの出力が加
算されたリセット信号が得られるため、上記パルス発生
回路を、入力クロックまたは帰還クロックを遅延する遅
延回路と、入力クロックまたは帰還クロックとその遅延
信号との論理積をとる論理ゲート回路とで構成した場合
に、遅延回路の遅延時間を大きくしなくても必要なパル
ス幅を有するリセット信号を形成することができ、その
結果上記パルス発生回路の規模を小さくすることができ
る。また、上記信号合成回路の出力をフリップフロップ
のリセット信号とするため、入力クロックの位相が進ん
でいるときはダウン信号が、また帰還クロックの位相が
進んでいるときはアップ信号が形成されないようにする
ことができ、これによって次段のチャージポンプにおけ
る貫通電流を防止することもできる。
【００１５】さらに、望ましくは上記フリップフロップ
の前段に入力クロックおよび帰還クロックを遅延する遅
延回路を設けて、入力クロックおよび帰還クロックを遅
延した信号を各フリップフロップに入力させるようにす
る。
の前段に入力クロックおよび帰還クロックを遅延する遅
延回路を設けて、入力クロックおよび帰還クロックを遅
延した信号を各フリップフロップに入力させるようにす
る。
【００１６】これにより、入力クロックおよび帰還クロ
ックでラッチ動作する上記フリップフロップの見かけ上
の遅延時間を小さくし、回路の応答性すなわち出力信号
（アップ信号もしくはダウン信号）の立上がりを早くす
ることができ、位相比較特性を向上させ、ＰＬＬ回路も
しくはそれを用いたクロック発生回路の動作周波数を向
上させることができる。
ックでラッチ動作する上記フリップフロップの見かけ上
の遅延時間を小さくし、回路の応答性すなわち出力信号
（アップ信号もしくはダウン信号）の立上がりを早くす
ることができ、位相比較特性を向上させ、ＰＬＬ回路も
しくはそれを用いたクロック発生回路の動作周波数を向
上させることができる。
【００１７】さらに、望ましくは、上記フリップフロッ
プの前段に設けられる遅延回路もしくはその一部の回路
と、上記パルス発生回路の前段に設けられる遅延回路と
が共用されるように構成する。これにより、さらに回路
規模を小さくすることができる。
プの前段に設けられる遅延回路もしくはその一部の回路
と、上記パルス発生回路の前段に設けられる遅延回路と
が共用されるように構成する。これにより、さらに回路
規模を小さくすることができる。
【００１８】
【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。
面を用いて説明する。
【００１９】図１には、本発明を適用したＰＬＬ回路を
構成する位相周波数比較回路（ＰＦＤ）の一実施例が示
されている。
構成する位相周波数比較回路（ＰＦＤ）の一実施例が示
されている。
【００２０】図１に示されているように、この実施例の
位相周波数比較回路は、入力クロックＣＫinを遅延する
インバータ等からなる第１の遅延回路１１および第２の
遅延回路１２と、帰還クロックＣＫｆを遅延するインバ
ータ等からなる第３の遅延回路１３および第４の遅延回
路１４と、入力クロックＣＫinおよびそれを第２の遅延
回路１２で遅延した信号との論理積をとることでワンシ
ョットパルスを形成するＡＮＤゲート回路等からなる第
１のパルス発生回路１５と、帰還クロックＣＫｆおよび
それを第４の遅延回路１４で遅延した信号との論理積を
とることでワンショットパルスを形成するＡＮＤゲート
回路等からなる第２のパルス発生回路１６とを備えてい
る。なお、上記パルス発生回路１５，１６は、遅延回路
１２，１４を含んだものをワンショットパルス発生回路
とみることもできる。
位相周波数比較回路は、入力クロックＣＫinを遅延する
インバータ等からなる第１の遅延回路１１および第２の
遅延回路１２と、帰還クロックＣＫｆを遅延するインバ
ータ等からなる第３の遅延回路１３および第４の遅延回
路１４と、入力クロックＣＫinおよびそれを第２の遅延
回路１２で遅延した信号との論理積をとることでワンシ
ョットパルスを形成するＡＮＤゲート回路等からなる第
１のパルス発生回路１５と、帰還クロックＣＫｆおよび
それを第４の遅延回路１４で遅延した信号との論理積を
とることでワンショットパルスを形成するＡＮＤゲート
回路等からなる第２のパルス発生回路１６とを備えてい
る。なお、上記パルス発生回路１５，１６は、遅延回路
１２，１４を含んだものをワンショットパルス発生回路
とみることもできる。
【００２１】図１の実施例では、上記入力クロックＣＫ
inを第１の遅延回路１１で遅延した信号が、Ｄ型フリッ
プフロップ１７のクロック端子に入力され、上記帰還ク
ロックＣＫｆを第３の遅延回路１３で遅延した信号が、
Ｄ型フリップフロップ１８のクロック端子に入力されて
いる。フリップフロップ１７，１８は、そのデータ端子
に常時ハイレベルの電圧が印加されており（図９のＦＦ
１，ＦＦ２参照）、これによってクロックＣＫin，ＣＫ
ｆの立上がり（立下がりでも可）に同期して出力がハイ
レベルに変化するようにラッチ動作する。
inを第１の遅延回路１１で遅延した信号が、Ｄ型フリッ
プフロップ１７のクロック端子に入力され、上記帰還ク
ロックＣＫｆを第３の遅延回路１３で遅延した信号が、
Ｄ型フリップフロップ１８のクロック端子に入力されて
いる。フリップフロップ１７，１８は、そのデータ端子
に常時ハイレベルの電圧が印加されており（図９のＦＦ
１，ＦＦ２参照）、これによってクロックＣＫin，ＣＫ
ｆの立上がり（立下がりでも可）に同期して出力がハイ
レベルに変化するようにラッチ動作する。
【００２２】また、上記フリップフロップ１７の出力お
よび上記パルス発生回路１５で発生されたワンショット
パルスＳＰ１は、それらの信号の論理和をとるＯＲゲー
ト等からなる信号合成回路１９に供給され、その出力が
リセット信号ＲＳＤとしてダウン側のフリップフロップ
１８に供給され、上記フリップフロップ１８の出力およ
び上記パルス発生回路１６で発生されたワンショットパ
ルスＳＰ２は、それらの信号の論理和をとるＯＲゲート
等からなる信号合成回路２０に供給され、その出力がリ
セット信号ＲＳＵとしてアップ側のフリップフロップ１
７に供給されるように構成されている。
よび上記パルス発生回路１５で発生されたワンショット
パルスＳＰ１は、それらの信号の論理和をとるＯＲゲー
ト等からなる信号合成回路１９に供給され、その出力が
リセット信号ＲＳＤとしてダウン側のフリップフロップ
１８に供給され、上記フリップフロップ１８の出力およ
び上記パルス発生回路１６で発生されたワンショットパ
ルスＳＰ２は、それらの信号の論理和をとるＯＲゲート
等からなる信号合成回路２０に供給され、その出力がリ
セット信号ＲＳＵとしてアップ側のフリップフロップ１
７に供給されるように構成されている。
【００２３】この実施例においては、特に制限されない
が、上記遅延回路１１，１３の遅延時間をＴpd1、遅延
回路１２，１４の遅延時間をＴpd2、フリップフロップ
１７，１８の遅延時間をＴpdfとすると、Ｔpd1＜Ｔpd2
＜Ｔpdfとなるように設定されている。図２には、上記
実施例の位相周波数比較回路の動作タイミングチャート
が示されている。以下、このタイミングチャートを用い
て本実施例の位相周波数比較回路の動作を説明する。
が、上記遅延回路１１，１３の遅延時間をＴpd1、遅延
回路１２，１４の遅延時間をＴpd2、フリップフロップ
１７，１８の遅延時間をＴpdfとすると、Ｔpd1＜Ｔpd2
＜Ｔpdfとなるように設定されている。図２には、上記
実施例の位相周波数比較回路の動作タイミングチャート
が示されている。以下、このタイミングチャートを用い
て本実施例の位相周波数比較回路の動作を説明する。
【００２４】なお、図２においては、理解を容易にする
ため、上記遅延回路１１は偶数個のインバータからなり
入力クロックＣＫinは同相の遅延信号としてフリップフ
ロップ１７に供給される一方、遅延回路１２は奇数個の
インバータからなり入力クロックＣＫinが反転された逆
相の遅延信号としてパルス発生回路１５に供給される場
合を示す。帰還クロック側も同様である。また、一例と
して、入力クロックＣＫinの位相が帰還クロックＣＫｆ
の位相より進んでいる場合を示す。つまりアップ信号Ｕ
Ｐ側にパルスが現れる。これによって、次段のチャージ
ポンプの容量が充電され、制御電圧が上昇して、発振回
路の周波数が高くなり、位相が進むことになる。
ため、上記遅延回路１１は偶数個のインバータからなり
入力クロックＣＫinは同相の遅延信号としてフリップフ
ロップ１７に供給される一方、遅延回路１２は奇数個の
インバータからなり入力クロックＣＫinが反転された逆
相の遅延信号としてパルス発生回路１５に供給される場
合を示す。帰還クロック側も同様である。また、一例と
して、入力クロックＣＫinの位相が帰還クロックＣＫｆ
の位相より進んでいる場合を示す。つまりアップ信号Ｕ
Ｐ側にパルスが現れる。これによって、次段のチャージ
ポンプの容量が充電され、制御電圧が上昇して、発振回
路の周波数が高くなり、位相が進むことになる。
【００２５】入力クロックＣＫinの位相が帰還クロック
ＣＫｆの位相より進んでいる場合、入力クロックＣＫin
の立上がりｔ１によってワンショットパルスＳＰ１が立
ち上がる（ｔ２）。このときの時間遅れはパルス発生
回路１５における遅延（インバータ２段程度）である。
その後、遅延回路１２で遅延された信号ＣＫin'の立下
がりｔ３によってワンショットパルスＳＰ１が立ち下が
る（ｔ６）。このときの時間遅れもパルス発生回路１
５における遅延である。
ＣＫｆの位相より進んでいる場合、入力クロックＣＫin
の立上がりｔ１によってワンショットパルスＳＰ１が立
ち上がる（ｔ２）。このときの時間遅れはパルス発生
回路１５における遅延（インバータ２段程度）である。
その後、遅延回路１２で遅延された信号ＣＫin'の立下
がりｔ３によってワンショットパルスＳＰ１が立ち下が
る（ｔ６）。このときの時間遅れもパルス発生回路１
５における遅延である。
【００２６】上記ワンショットパルスＳＰ１のパルス幅
は遅延回路１２の遅延時間Ｔpd2に等しい。そして、上
記ワンショットパルスＳＰ１のパルスが消える前に、フ
リップフロップ１７から出力されるアップ信号ＵＰが立
ち上がる（ｔ５）。入力クロックＣＫinの立上がりから
アップ信号ＵＰの立上がりまでの時間遅れは、遅延回
路１１の遅延時間Ｔpd1とフリップフロップ１７での遅
延時間の和に等しい。このときアップ信号ＵＰの立上が
りｔ５がワンショットパルスＳＰ１の立下がりｔ６より
も前に来るように、遅延回路１１の遅延時間Ｔpd1が設
定されている。
は遅延回路１２の遅延時間Ｔpd2に等しい。そして、上
記ワンショットパルスＳＰ１のパルスが消える前に、フ
リップフロップ１７から出力されるアップ信号ＵＰが立
ち上がる（ｔ５）。入力クロックＣＫinの立上がりから
アップ信号ＵＰの立上がりまでの時間遅れは、遅延回
路１１の遅延時間Ｔpd1とフリップフロップ１７での遅
延時間の和に等しい。このときアップ信号ＵＰの立上が
りｔ５がワンショットパルスＳＰ１の立下がりｔ６より
も前に来るように、遅延回路１１の遅延時間Ｔpd1が設
定されている。
【００２７】さらに、上記ワンショットパルスＳＰ１の
立上がりｔ２によってリセット信号ＲＳＤが立ち上がる
（ｔ４）。このときの時間遅れは信号合成回路１９に
おける遅延（インバータ２段程度）である。このリセッ
ト信号ＲＳＤは帰還クロック側のフリップフロップ１８
に供給され、これをリセット状態にするため、位相が遅
れている帰還クロックＣＫｆの立上がりによってダウン
信号ＤＯＷＮが形成されるのが防止される。
立上がりｔ２によってリセット信号ＲＳＤが立ち上がる
（ｔ４）。このときの時間遅れは信号合成回路１９に
おける遅延（インバータ２段程度）である。このリセッ
ト信号ＲＳＤは帰還クロック側のフリップフロップ１８
に供給され、これをリセット状態にするため、位相が遅
れている帰還クロックＣＫｆの立上がりによってダウン
信号ＤＯＷＮが形成されるのが防止される。
【００２８】一方、帰還クロックＣＫｆの立上がりｔ７
によってワンショットパルスＳＰ２が立ち上がる（ｔ
８）。このときの時間遅れはパルス発生回路１６にお
ける遅延である。その後、遅延回路１４で遅延された信
号ＣＫｆ'の立下がりｔ９によってワンショットパルス
ＳＰ２が立ち下がる（ｔ１０）。このときの時間遅れも
パルス発生回路１６における遅延である。
によってワンショットパルスＳＰ２が立ち上がる（ｔ
８）。このときの時間遅れはパルス発生回路１６にお
ける遅延である。その後、遅延回路１４で遅延された信
号ＣＫｆ'の立下がりｔ９によってワンショットパルス
ＳＰ２が立ち下がる（ｔ１０）。このときの時間遅れも
パルス発生回路１６における遅延である。
【００２９】上記ワンショットパルスＳＰ２のパルス幅
は遅延回路１４の遅延時間Ｔpd2に等しい。そして、上
記ワンショットパルスＳＰ２の立上がりｔ８によってリ
セット信号ＲＳＵが立ち上がる（ｔ９）。このときの時
間遅れは信号合成回路２０における遅延である。この
リセット信号ＲＳＵは入力クロック側のフリップフロッ
プ１７に供給され、これをリセット状態にするため、ア
ップ信号ＵＰが立ち下がる（ｔ１１）。このときの時間
遅れはフリップフロップ１７での遅延時間である。続
いて、リセット信号ＲＳＤも立ち下がる（ｔ１２）。こ
のときの時間遅れは信号合成回路１９での遅延時間で
ある。
は遅延回路１４の遅延時間Ｔpd2に等しい。そして、上
記ワンショットパルスＳＰ２の立上がりｔ８によってリ
セット信号ＲＳＵが立ち上がる（ｔ９）。このときの時
間遅れは信号合成回路２０における遅延である。この
リセット信号ＲＳＵは入力クロック側のフリップフロッ
プ１７に供給され、これをリセット状態にするため、ア
ップ信号ＵＰが立ち下がる（ｔ１１）。このときの時間
遅れはフリップフロップ１７での遅延時間である。続
いて、リセット信号ＲＳＤも立ち下がる（ｔ１２）。こ
のときの時間遅れは信号合成回路１９での遅延時間で
ある。
【００３０】以上、一例として、入力クロックＣＫinの
位相が帰還クロックＣＫｆの位相より進んでいる場合を
示したが、入力クロックＣＫinの位相が帰還クロックＣ
Ｋｆの位相より遅れている場合は、ワンショットパルス
ＳＰ１，ＳＰ２およびリセット信号ＲＳＤ，ＲＳＵのタ
イミングが図２とは逆になり、アップ信号ＵＰ側ではな
くダウン信号ＤＯＷＮ側にパルスが現れる。
位相が帰還クロックＣＫｆの位相より進んでいる場合を
示したが、入力クロックＣＫinの位相が帰還クロックＣ
Ｋｆの位相より遅れている場合は、ワンショットパルス
ＳＰ１，ＳＰ２およびリセット信号ＲＳＤ，ＲＳＵのタ
イミングが図２とは逆になり、アップ信号ＵＰ側ではな
くダウン信号ＤＯＷＮ側にパルスが現れる。
【００３１】上記実施例においては、入力クロックＣＫ
inおよび帰還クロックＣＫｆでラッチ動作するフリップ
フロップ１７，１８のリセットを、従来のようにフリッ
プフロップの出力の論理積をとった信号をフィードバッ
クさせて行なう代わりに、入力クロックＣＫinおよび帰
還クロックＣＫｆから直接リセット信号ＲＳＤ，ＲＳＵ
を形成するとともに、リセット信号のパルス幅を遅延回
路１２，１４の遅延時間Ｔpd2で決定するようにしてい
るため、リセット信号の発生タイミングおよびリセット
パルス幅が位相周波数比較回路を構成するフリップフロ
ップの遅延時間に依存しなくなる。これによって、入力
クロックの周波数が高くなっても、入力クロックの次の
立上がりエッジが来る前に、リセットパルスを消滅させ
て入力クロックの次の立上がりエッジを確実に検出する
ことができる。その結果、ＰＬＬ回路もしくはそれを用
いたクロック発生回路の動作周波数を向上させるととも
に動作可能な電源電圧範囲を拡大させることができる。
inおよび帰還クロックＣＫｆでラッチ動作するフリップ
フロップ１７，１８のリセットを、従来のようにフリッ
プフロップの出力の論理積をとった信号をフィードバッ
クさせて行なう代わりに、入力クロックＣＫinおよび帰
還クロックＣＫｆから直接リセット信号ＲＳＤ，ＲＳＵ
を形成するとともに、リセット信号のパルス幅を遅延回
路１２，１４の遅延時間Ｔpd2で決定するようにしてい
るため、リセット信号の発生タイミングおよびリセット
パルス幅が位相周波数比較回路を構成するフリップフロ
ップの遅延時間に依存しなくなる。これによって、入力
クロックの周波数が高くなっても、入力クロックの次の
立上がりエッジが来る前に、リセットパルスを消滅させ
て入力クロックの次の立上がりエッジを確実に検出する
ことができる。その結果、ＰＬＬ回路もしくはそれを用
いたクロック発生回路の動作周波数を向上させるととも
に動作可能な電源電圧範囲を拡大させることができる。
【００３２】また、上記実施例では、遅延回路１１，１
３を設けて、入力クロックＣＫinおよび帰還クロックＣ
Ｋｆを遅延したタイミングでフリップフロップ１７，１
８をラッチ動作させるようにしているため、ワンショッ
トパルスの発生タイミングを実質的な入力クロックより
も早くすることができる。そのため、フリップフロップ
１７，１８の見かけ上の遅延時間が小さくなり、回路の
応答性すなわちアップ信号ＵＰもしくはダウン信号ＤＯ
ＷＮの立上がりを早くすることができ、これによって動
作周波数を向上させることができる。
３を設けて、入力クロックＣＫinおよび帰還クロックＣ
Ｋｆを遅延したタイミングでフリップフロップ１７，１
８をラッチ動作させるようにしているため、ワンショッ
トパルスの発生タイミングを実質的な入力クロックより
も早くすることができる。そのため、フリップフロップ
１７，１８の見かけ上の遅延時間が小さくなり、回路の
応答性すなわちアップ信号ＵＰもしくはダウン信号ＤＯ
ＷＮの立上がりを早くすることができ、これによって動
作周波数を向上させることができる。
【００３３】また、上記実施例では、上記パルス発生回
路１５，１６で発生されたワンショットパルスと上記フ
リップフロップ１７，１８の出力とを合成する信号合成
回路１９，２０を設けて、その出力を反対側のフリップ
フロップのリセット信号としているので、上記ワンショ
ットパルスに上記フリップフロップの出力が加算された
リセット信号が得られるため、上記遅延回路１２，１４
の遅延時間を大きくしなくても必要なパルス幅を有する
リセット信号を形成することができ、その結果回路の規
模を小さくすることができる。
路１５，１６で発生されたワンショットパルスと上記フ
リップフロップ１７，１８の出力とを合成する信号合成
回路１９，２０を設けて、その出力を反対側のフリップ
フロップのリセット信号としているので、上記ワンショ
ットパルスに上記フリップフロップの出力が加算された
リセット信号が得られるため、上記遅延回路１２，１４
の遅延時間を大きくしなくても必要なパルス幅を有する
リセット信号を形成することができ、その結果回路の規
模を小さくすることができる。
【００３４】また、上記信号合成回路１９，２０の出力
を反対側のフリップフロップのリセット信号とすること
で、入力クロックの位相が進んでいるときはダウン信号
が、また帰還クロックの位相が進んでいるときはアップ
信号が形成されないようにすることができ、これによっ
て次段のチャージポンプが、図１１のように容量Ｃとチ
ャージアップ用のスイッチＳＷ１とチャージダウン用の
スイッチＳＷ２とで構成されている場合に、アップ信号
ＵＰとダウン信号ＤＯＷＮによってスイッチＳＷ１，Ｓ
Ｗ２が同時にオンすることによって流れる貫通電流を防
止することもできる。
を反対側のフリップフロップのリセット信号とすること
で、入力クロックの位相が進んでいるときはダウン信号
が、また帰還クロックの位相が進んでいるときはアップ
信号が形成されないようにすることができ、これによっ
て次段のチャージポンプが、図１１のように容量Ｃとチ
ャージアップ用のスイッチＳＷ１とチャージダウン用の
スイッチＳＷ２とで構成されている場合に、アップ信号
ＵＰとダウン信号ＤＯＷＮによってスイッチＳＷ１，Ｓ
Ｗ２が同時にオンすることによって流れる貫通電流を防
止することもできる。
【００３５】図３には、位相周波数比較回路ＰＦＤの第
２の実施例が示されている。この実施例の位相周波数比
較回路は、図１の実施例における遅延回路１１と１２、
１３と１４をそれぞれ共用するようにしたものである。
図１の実施例に比べてタイミングの微妙な調整は難しい
が、回路面積を減らすことができるという利点がある。
図４は、図３のより具体的な実施例を示す。この実施例
では上記遅延回路がインバータ列で構成されており、遅
延回路１１と１２、１３と１４とでそれぞれインバータ
ＩＮＶ１，ＩＮＶ２を共用するようにしている。また、
この実施例では、パルス発生回路１５，１６は、インバ
ータＩＮＶ３とＡＮＤゲート回路Ｇ１とにより構成さ
れ、また信号合成回路１９，２０としてＯＲゲート回路
を使用した場合の構成を示す。
２の実施例が示されている。この実施例の位相周波数比
較回路は、図１の実施例における遅延回路１１と１２、
１３と１４をそれぞれ共用するようにしたものである。
図１の実施例に比べてタイミングの微妙な調整は難しい
が、回路面積を減らすことができるという利点がある。
図４は、図３のより具体的な実施例を示す。この実施例
では上記遅延回路がインバータ列で構成されており、遅
延回路１１と１２、１３と１４とでそれぞれインバータ
ＩＮＶ１，ＩＮＶ２を共用するようにしている。また、
この実施例では、パルス発生回路１５，１６は、インバ
ータＩＮＶ３とＡＮＤゲート回路Ｇ１とにより構成さ
れ、また信号合成回路１９，２０としてＯＲゲート回路
を使用した場合の構成を示す。
【００３６】図５は、図４の実施例の位相周波数比較回
路におけるパルス発生回路１５，１６および信号合成回
路１９，２０のより具体的な回路構成例としてＣＭＯＳ
論理ゲートを用いたものを示す。図において、ＭＯＳＦ
ＥＴを表す記号のゲート部分に丸印のついているものは
Ｐチャネル形ＭＯＳＦＥＴであり、丸印のついていない
ものはＮチャネル形ＭＯＳＦＥＴである。また、図５の
実施例においては、インバータＩＮＶ３を遅延回路１
２，１４とみることも可能である。
路におけるパルス発生回路１５，１６および信号合成回
路１９，２０のより具体的な回路構成例としてＣＭＯＳ
論理ゲートを用いたものを示す。図において、ＭＯＳＦ
ＥＴを表す記号のゲート部分に丸印のついているものは
Ｐチャネル形ＭＯＳＦＥＴであり、丸印のついていない
ものはＮチャネル形ＭＯＳＦＥＴである。また、図５の
実施例においては、インバータＩＮＶ３を遅延回路１
２，１４とみることも可能である。
【００３７】図６は、さらにフリップフロップ１７，１
８の具体例として、ＣＭＯＳ論理回路で構成した例を示
す。図５および図６の実施例回路は、ＣＭＯＳ回路で構
成されているため、貫通電流が防止され低消費電力化を
図ることができるとともに、高速化、回路の小規模化を
実現することができる。図５および図６の実施例におい
ては、遅延回路を構成するインバータＩＮＶ１，ＩＮＶ
２もＰチャネル形ＭＯＳＦＥＴとＮチャネル形ＭＯＳＦ
ＥＴとが直列形態に接続されたいわゆるＣＭＯＳインバ
ータで構成されるのが望ましいことはいうまでもない。
８の具体例として、ＣＭＯＳ論理回路で構成した例を示
す。図５および図６の実施例回路は、ＣＭＯＳ回路で構
成されているため、貫通電流が防止され低消費電力化を
図ることができるとともに、高速化、回路の小規模化を
実現することができる。図５および図６の実施例におい
ては、遅延回路を構成するインバータＩＮＶ１，ＩＮＶ
２もＰチャネル形ＭＯＳＦＥＴとＮチャネル形ＭＯＳＦ
ＥＴとが直列形態に接続されたいわゆるＣＭＯＳインバ
ータで構成されるのが望ましいことはいうまでもない。
【００３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば実施例では、パルス発生回路で
発生されたパルスと入力クロックでラッチ動作するフリ
ップフロップの出力との論理和をとる信号合成回路の出
力をフリップフロップのリセット信号としているが、そ
れらのリセット信号（ＲＳＤ，ＲＳＵ）の論理積をとる
ＡＮＤゲートを設けて、その出力信号を２つのフリップ
フロップ１７と１８の共通のリセット信号とするように
構成することも可能である。
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば実施例では、パルス発生回路で
発生されたパルスと入力クロックでラッチ動作するフリ
ップフロップの出力との論理和をとる信号合成回路の出
力をフリップフロップのリセット信号としているが、そ
れらのリセット信号（ＲＳＤ，ＲＳＵ）の論理積をとる
ＡＮＤゲートを設けて、その出力信号を２つのフリップ
フロップ１７と１８の共通のリセット信号とするように
構成することも可能である。
【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＬ
回路からなるクロック発生回路を内蔵した半導体集積回
路に適用した場合について説明したが、本発明は位相比
較回路を内蔵する半導体集積回路に利用することができ
る。
なされた発明をその背景となった利用分野であるＰＬＬ
回路からなるクロック発生回路を内蔵した半導体集積回
路に適用した場合について説明したが、本発明は位相比
較回路を内蔵する半導体集積回路に利用することができ
る。
【００４０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４１】すなわち、位相周波数比較回路におけるリ
セット信号の発生タイミング遅延およびリセットパルス
幅を実効的に削減し、ＰＬＬ回路もしくはそれを用いた
クロック発生回路の動作周波数を向上させるとともに動
作可能な電源電圧範囲を拡大させることができる。
セット信号の発生タイミング遅延およびリセットパルス
幅を実効的に削減し、ＰＬＬ回路もしくはそれを用いた
クロック発生回路の動作周波数を向上させるとともに動
作可能な電源電圧範囲を拡大させることができる。
【図１】本発明に係る位相周波数比較回路の第１の実施
例を示すブロック図である。
例を示すブロック図である。
【図２】第１の実施例の位相周波数比較回路の動作タイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図３】位相周波数比較回路の第２の実施例を示すブロ
ック図である。
ック図である。
【図４】位相周波数比較回路の第３の実施例を示すブロ
ック図である。
ック図である。
【図５】第３の実施例のより具体的な例を示す回路構成
図である。
図である。
【図６】第３の実施例のさらに具体的な例を示す回路構
成図である。
成図である。
【図７】本発明に係る位相周波数比較回路を適用したＰ
ＬＬ回路の基本構成を示すブロック図である。
ＬＬ回路の基本構成を示すブロック図である。
【図８】従来の位相周波数比較器の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図９】従来の位相周波数比較器の構成例を示すブロッ
ク図である。
ク図である。
【図１０】従来の位相周波数比較器における欠点を説明
するタイミングチャートである。
するタイミングチャートである。
【図１１】ＰＬＬ回路を構成するチャージポンプの構成
例を示す回路図である。
例を示す回路図である。
ＰＦＤ 位相周波数比較回路 ＣＰ チャージポンプ ＬＰＦ ローパスフィルタ ＶＣＯ 電圧制御発振回路 １１，１２，１３，１４ 遅延回路 １５，１６ パルス発生回路 １７，１８ フリップフロップ １９，２０ 信号合成回路 ＣＫin 入力クロック ＣＫｆ 帰還クロック ＲＳＤ，ＲＳＵ リセット信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日笠 和彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 第１の入力クロックおよび第２の入力ク
ロックの立上がりもしくは立下がりを検出してそれぞれ
パルスを形成する第１および第２のパルス発生回路と、
上記第１の入力クロックおよび第２の入力クロックでそ
れぞれラッチ動作して位相の進みに対応した信号および
位相の遅れに対応した信号を出力する第１および第２の
フリップフロップと、上記第１パルス発生回路で形成さ
れたパルスと上記第１フリッププロップの出力とを合成
する第１の信号合成回路と、上記第１パルス発生回路で
形成されたパルスと上記第１フリッププロップの出力と
を合成する第２の信号合成回路とを備え、上記第１信号
合成回路の出力信号が上記第２フリップフロップのラッ
チ動作を禁止するリセットとして供給され、上記第２信
号合成回路の出力信号が上記第１フリップフロップのラ
ッチ動作を禁止するリセット信号として供給されるよう
に構成されていることを特徴とする位相周波数比較回
路。 - 【請求項２】 上記第１および第２フリップフロップの
前段にそれぞれ各入力クロックを遅延する遅延回路を備
え、各入力クロックを遅延した信号が対応するフリップ
フロップに入力されるように構成されていることを特徴
とする請求項１に記載の位相周波数比較回路。 - 【請求項３】 上記第１および第２パルス発生回路は、
それぞれ上記入力クロックを遅延する遅延回路と、該遅
延回路で遅延されたクロックと遅延される前のクロック
との論理積をとって上記パルスを形成する論理ゲート回
路とにより構成されてなることを特徴とする請求項１ま
たは２に記載の位相周波数比較回路。 - 【請求項４】 上記第１および第２信号合成回路は、そ
れぞれ上記第１および第２パルス発生回路で形成された
パルスと上記第１および第２フリップフロップの出力と
のそれぞれ論理和をとる論理和ゲート回路であることを
特徴とする請求項１、２または３に記載の位相周波数比
較回路。 - 【請求項５】 上記第１および第２フリップフロップの
前段に設けられる遅延回路もしくはその一部の回路と、
上記第１および第２パルス発生回路の前段に設けられる
遅延回路とが共用されるように構成されていることを特
徴とする請求項１、２、３または４に記載の位相周波数
比較回路。 - 【請求項６】 請求項１〜５に記載の位相周波数比較回
路とローパスフィルタと電圧制御発振回路とを備え、 上記電圧制御発振回路から出力されるクロックが上記位
相周波数比較回路に上記第２入力クロックとして帰還さ
れるように構成されていることを特徴とするＰＬＬ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16601997A JP3671362B2 (ja) | 1997-06-23 | 1997-06-23 | 位相周波数比較回路およびｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16601997A JP3671362B2 (ja) | 1997-06-23 | 1997-06-23 | 位相周波数比較回路およびｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117535A true JPH1117535A (ja) | 1999-01-22 |
| JP3671362B2 JP3671362B2 (ja) | 2005-07-13 |
Family
ID=15823419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16601997A Expired - Fee Related JP3671362B2 (ja) | 1997-06-23 | 1997-06-23 | 位相周波数比較回路およびｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3671362B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8710891B2 (en) | 2012-02-20 | 2014-04-29 | Samsung Electronics Co., Ltd. | Semiconductor IC including pulse generation logic circuit |
-
1997
- 1997-06-23 JP JP16601997A patent/JP3671362B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8710891B2 (en) | 2012-02-20 | 2014-04-29 | Samsung Electronics Co., Ltd. | Semiconductor IC including pulse generation logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3671362B2 (ja) | 2005-07-13 |
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| JPH0414809B2 (ja) |
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