JP2004120433A - 位相同期ループ回路 - Google Patents
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Abstract
【課題】アナログＰＬＬ回路の出力信号精度を維持したまま、アナログＰＬＬ回路のもつ定常位相誤差を低減する。
【解決手段】内部ＤＬＬ回路２は、ロジック回路５に対する同期クロック信号であるフィードバック信号１３と集積回路チップ外部より供給される基準クロック信号１１間の位相差を検出し、この検出位相差よりも両者の位相差を大きくした基準クロック遅延信号１２とフィードバック遅延信号１４を生成して内部アナログＰＬＬ回路３へ出力する。内部アナログＰＬＬ回路３は、基準クロック遅延信号１２とフィードバック遅延信号１４を入力して、その位相差が内部アナログＰＬＬ回路３のもつ定常位相誤差となるように出力クロック信号１６の位相を制御する。ＣＴＳ４は、出力クロック信号１６を均等に遅延して、集積回路内部の複数のロジック回路５に供給するとともに、フィードバック信号１３として内部ＤＬＬ回路２へ戻す。
【選択図】 図１
【解決手段】内部ＤＬＬ回路２は、ロジック回路５に対する同期クロック信号であるフィードバック信号１３と集積回路チップ外部より供給される基準クロック信号１１間の位相差を検出し、この検出位相差よりも両者の位相差を大きくした基準クロック遅延信号１２とフィードバック遅延信号１４を生成して内部アナログＰＬＬ回路３へ出力する。内部アナログＰＬＬ回路３は、基準クロック遅延信号１２とフィードバック遅延信号１４を入力して、その位相差が内部アナログＰＬＬ回路３のもつ定常位相誤差となるように出力クロック信号１６の位相を制御する。ＣＴＳ４は、出力クロック信号１６を均等に遅延して、集積回路内部の複数のロジック回路５に供給するとともに、フィードバック信号１３として内部ＤＬＬ回路２へ戻す。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路チップ等に用いられるアナログ方式の位相同期ループ（ＰＬＬ）回路に関し、特にアナログＰＬＬ回路における定常位相誤差を低減する技術に関する。
【０００２】
【従来の技術】
半導体集積回路チップには、集積回路内部の各ロジック回路に供給されるクロック信号を集積回路チップ外部から供給される基準クロック信号と同期させるためにＰＬＬ回路が設けられている。
【０００３】
図５は、各集積回路チップに設けられた従来のＰＬＬ回路の一構成例を示すブロック図であり、アナログＰＬＬ回路５２の一方の入力端には外部からの基準クロック信号５３が入力され、他方の入力端には集積回路内の各ロジック回路５７に供給される同期クロック信号がフィードバック信号５４として入力される。アナログＰＬＬ回路５２では入力された基準クロック信号５３とフィードバック信号５４の位相差が０になるようにその出力クロック信号５５の位相が制御される。
【０００４】
位相制御された出力クロック信号５５は、その遅延時間を各ロジック回路の入力端において均等化させるためにツリー状に配置・配線されたＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）回路５６を介して各ロジック回路５７に同期クロック信号として供給される。従って、アナログＰＬＬ回路５２から出力される出力クロック信号５５の位相は、ＣＴＳ回路５６による遅延時間分を前もって差し引いた位相となるように制御される。
【０００５】
アナログＰＬＬ回路５２は、例えば、ＣＴＳ回路５６から出力される同期クロック信号であるフィードバック信号５４の位相と基準クロック信号５３の位相を比較する位相比較器と、該位相比較器の比較結果に対応する制御電圧を発生するローパスフィルタ等からなる制御電圧発生手段および、この制御電圧によりその発振周波数が制御される電圧制御発振器（ＶＣＯ）によって構成されている。これらの構成は当業者にはよく知られているのでその詳細説明は省略する。
【０００６】
また従来、半導体集積回路の基準クロック入力端子からＰＬＬ回路の位相比較器の入力端までの第１の経路と、ＰＬＬ回路から出力されＣＴＳ回路を介してロジック回路に入力されるクロックの帰還経路である位相比較器の入力端までの第２の経路に、それぞれ、遅延時間が可変に設定可能な第１及び第２の可変遅延素子を挿入し、第１の経路および第２の経路とそれぞれ等価に形成された第３の経路および第４の経路における遅延時間差の測定結果に基づき、前記第１及び第２の可変遅延素子の遅延時間を設定することによって前記第１の経路と第２の経路の遅延時間を互いに等しくし、前記各経路の遅延時間差によって生ずる位相誤差を補正することにより、半導体集積回路に設けられたＰＬＬの位相同期の精度を向上し、製造バラツキ、及びＬＳＩ内部の配線状況に由来する位相比較精度の低下を抑制する技術も提案されている（例えば、特許文献１参照）。
【０００７】
これらの構成を有するＰＬＬ回路を備えることによって、例えば、ＣＴＳ回路５６に連なる各ロジック回路５７に入力される同期クロック信号（フィードバック信号５４）の位相を、外部からの基準クロック信号５３の位相と同期させることができ、また、特許文献１のように位相比較器に入力される基準クロックの経路と出力クロックの帰還経路の経路差に基づく位相誤差を解消してさらに位相同期の精度を向上することが可能となるが、実際には、アナログＰＬＬ回路を構成する内部回路の相対誤差、あるいはリーク等によりアナログＰＬＬ回路の位相比較器に入力される基準クロック信号とフィードバック信号との間に定常位相誤差があるために、各ロジック回路に供給される同期クロック信号（フィードバック信号）と外部からの基準信号の位相差をこの定常位相誤差以下にすることはできない。
【０００８】
従って、図５あるいは特許文献１に示す構成では、位相比較器の入力端における基準クロック信号（基準信号５３）と各ロジック回路に入力される同期クロック信号（フィードバック信号５４）の位相は完全には一致せず、両者の位相差が０でないところで安定状態となってしまう。即ち、アナログ回路でのバラツキ、リーク等に伴う定常位相誤差の低減には限界が存在し、各ロジック回路に入力される同期クロック信号の位相を基準クロック信号と完全に一致させることは困難である。
【０００９】
同期クロック周波数が低い場合には、この定常位相誤差がある程度の許容範囲内であれば、回路の動作への影響はそれほど問題とならないが、同期クロック周波数が高くなると、その許容範囲が厳しくなり、定常位相誤差が無視できなくなってくる。
【００１０】
図６は、アナログＰＬＬ回路により生ずる前記定常位相誤差を減らすために従来考えられている構成例を示すブロック図であり、アナログＰＬＬ回路の後段にこのアナログＰＬＬ回路とは独立したＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を設け、このＤＬＬ回路によりアナログＰＬＬ回路で生じている前記定常位相誤差を減らすことによって、各ロジック回路に供給される同期クロック信号の位相を外部から入力される基準クロック信号の位相と一致させる構成となっている。
【００１１】
図６において、アナログＰＬＬ回路６１内の位相比較器には、外部からの基準クロック信号６３とその出力クロック信号であるフィードバック信号６５が入力され、基準クロック信号６３との位相差が前記定常位相誤差の範囲まで低減された出力クロック信号６５がＤＬＬ回路６２へ出力される。
【００１２】
ＤＬＬ回路６２には、アナログＰＬＬ回路６１から入力される出力クロック信号６５を少なくとも１周期分遅延可能に構成された、例えば複数段のバッファからなる可変遅延回路と、外部からの基準クロック信号６３とＣＴＳ回路６６の出力である同期クロック信号６８を入力して両者の位相差を検出し、検出された位相差に応じて上記可変遅延回路の遅延量を制御する遅延時間制御手段が備えられている。
【００１３】
即ち、ＤＬＬ回路６２では、基準クロック信号６３と同期クロック信号６８の位相が比較され、その位相差が０となるように前記可変遅延回路の遅延量が制御される。ＤＬＬ回路６２からはこの遅延量が制御された出力クロック６４がＣＴＳ回路６６へ入力されるので、ＣＴＳ回路６６から出力される同期クロック信号６８の位相は、外部からの基準クロック信号６３の位相と一致し、従って、基準クロック信号と同期した同期クロック信号がロジック回路６７に供給される。
【００１４】
【特許文献１】
特開２００１−１１１４１５号公報。
【００１５】
【発明が解決しようとする課題】
一般に、アナログ方式のＰＬＬ回路は、ディジタル方式のＰＬＬよりも電源ノイズの影響を受けにくく設計が容易であるが、前述のように、アナログ回路でのバラツキ、リーク等に伴う定常位相誤差の低減には限界が存在し、各ロジック回路に入力されるクロック信号を基準クロック信号と完全に同期させることは困難である。
【００１６】
一方、上記図６に示す回路によれば、アナログＰＬＬ回路の後段に接続されたこのアナログＰＬＬ回路とは独立したＤＬＬ回路により、上記図５あるいは特許文献１に示すアナログＰＬＬ回路において発生する前記定常位相誤差の問題の解消は可能であるが、出力クロック信号の位相精度を高めようとするとその規模が大きくなり、集積回路の面積および消費電流が増大する。
【００１７】
また、独立して動作するＤＬＬ回路は、電源からのノイズをそのまま累積し、ＤＬＬで発生するジッタがそのまま出力されるという問題がある。ＤＬＬ回路を構成する上記可変遅延回路は、通常単位遅延を有する例えばＣＭＯＳインバータからなるバッファ回路を複数段縦続接続して構成されるが、このＣＭＯＳインバータのスイッチング時間（単位遅延時間）はディジタル電源のノイズの影響を受けやすくジッタとなってそのまま伝播してしまう。
【００１８】
また図６に示すＤＬＬ回路は、可変遅延回路として少なくとも１周期分遅延可能に構成する必要があるが、一方、同期クロックの位相精度を高めようとすると各バッファ回路の単位遅延時間を小さくする必要があり、その結果、縦続接続されるバッファ回路の段数が多くなり、その回路規模が大きくなる。例えば、クロック信号の周波数を３００ＭＨｚとした場合、その１周期は３．３ｎｓｅｃとなり、一方、バッファ回路の単位遅延時間を１０ｐｓとすると、１周期分遅延可能に構成するためには、少なくともバッファ回路を３３０段以上縦続接続して構成する必要がある。
【００１９】
本発明の目的は、上記問題点に鑑み、アナログＰＬＬ回路の出力信号精度を維持したまま、アナログ回路でのバラツキ、リーク等に伴う定常位相誤差を低減することが可能な手段を提供することにある。
【００２０】
本発明の他の目的は、電源等からのノイズの影響によるジッタおよび回路規模を、単独のＤＬＬ回路によって構成した場合よりも小さく抑えることが可能な手段を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の位相同期ループ回路は、外部からの基準クロック信号と、該基準クロック信号に同期して動作する電子回路へ供給される同期クロック信号とを入力してその位相差を検出する位相差検出手段と、該位相差検出手段により前記位相差が検出されたとき、前記基準クロック信号と前記同期クロック信号に対して、前記検出された位相差をさらに大きくするための所定の位相差が付加された基準クロック遅延信号及び同期クロック遅延信号を出力する位相差変更手段とを有するＤＬＬ回路と、前記位相差変更手段によりその位相差が変更された前記基準クロック遅延信号と前記同期クロック遅延信号を入力して、前記同期クロック遅延信号の位相を基準クロック遅延信号の位相と一致させる方向にその出力クロック信号の位相を制御するとともに、該制御された出力クロック信号を前記同期クロック信号として前記電子回路へ出力するアナログＰＬＬ回路と、を備えていることを特徴とする。
【００２２】
即ち本発明は、アナログＰＬＬ回路の前段にＤＬＬ回路を設け、このＤＬＬ回路によって前記基準クロック信号とフィードバック信号の位相差を検出し、前記アナログＰＬＬ回路の定常位相誤差以上に拡大された位相差に変更して該アナログＰＬＬ回路に入力するので、前記基準クロック信号とフィードバック信号の間の位相差がＤＬＬ回路によって検出されている間は、前記アナログＰＬＬ回路は、前記定常位相誤差以上に拡大された位相差を定常位相誤差まで低減するように動作する。従って、基準クロック信号とフィードバック信号の間の位相誤差を、ＤＬＬ回路内の位相比較器の感度まで低減することができ、前記アナログＰＬＬ回路のプロセス誤差を解消することが可能となる。
【００２３】
また、ＤＬＬ回路を構成する遅延回路を複数段縦続接続されたバッファによって構成した場合、そのバッファの段数としては、基準クロック信号の１周期分設ける必要はなく、アナログＰＬＬ回路の定常位相誤差分の遅延時間を有する遅延回路を設けるだけでよく、遅延回路の規模を小さくすることができる。さらに、ＤＬＬ回路でジッタが発生しても、このジッタ成分はアナログＰＬＬ回路によって吸収されるので、ジッタの影響を低減することもできる。
【００２４】
【発明の実施の形態】
図１は、本発明の位相同期ループ回路の実施形態を示すブロック図である。本実施形態の位相同期ループ回路は集積回路チップ内に形成されている。
【００２５】
図１において、内部ＤＬＬ回路２は、集積回路内に配置されたロジック回路５に対する同期クロック信号であるフィードバック信号１３と集積回路チップ外部より供給される基準クロック信号１１の間の位相を比較し、位相差が検出されたときには、この検出した位相差に対して所定の位相差を付加することにより、位相差がさらに拡大制御された基準クロック遅延信号１２とフィードバック遅延信号１４を生成して内部アナログＰＬＬ回路３へ出力する。
【００２６】
この内部ＤＬＬ回路２が動作を開始する時刻は、内部アナログＰＬＬ回路３が動作を開始してから所定の時間後、あるいは内部アナログＰＬＬ回路３がロック状態となった後の時刻に設定される。内部ＤＬＬ回路２における制御動作は、内部ＤＬＬ回路２に入力される制御信号１５が例えばＬレベルからＨレベルに変化した時点で位相差検出動作を開始するように制御される。
【００２７】
内部アナログＰＬＬ回路３は、この基準クロック遅延信号１２とフィードバック遅延信号１４を入力し、この基準クロック遅延信号１２とフィードバック遅延信号１４間の位相差が内部アナログＰＬＬ回路３のもつ定常位相誤差となるように出力クロック信号１６の位相が制御されたとき安定状態となり、該位相制御された出力クロック信号１６をＣＴＳ回路４へ出力する。なお、内部アナログＰＬＬ回路３の内部構成は、図５に示すアナログＰＬＬ回路５２と同様である。
【００２８】
ＣＴＳ回路４は、内部アナログＰＬＬ回路３から出力される出力クロック信号１６を均等に遅延して、集積回路内部の複数のロジック回路５に対してそれぞれ同期クロック信号として供給する。この同期クロック信号はフィードバック信号１３として内部ＤＬＬ回路２の入力側へ帰還される。
【００２９】
図２は、本実施形態における内部ＤＬＬ回路２の内部構成の一例を示すブロック図である。
【００３０】
内部ＤＬＬ回路２は、外部からの基準クロック信号１１と同期クロック信号であるフィードバック信号１３の位相差を検出する位相比較器２１と、位相比較器２１から位相差情報を受け取り、可制御遅延回路２３，２４の遅延値を制御する制御回路２２と、制御回路２２からの制御信号２５により、基準クロック信号１１を、その遅延時間が制御された基準クロック遅延信号１２として出力する可制御遅延回路２３と、制御回路２２からの制御信号２６により、フィードバック信号１３を、その遅延時間が制御されたフィードバック遅延信号１４として出力する可制御遅延回路２４とにより構成されている。
【００３１】
基準信号１１のクロック周波数が３００ＭＨｚの場合、アナログＰＬＬ回路の定常位相誤差は、プラスマイナス２００ｐｓ程度である。そのため、各可制御遅延回路２３，２４の遅延可変量はプラスマイナス１００ｐｓ程度に設計される。つまり、各可制御遅延回路２３，２４の総遅延量はそれぞれアナログＰＬＬ回路の定常位相誤差として想定される値（絶対値）とほぼ等しい程度の値に設計すればよい。例えば、各可制御遅延回路を、単位遅延時間が１０ｐｓであるバッファ回路を縦続接続して構成した場合、それぞれ２０段のバッファを縦続接続することにより実現可能である。従って、各可制御遅延回路を構成する遅延バッファの段数を従来に比べて大幅に削減することができる。各可制御遅延回路２３，２４の遅延量はデジタルビット情報で示される遅延制御信号２５，２６により制御される。
【００３２】
なお、例えば可制御遅延回路２３は固定遅延回路によって構成し、可制御遅延回路２４の遅延時間のみ制御回路２２により制御するように構成することもできる。制御回路２２には、動作クロック２７として基準クロック信号１１が入力され、この動作クロック２７により制御動作が実行される。
【００３３】
図３〜図４は、本実施形態の動作を示すタイムチャートおよびクロック波形図である。以下、本実施形態の動作について、図１〜図４を参照して説明する。
【００３４】
内部アナログＰＬＬ回路３は、基準クロック遅延信号１２とフィードバック遅延信号１４の位相差を検出して、基準クロック遅延信号１２よりもフィードバック遅延信号１４の位相が遅い場合は、出力クロック信号１６の位相を進め、逆に基準クロック遅延信号１２よりもフィードバック遅延信号１４の位相が早い場合は、出力クロック信号１６の位相を遅らせて出力する。
【００３５】
この制御動作により位相が変化した出力クロック信号１６は、ＣＴＳ回路４を介してフィードバック信号１３として内部ＤＬＬ回路２に戻り、フィードバック遅延信号１４として内部アナログＰＬＬ回路３に帰還される。内部アナログＰＬＬ回路３は、再度基準クロック遅延信号１２とフィードバック遅延信号１４の位相差を検出して、前記と同様にして出力クロック信号１６の位相を変化させる。この工程を繰り返すことにより出力クロック信号１６の位相が制御される。
【００３６】
可制御遅延回路２３及び２４の遅延時間が等しく設定されている場合、理想的には基準クロック信号１１とフィードバック信号１３の位相差が０となったとき定常状態となり、出力クロック信号１６の位相の変化は停止するが、内部アナログＰＬＬ回路３のもつ定常位相誤差により、出力クロック信号１６の位相の変化は基準クロック信号１１とフィードバック信号１３の位相差が０でないところで停止して安定状態となってしまう。
【００３７】
そこで、内部ＤＬＬ回路２は、外部から入力される基準クロック信号１１とフィードバック信号１３の位相差を位相比較器２１で検出し、位相差が存在する場合には、可制御遅延回路２３及び２４の遅延時間を制御することにより、基準クロック信号１１から基準クロック遅延信号１２までの遅延時間およびフィードバック信号１３からフィードバック遅延信号１４までの遅延時間を変化させ、内部アナログＰＬＬ回路３へ出力する基準クロック遅延信号１２とフィードバック遅延信号１４の間に、基準クロック信号１１とフィードバック信号１３の位相差よりも大きな位相差をつけて内部アナログＰＬＬ回路３へ出力する。その結果、基準クロック信号１１とフィードバック信号１３の位相差は０となる方向に制御される。
【００３８】
次に、図３に示すタイムチャートを参照して、本実施形態の位相同期ループの動作についてさらに詳述する。なお、図３は、可制御遅延回路２３の遅延量は固定され、可制御遅延回路２４の遅延時間のみ制御回路２２により可変制御するものとし、また、基準クロック１１の１クロック周期毎に遅延制御動作が行われるものとした場合のタイムチャートを示している。
【００３９】
＜時刻ｔ０以前＞
制御信号１５がＬレベルのとき制御回路２２は不活性状態であり、このとき制御回路２２は、予め設定された情報に基づき、遅延量データ（０，０）を示す遅延制御信号２５，２６を可制御遅延回路２３，２４に導出している。例えば、この遅延量データ（０，０）は、各可制御遅延回路２３，２４の１０段目のバッファ回路の出力を信号１２，１４として出力させるデータである。つまり、初期状態では各可制御遅延回路２３，２４の遅延量は、各可変遅延量の中間に設定されている。
【００４０】
内部アナログＰＬＬ回路３からは、この期間に定常位相誤差を含んだままロック状態となった出力クロック信号１６が出力される。図３では、基準クロック信号１１と出力クロック信号１６の周波数は等しくなっているが、フィードバックループ（フィードバック信号１３の前）に分周器を入れることにより、基準クロック周波数に対して逓倍された出力クロック信号１６とすることもできる。
【００４１】
＜時刻ｔ０＞
制御信号１５がＨレベルとなると、制御回路２２が活性状態となり制御動作を開始する。位相比較器２１はこの期間の信号１１と信号１３の位相のずれを検出して制御回路２２に出力する。図３では、基準クロック信号１１よりフィードバック信号１３の位相が進んでいる場合を示している。この検出出力を受けた制御回路２２は、フィードバック信号１３の位相を更に進めてその位相差を拡大すべく、遅延データ（０，−１）を準備する。“−１”は、遅延量を例えば初期状態から１バッファ回路分減らすことを意味する。なお、遅延量の制御ステップは１バッファ分に限るものではなく、ｐバッファ分（ｐ≧２）単位で制御してもよい。
【００４２】
＜時刻ｔ１＞
信号１１の立ち上がりに応答して、制御回路２２は、データ（０，−１）を遅延制御信号２５，２６として可制御遅延回路２３，２４へ出力する。この信号を受けた可制御遅延回路２４は、遅延量を“−１”分減少させる。一方、可制御遅延回路２３は、遅延量を変動させない。位相比較器２１は、時刻ｔ１〜ｔ２の期間に、信号１１と信号１３の位相のずれを検出して制御回路２２に出力する。この時点でも基準クロック信号１１よりフィードバック信号１３の位相が進んでいるので、この検出出力を受けた制御回路２２は、フィードバック信号１３の位相を更に進めてその位相差を拡大すべく、遅延データ（０，−２）を準備する。“−２”は、遅延量を例えば初期状態から２バッファ回路分減らすことを意味する。
【００４３】
＜時刻ｔ２〜ｔ６＞
この期間、同様の制御動作が行われ、制御回路２２は、可制御遅延回路２４の遅延値を基準クロック信号１１とフィードバック信号１３の位相差がなくなるまで減らしていく制御を行う。時刻ｔ６で基準クロック信号１１とフィードバック信号１３の位相差は極小となり、位相同期ループ回路はこの状態で安定状態となる。従って、時刻ｔ６以降、ロジック回路５には、基準クロック信号１１との間の位相差がほぼ０に制御された同期クロック信号が動作クロックとして供給される。
【００４４】
次に、図４に示すクロック波形図を参照して、内部ＤＬＬ回路２の遅延制御動作についてさらに詳述する。なお、図４では、基準クロック信号１１よりフィードバック信号１３の位相が遅れている場合を示している。
【００４５】
内部ＤＬＬ回路２の制御動作開始時には、可制御遅延回路２３および２４は同じ遅延になっており、基準クロック信号１１とフィードバック信号１３の位相差と、基準クロック遅延信号１２とフィードバック遅延信号１４の位相差は同じになっている（図４のＡに示す状態）。
【００４６】
制御動作が開始され、内部ＤＬＬ回路２の位相比較器２１が、基準クロック信号１１よりもフィードバック信号１３が遅れていることを検出すると、制御回路２２は可制御遅延回路２４に対する遅延時間を増やすように制御信号２５，２６としてデータ（０，＋ｐ）を出力する。その結果、基準クロック遅延信号１２とフィードバック遅延信号１４の位相差は当初の位相差よりも遅延値変化分だけさらに大きくなる（図４のＢに示す状態）。
【００４７】
この状態は、内部アナログＰＬＬ回路３では安定状態ではないため、内部アナログＰＬＬ回路３はこの位相同期ループを安定状態にするように動作する。つまり出力クロック信号１６の位相を進めることにより基準クロック遅延信号１２とフィードバック遅延信号１４の位相差を図４のＡに示す状態の位相差にしようと動作する。その結果、基準クロック信号１１とフィードバック信号１３の位相差は縮まる（図４のＣに示す状態）。
【００４８】
図４のＣに示す状態となって、内部ＤＬＬ回路２の位相比較器２１からの位相差情報に基づいて、基準クロック信号１１とフィードバック信号１３の位相が一致した（位相差０）と判定されると、制御回路２２は、可制御遅延回路２３，２４の遅延値をこの判定時点における遅延値をそのまま維持する。基準クロック信号１１とフィードバック信号１３の位相差は一度で極小になる方式もあり得るし、あるいは図３に示すように、何回かこの工程を繰り返して極小にする方式でもよい。
【００４９】
なお、上記実施形態では、可制御遅延回路２３の遅延量を固定し、可制御遅延回路２４の遅延時間のみ制御回路２２により可変制御するものとして説明したが、可制御遅延回路２３の遅延時間を可変制御とし、可制御遅延回路２４の遅延量を固定とする形態、あるいは可制御遅延回路２３，２４の両方の遅延時間を可変制御する形態としてもよい。
【００５０】
次に、図２に示す内部ＤＬＬ回路２の別の遅延制御動作例について説明する。
【００５１】
位相比較器２１は、基準クロック信号１１とフィードバック信号１３の位相を比較することによりどちらが早く立ち上がるかを検出し、検出結果を制御回路２２に出力する。制御回路２２は、クロック毎もしくはクロック何回か毎に位相比較器２１の比較結果を積分し、早い、遅いの出現度数により遅延制御を行う。
【００５２】
例えば、６４回比較を行い、基準クロック信号１１に対してフィードバック信号１３の位相が遅い場合が、５回以下のときには基準クロック信号１１の方が進んでいるとみなして、可制御遅延回路２４の遅延を大きくし（または可制御遅延回路２３の遅延を小さくし）、５９回以上のときにはフィードバック信号１３の方が進んでいるとみなして、可制御遅延回路２４の遅延を小さくする（または可制御遅延回路２３の遅延を大きくする）。６回から５８回の間のときには変化させずに前回の遅延制御状態を維持する。
【００５３】
より一般的には、ｎ回比較を行い、基準クロック信号１１に対してフィードバック信号１３の位相が遅い場合が、ｍ回（ｍ＜ｎ／２）よりも少ないときには基準クロック信号１１の方が進んでいるとみなして、可制御遅延回路２４の遅延を大きくし（または可制御遅延回路２３の遅延を小さくし）、逆に、フィードバック信号１３に対して基準クロック信号１１の位相が遅い場合が、ｍ回よりも少ないときにはフィードバック信号１３の方が進んでいるとみなして、可制御遅延回路２４の遅延を小さくする（または可制御遅延回路２３の遅延を大きくする）。上記各場合が、何れもｍ回以上のときには変化させずに前回の遅延制御状態を維持する。
【００５４】
こうすることにより、基準クロック信号１１あるいはフィードバック信号１３にジッタが含まれている場合であっても、これらのジッタによって遅延値がふらふらして不安定になることがなく、ジッタによるクロック位相変動の影響を低減することができる。
【００５５】
【発明の効果】
本発明は、アナログＰＬＬ回路の前段にディジタル回路的な動作を行うＤＬＬ回路を配置し、このＤＬＬ回路によってアナログＰＬＬ回路の出力クロック信号と基準クロック信号の位相比較を行っているので、アナログＰＬＬ回路のもつ定常位相誤差を低減することができる。
【００５６】
また、本発明におけるＤＬＬ回路は、アナログＰＬＬ回路の前段に位相同期ループ回路の構成要素として挿入されているので、ＤＬＬ回路の遅延回路としては、アナログＰＬＬ回路の定常位相誤差時間遅延可能な遅延回路規模であればよく、独立して動作するＰＬＬとＤＬＬを使用する場合と比較して、遅延回路及び制御回路の構成が簡単となり、例えば集積回路上に配置された場合にはＤＬＬ単独で構成した場合と比較してその専有面積を小さくすることができる。
【００５７】
また、本発明の同期クロック信号はアナログＰＬＬ回路から出力されるので、ＤＬＬ部で発生するジッタはローパス特性を持つＰＬＬでフィルタされ、出力はアナログＰＬＬの精度となるため、ＤＬＬ回路を用いているにもかかわらずジッタを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の位相同期ループ回路の実施形態を示すブロック図である。
【図２】本実施形態におけるＤＬＬ回路の内部構成の一例を示すブロック図である。
【図３】本発明の動作を説明するためのタイムチャート図である。
【図４】本発明の動作を説明するためのクロック波形図である。
【図５】従来例を示すブロック図である。
【図６】従来例を示すブロック図である。
【符号の説明】
２ 内部ＤＬＬ回路
３ 内部ＰＬＬ回路
４，５６，６６ ＣＴＳ
５，５７，６７ ロジック回路
１１，５３，６３ 基準クロック信号
１２ 基準クロック遅延信号
１３，５４，６５ フィードバック信号
１４ フィードバック遅延信号
１５ 制御信号
１６，５５，６４ 出力クロック信号
２１ 位相比較器
２２ 制御回路
２３，２４ 可制御遅延回路
２５，２６ 遅延制御信号
５２，６１ アナログＰＬＬ回路
６２ ＤＬＬ回路
【発明の属する技術分野】
本発明は、半導体集積回路チップ等に用いられるアナログ方式の位相同期ループ（ＰＬＬ）回路に関し、特にアナログＰＬＬ回路における定常位相誤差を低減する技術に関する。
【０００２】
【従来の技術】
半導体集積回路チップには、集積回路内部の各ロジック回路に供給されるクロック信号を集積回路チップ外部から供給される基準クロック信号と同期させるためにＰＬＬ回路が設けられている。
【０００３】
図５は、各集積回路チップに設けられた従来のＰＬＬ回路の一構成例を示すブロック図であり、アナログＰＬＬ回路５２の一方の入力端には外部からの基準クロック信号５３が入力され、他方の入力端には集積回路内の各ロジック回路５７に供給される同期クロック信号がフィードバック信号５４として入力される。アナログＰＬＬ回路５２では入力された基準クロック信号５３とフィードバック信号５４の位相差が０になるようにその出力クロック信号５５の位相が制御される。
【０００４】
位相制御された出力クロック信号５５は、その遅延時間を各ロジック回路の入力端において均等化させるためにツリー状に配置・配線されたＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）回路５６を介して各ロジック回路５７に同期クロック信号として供給される。従って、アナログＰＬＬ回路５２から出力される出力クロック信号５５の位相は、ＣＴＳ回路５６による遅延時間分を前もって差し引いた位相となるように制御される。
【０００５】
アナログＰＬＬ回路５２は、例えば、ＣＴＳ回路５６から出力される同期クロック信号であるフィードバック信号５４の位相と基準クロック信号５３の位相を比較する位相比較器と、該位相比較器の比較結果に対応する制御電圧を発生するローパスフィルタ等からなる制御電圧発生手段および、この制御電圧によりその発振周波数が制御される電圧制御発振器（ＶＣＯ）によって構成されている。これらの構成は当業者にはよく知られているのでその詳細説明は省略する。
【０００６】
また従来、半導体集積回路の基準クロック入力端子からＰＬＬ回路の位相比較器の入力端までの第１の経路と、ＰＬＬ回路から出力されＣＴＳ回路を介してロジック回路に入力されるクロックの帰還経路である位相比較器の入力端までの第２の経路に、それぞれ、遅延時間が可変に設定可能な第１及び第２の可変遅延素子を挿入し、第１の経路および第２の経路とそれぞれ等価に形成された第３の経路および第４の経路における遅延時間差の測定結果に基づき、前記第１及び第２の可変遅延素子の遅延時間を設定することによって前記第１の経路と第２の経路の遅延時間を互いに等しくし、前記各経路の遅延時間差によって生ずる位相誤差を補正することにより、半導体集積回路に設けられたＰＬＬの位相同期の精度を向上し、製造バラツキ、及びＬＳＩ内部の配線状況に由来する位相比較精度の低下を抑制する技術も提案されている（例えば、特許文献１参照）。
【０００７】
これらの構成を有するＰＬＬ回路を備えることによって、例えば、ＣＴＳ回路５６に連なる各ロジック回路５７に入力される同期クロック信号（フィードバック信号５４）の位相を、外部からの基準クロック信号５３の位相と同期させることができ、また、特許文献１のように位相比較器に入力される基準クロックの経路と出力クロックの帰還経路の経路差に基づく位相誤差を解消してさらに位相同期の精度を向上することが可能となるが、実際には、アナログＰＬＬ回路を構成する内部回路の相対誤差、あるいはリーク等によりアナログＰＬＬ回路の位相比較器に入力される基準クロック信号とフィードバック信号との間に定常位相誤差があるために、各ロジック回路に供給される同期クロック信号（フィードバック信号）と外部からの基準信号の位相差をこの定常位相誤差以下にすることはできない。
【０００８】
従って、図５あるいは特許文献１に示す構成では、位相比較器の入力端における基準クロック信号（基準信号５３）と各ロジック回路に入力される同期クロック信号（フィードバック信号５４）の位相は完全には一致せず、両者の位相差が０でないところで安定状態となってしまう。即ち、アナログ回路でのバラツキ、リーク等に伴う定常位相誤差の低減には限界が存在し、各ロジック回路に入力される同期クロック信号の位相を基準クロック信号と完全に一致させることは困難である。
【０００９】
同期クロック周波数が低い場合には、この定常位相誤差がある程度の許容範囲内であれば、回路の動作への影響はそれほど問題とならないが、同期クロック周波数が高くなると、その許容範囲が厳しくなり、定常位相誤差が無視できなくなってくる。
【００１０】
図６は、アナログＰＬＬ回路により生ずる前記定常位相誤差を減らすために従来考えられている構成例を示すブロック図であり、アナログＰＬＬ回路の後段にこのアナログＰＬＬ回路とは独立したＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を設け、このＤＬＬ回路によりアナログＰＬＬ回路で生じている前記定常位相誤差を減らすことによって、各ロジック回路に供給される同期クロック信号の位相を外部から入力される基準クロック信号の位相と一致させる構成となっている。
【００１１】
図６において、アナログＰＬＬ回路６１内の位相比較器には、外部からの基準クロック信号６３とその出力クロック信号であるフィードバック信号６５が入力され、基準クロック信号６３との位相差が前記定常位相誤差の範囲まで低減された出力クロック信号６５がＤＬＬ回路６２へ出力される。
【００１２】
ＤＬＬ回路６２には、アナログＰＬＬ回路６１から入力される出力クロック信号６５を少なくとも１周期分遅延可能に構成された、例えば複数段のバッファからなる可変遅延回路と、外部からの基準クロック信号６３とＣＴＳ回路６６の出力である同期クロック信号６８を入力して両者の位相差を検出し、検出された位相差に応じて上記可変遅延回路の遅延量を制御する遅延時間制御手段が備えられている。
【００１３】
即ち、ＤＬＬ回路６２では、基準クロック信号６３と同期クロック信号６８の位相が比較され、その位相差が０となるように前記可変遅延回路の遅延量が制御される。ＤＬＬ回路６２からはこの遅延量が制御された出力クロック６４がＣＴＳ回路６６へ入力されるので、ＣＴＳ回路６６から出力される同期クロック信号６８の位相は、外部からの基準クロック信号６３の位相と一致し、従って、基準クロック信号と同期した同期クロック信号がロジック回路６７に供給される。
【００１４】
【特許文献１】
特開２００１−１１１４１５号公報。
【００１５】
【発明が解決しようとする課題】
一般に、アナログ方式のＰＬＬ回路は、ディジタル方式のＰＬＬよりも電源ノイズの影響を受けにくく設計が容易であるが、前述のように、アナログ回路でのバラツキ、リーク等に伴う定常位相誤差の低減には限界が存在し、各ロジック回路に入力されるクロック信号を基準クロック信号と完全に同期させることは困難である。
【００１６】
一方、上記図６に示す回路によれば、アナログＰＬＬ回路の後段に接続されたこのアナログＰＬＬ回路とは独立したＤＬＬ回路により、上記図５あるいは特許文献１に示すアナログＰＬＬ回路において発生する前記定常位相誤差の問題の解消は可能であるが、出力クロック信号の位相精度を高めようとするとその規模が大きくなり、集積回路の面積および消費電流が増大する。
【００１７】
また、独立して動作するＤＬＬ回路は、電源からのノイズをそのまま累積し、ＤＬＬで発生するジッタがそのまま出力されるという問題がある。ＤＬＬ回路を構成する上記可変遅延回路は、通常単位遅延を有する例えばＣＭＯＳインバータからなるバッファ回路を複数段縦続接続して構成されるが、このＣＭＯＳインバータのスイッチング時間（単位遅延時間）はディジタル電源のノイズの影響を受けやすくジッタとなってそのまま伝播してしまう。
【００１８】
また図６に示すＤＬＬ回路は、可変遅延回路として少なくとも１周期分遅延可能に構成する必要があるが、一方、同期クロックの位相精度を高めようとすると各バッファ回路の単位遅延時間を小さくする必要があり、その結果、縦続接続されるバッファ回路の段数が多くなり、その回路規模が大きくなる。例えば、クロック信号の周波数を３００ＭＨｚとした場合、その１周期は３．３ｎｓｅｃとなり、一方、バッファ回路の単位遅延時間を１０ｐｓとすると、１周期分遅延可能に構成するためには、少なくともバッファ回路を３３０段以上縦続接続して構成する必要がある。
【００１９】
本発明の目的は、上記問題点に鑑み、アナログＰＬＬ回路の出力信号精度を維持したまま、アナログ回路でのバラツキ、リーク等に伴う定常位相誤差を低減することが可能な手段を提供することにある。
【００２０】
本発明の他の目的は、電源等からのノイズの影響によるジッタおよび回路規模を、単独のＤＬＬ回路によって構成した場合よりも小さく抑えることが可能な手段を提供することにある。
【００２１】
【課題を解決するための手段】
本発明の位相同期ループ回路は、外部からの基準クロック信号と、該基準クロック信号に同期して動作する電子回路へ供給される同期クロック信号とを入力してその位相差を検出する位相差検出手段と、該位相差検出手段により前記位相差が検出されたとき、前記基準クロック信号と前記同期クロック信号に対して、前記検出された位相差をさらに大きくするための所定の位相差が付加された基準クロック遅延信号及び同期クロック遅延信号を出力する位相差変更手段とを有するＤＬＬ回路と、前記位相差変更手段によりその位相差が変更された前記基準クロック遅延信号と前記同期クロック遅延信号を入力して、前記同期クロック遅延信号の位相を基準クロック遅延信号の位相と一致させる方向にその出力クロック信号の位相を制御するとともに、該制御された出力クロック信号を前記同期クロック信号として前記電子回路へ出力するアナログＰＬＬ回路と、を備えていることを特徴とする。
【００２２】
即ち本発明は、アナログＰＬＬ回路の前段にＤＬＬ回路を設け、このＤＬＬ回路によって前記基準クロック信号とフィードバック信号の位相差を検出し、前記アナログＰＬＬ回路の定常位相誤差以上に拡大された位相差に変更して該アナログＰＬＬ回路に入力するので、前記基準クロック信号とフィードバック信号の間の位相差がＤＬＬ回路によって検出されている間は、前記アナログＰＬＬ回路は、前記定常位相誤差以上に拡大された位相差を定常位相誤差まで低減するように動作する。従って、基準クロック信号とフィードバック信号の間の位相誤差を、ＤＬＬ回路内の位相比較器の感度まで低減することができ、前記アナログＰＬＬ回路のプロセス誤差を解消することが可能となる。
【００２３】
また、ＤＬＬ回路を構成する遅延回路を複数段縦続接続されたバッファによって構成した場合、そのバッファの段数としては、基準クロック信号の１周期分設ける必要はなく、アナログＰＬＬ回路の定常位相誤差分の遅延時間を有する遅延回路を設けるだけでよく、遅延回路の規模を小さくすることができる。さらに、ＤＬＬ回路でジッタが発生しても、このジッタ成分はアナログＰＬＬ回路によって吸収されるので、ジッタの影響を低減することもできる。
【００２４】
【発明の実施の形態】
図１は、本発明の位相同期ループ回路の実施形態を示すブロック図である。本実施形態の位相同期ループ回路は集積回路チップ内に形成されている。
【００２５】
図１において、内部ＤＬＬ回路２は、集積回路内に配置されたロジック回路５に対する同期クロック信号であるフィードバック信号１３と集積回路チップ外部より供給される基準クロック信号１１の間の位相を比較し、位相差が検出されたときには、この検出した位相差に対して所定の位相差を付加することにより、位相差がさらに拡大制御された基準クロック遅延信号１２とフィードバック遅延信号１４を生成して内部アナログＰＬＬ回路３へ出力する。
【００２６】
この内部ＤＬＬ回路２が動作を開始する時刻は、内部アナログＰＬＬ回路３が動作を開始してから所定の時間後、あるいは内部アナログＰＬＬ回路３がロック状態となった後の時刻に設定される。内部ＤＬＬ回路２における制御動作は、内部ＤＬＬ回路２に入力される制御信号１５が例えばＬレベルからＨレベルに変化した時点で位相差検出動作を開始するように制御される。
【００２７】
内部アナログＰＬＬ回路３は、この基準クロック遅延信号１２とフィードバック遅延信号１４を入力し、この基準クロック遅延信号１２とフィードバック遅延信号１４間の位相差が内部アナログＰＬＬ回路３のもつ定常位相誤差となるように出力クロック信号１６の位相が制御されたとき安定状態となり、該位相制御された出力クロック信号１６をＣＴＳ回路４へ出力する。なお、内部アナログＰＬＬ回路３の内部構成は、図５に示すアナログＰＬＬ回路５２と同様である。
【００２８】
ＣＴＳ回路４は、内部アナログＰＬＬ回路３から出力される出力クロック信号１６を均等に遅延して、集積回路内部の複数のロジック回路５に対してそれぞれ同期クロック信号として供給する。この同期クロック信号はフィードバック信号１３として内部ＤＬＬ回路２の入力側へ帰還される。
【００２９】
図２は、本実施形態における内部ＤＬＬ回路２の内部構成の一例を示すブロック図である。
【００３０】
内部ＤＬＬ回路２は、外部からの基準クロック信号１１と同期クロック信号であるフィードバック信号１３の位相差を検出する位相比較器２１と、位相比較器２１から位相差情報を受け取り、可制御遅延回路２３，２４の遅延値を制御する制御回路２２と、制御回路２２からの制御信号２５により、基準クロック信号１１を、その遅延時間が制御された基準クロック遅延信号１２として出力する可制御遅延回路２３と、制御回路２２からの制御信号２６により、フィードバック信号１３を、その遅延時間が制御されたフィードバック遅延信号１４として出力する可制御遅延回路２４とにより構成されている。
【００３１】
基準信号１１のクロック周波数が３００ＭＨｚの場合、アナログＰＬＬ回路の定常位相誤差は、プラスマイナス２００ｐｓ程度である。そのため、各可制御遅延回路２３，２４の遅延可変量はプラスマイナス１００ｐｓ程度に設計される。つまり、各可制御遅延回路２３，２４の総遅延量はそれぞれアナログＰＬＬ回路の定常位相誤差として想定される値（絶対値）とほぼ等しい程度の値に設計すればよい。例えば、各可制御遅延回路を、単位遅延時間が１０ｐｓであるバッファ回路を縦続接続して構成した場合、それぞれ２０段のバッファを縦続接続することにより実現可能である。従って、各可制御遅延回路を構成する遅延バッファの段数を従来に比べて大幅に削減することができる。各可制御遅延回路２３，２４の遅延量はデジタルビット情報で示される遅延制御信号２５，２６により制御される。
【００３２】
なお、例えば可制御遅延回路２３は固定遅延回路によって構成し、可制御遅延回路２４の遅延時間のみ制御回路２２により制御するように構成することもできる。制御回路２２には、動作クロック２７として基準クロック信号１１が入力され、この動作クロック２７により制御動作が実行される。
【００３３】
図３〜図４は、本実施形態の動作を示すタイムチャートおよびクロック波形図である。以下、本実施形態の動作について、図１〜図４を参照して説明する。
【００３４】
内部アナログＰＬＬ回路３は、基準クロック遅延信号１２とフィードバック遅延信号１４の位相差を検出して、基準クロック遅延信号１２よりもフィードバック遅延信号１４の位相が遅い場合は、出力クロック信号１６の位相を進め、逆に基準クロック遅延信号１２よりもフィードバック遅延信号１４の位相が早い場合は、出力クロック信号１６の位相を遅らせて出力する。
【００３５】
この制御動作により位相が変化した出力クロック信号１６は、ＣＴＳ回路４を介してフィードバック信号１３として内部ＤＬＬ回路２に戻り、フィードバック遅延信号１４として内部アナログＰＬＬ回路３に帰還される。内部アナログＰＬＬ回路３は、再度基準クロック遅延信号１２とフィードバック遅延信号１４の位相差を検出して、前記と同様にして出力クロック信号１６の位相を変化させる。この工程を繰り返すことにより出力クロック信号１６の位相が制御される。
【００３６】
可制御遅延回路２３及び２４の遅延時間が等しく設定されている場合、理想的には基準クロック信号１１とフィードバック信号１３の位相差が０となったとき定常状態となり、出力クロック信号１６の位相の変化は停止するが、内部アナログＰＬＬ回路３のもつ定常位相誤差により、出力クロック信号１６の位相の変化は基準クロック信号１１とフィードバック信号１３の位相差が０でないところで停止して安定状態となってしまう。
【００３７】
そこで、内部ＤＬＬ回路２は、外部から入力される基準クロック信号１１とフィードバック信号１３の位相差を位相比較器２１で検出し、位相差が存在する場合には、可制御遅延回路２３及び２４の遅延時間を制御することにより、基準クロック信号１１から基準クロック遅延信号１２までの遅延時間およびフィードバック信号１３からフィードバック遅延信号１４までの遅延時間を変化させ、内部アナログＰＬＬ回路３へ出力する基準クロック遅延信号１２とフィードバック遅延信号１４の間に、基準クロック信号１１とフィードバック信号１３の位相差よりも大きな位相差をつけて内部アナログＰＬＬ回路３へ出力する。その結果、基準クロック信号１１とフィードバック信号１３の位相差は０となる方向に制御される。
【００３８】
次に、図３に示すタイムチャートを参照して、本実施形態の位相同期ループの動作についてさらに詳述する。なお、図３は、可制御遅延回路２３の遅延量は固定され、可制御遅延回路２４の遅延時間のみ制御回路２２により可変制御するものとし、また、基準クロック１１の１クロック周期毎に遅延制御動作が行われるものとした場合のタイムチャートを示している。
【００３９】
＜時刻ｔ０以前＞
制御信号１５がＬレベルのとき制御回路２２は不活性状態であり、このとき制御回路２２は、予め設定された情報に基づき、遅延量データ（０，０）を示す遅延制御信号２５，２６を可制御遅延回路２３，２４に導出している。例えば、この遅延量データ（０，０）は、各可制御遅延回路２３，２４の１０段目のバッファ回路の出力を信号１２，１４として出力させるデータである。つまり、初期状態では各可制御遅延回路２３，２４の遅延量は、各可変遅延量の中間に設定されている。
【００４０】
内部アナログＰＬＬ回路３からは、この期間に定常位相誤差を含んだままロック状態となった出力クロック信号１６が出力される。図３では、基準クロック信号１１と出力クロック信号１６の周波数は等しくなっているが、フィードバックループ（フィードバック信号１３の前）に分周器を入れることにより、基準クロック周波数に対して逓倍された出力クロック信号１６とすることもできる。
【００４１】
＜時刻ｔ０＞
制御信号１５がＨレベルとなると、制御回路２２が活性状態となり制御動作を開始する。位相比較器２１はこの期間の信号１１と信号１３の位相のずれを検出して制御回路２２に出力する。図３では、基準クロック信号１１よりフィードバック信号１３の位相が進んでいる場合を示している。この検出出力を受けた制御回路２２は、フィードバック信号１３の位相を更に進めてその位相差を拡大すべく、遅延データ（０，−１）を準備する。“−１”は、遅延量を例えば初期状態から１バッファ回路分減らすことを意味する。なお、遅延量の制御ステップは１バッファ分に限るものではなく、ｐバッファ分（ｐ≧２）単位で制御してもよい。
【００４２】
＜時刻ｔ１＞
信号１１の立ち上がりに応答して、制御回路２２は、データ（０，−１）を遅延制御信号２５，２６として可制御遅延回路２３，２４へ出力する。この信号を受けた可制御遅延回路２４は、遅延量を“−１”分減少させる。一方、可制御遅延回路２３は、遅延量を変動させない。位相比較器２１は、時刻ｔ１〜ｔ２の期間に、信号１１と信号１３の位相のずれを検出して制御回路２２に出力する。この時点でも基準クロック信号１１よりフィードバック信号１３の位相が進んでいるので、この検出出力を受けた制御回路２２は、フィードバック信号１３の位相を更に進めてその位相差を拡大すべく、遅延データ（０，−２）を準備する。“−２”は、遅延量を例えば初期状態から２バッファ回路分減らすことを意味する。
【００４３】
＜時刻ｔ２〜ｔ６＞
この期間、同様の制御動作が行われ、制御回路２２は、可制御遅延回路２４の遅延値を基準クロック信号１１とフィードバック信号１３の位相差がなくなるまで減らしていく制御を行う。時刻ｔ６で基準クロック信号１１とフィードバック信号１３の位相差は極小となり、位相同期ループ回路はこの状態で安定状態となる。従って、時刻ｔ６以降、ロジック回路５には、基準クロック信号１１との間の位相差がほぼ０に制御された同期クロック信号が動作クロックとして供給される。
【００４４】
次に、図４に示すクロック波形図を参照して、内部ＤＬＬ回路２の遅延制御動作についてさらに詳述する。なお、図４では、基準クロック信号１１よりフィードバック信号１３の位相が遅れている場合を示している。
【００４５】
内部ＤＬＬ回路２の制御動作開始時には、可制御遅延回路２３および２４は同じ遅延になっており、基準クロック信号１１とフィードバック信号１３の位相差と、基準クロック遅延信号１２とフィードバック遅延信号１４の位相差は同じになっている（図４のＡに示す状態）。
【００４６】
制御動作が開始され、内部ＤＬＬ回路２の位相比較器２１が、基準クロック信号１１よりもフィードバック信号１３が遅れていることを検出すると、制御回路２２は可制御遅延回路２４に対する遅延時間を増やすように制御信号２５，２６としてデータ（０，＋ｐ）を出力する。その結果、基準クロック遅延信号１２とフィードバック遅延信号１４の位相差は当初の位相差よりも遅延値変化分だけさらに大きくなる（図４のＢに示す状態）。
【００４７】
この状態は、内部アナログＰＬＬ回路３では安定状態ではないため、内部アナログＰＬＬ回路３はこの位相同期ループを安定状態にするように動作する。つまり出力クロック信号１６の位相を進めることにより基準クロック遅延信号１２とフィードバック遅延信号１４の位相差を図４のＡに示す状態の位相差にしようと動作する。その結果、基準クロック信号１１とフィードバック信号１３の位相差は縮まる（図４のＣに示す状態）。
【００４８】
図４のＣに示す状態となって、内部ＤＬＬ回路２の位相比較器２１からの位相差情報に基づいて、基準クロック信号１１とフィードバック信号１３の位相が一致した（位相差０）と判定されると、制御回路２２は、可制御遅延回路２３，２４の遅延値をこの判定時点における遅延値をそのまま維持する。基準クロック信号１１とフィードバック信号１３の位相差は一度で極小になる方式もあり得るし、あるいは図３に示すように、何回かこの工程を繰り返して極小にする方式でもよい。
【００４９】
なお、上記実施形態では、可制御遅延回路２３の遅延量を固定し、可制御遅延回路２４の遅延時間のみ制御回路２２により可変制御するものとして説明したが、可制御遅延回路２３の遅延時間を可変制御とし、可制御遅延回路２４の遅延量を固定とする形態、あるいは可制御遅延回路２３，２４の両方の遅延時間を可変制御する形態としてもよい。
【００５０】
次に、図２に示す内部ＤＬＬ回路２の別の遅延制御動作例について説明する。
【００５１】
位相比較器２１は、基準クロック信号１１とフィードバック信号１３の位相を比較することによりどちらが早く立ち上がるかを検出し、検出結果を制御回路２２に出力する。制御回路２２は、クロック毎もしくはクロック何回か毎に位相比較器２１の比較結果を積分し、早い、遅いの出現度数により遅延制御を行う。
【００５２】
例えば、６４回比較を行い、基準クロック信号１１に対してフィードバック信号１３の位相が遅い場合が、５回以下のときには基準クロック信号１１の方が進んでいるとみなして、可制御遅延回路２４の遅延を大きくし（または可制御遅延回路２３の遅延を小さくし）、５９回以上のときにはフィードバック信号１３の方が進んでいるとみなして、可制御遅延回路２４の遅延を小さくする（または可制御遅延回路２３の遅延を大きくする）。６回から５８回の間のときには変化させずに前回の遅延制御状態を維持する。
【００５３】
より一般的には、ｎ回比較を行い、基準クロック信号１１に対してフィードバック信号１３の位相が遅い場合が、ｍ回（ｍ＜ｎ／２）よりも少ないときには基準クロック信号１１の方が進んでいるとみなして、可制御遅延回路２４の遅延を大きくし（または可制御遅延回路２３の遅延を小さくし）、逆に、フィードバック信号１３に対して基準クロック信号１１の位相が遅い場合が、ｍ回よりも少ないときにはフィードバック信号１３の方が進んでいるとみなして、可制御遅延回路２４の遅延を小さくする（または可制御遅延回路２３の遅延を大きくする）。上記各場合が、何れもｍ回以上のときには変化させずに前回の遅延制御状態を維持する。
【００５４】
こうすることにより、基準クロック信号１１あるいはフィードバック信号１３にジッタが含まれている場合であっても、これらのジッタによって遅延値がふらふらして不安定になることがなく、ジッタによるクロック位相変動の影響を低減することができる。
【００５５】
【発明の効果】
本発明は、アナログＰＬＬ回路の前段にディジタル回路的な動作を行うＤＬＬ回路を配置し、このＤＬＬ回路によってアナログＰＬＬ回路の出力クロック信号と基準クロック信号の位相比較を行っているので、アナログＰＬＬ回路のもつ定常位相誤差を低減することができる。
【００５６】
また、本発明におけるＤＬＬ回路は、アナログＰＬＬ回路の前段に位相同期ループ回路の構成要素として挿入されているので、ＤＬＬ回路の遅延回路としては、アナログＰＬＬ回路の定常位相誤差時間遅延可能な遅延回路規模であればよく、独立して動作するＰＬＬとＤＬＬを使用する場合と比較して、遅延回路及び制御回路の構成が簡単となり、例えば集積回路上に配置された場合にはＤＬＬ単独で構成した場合と比較してその専有面積を小さくすることができる。
【００５７】
また、本発明の同期クロック信号はアナログＰＬＬ回路から出力されるので、ＤＬＬ部で発生するジッタはローパス特性を持つＰＬＬでフィルタされ、出力はアナログＰＬＬの精度となるため、ＤＬＬ回路を用いているにもかかわらずジッタを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の位相同期ループ回路の実施形態を示すブロック図である。
【図２】本実施形態におけるＤＬＬ回路の内部構成の一例を示すブロック図である。
【図３】本発明の動作を説明するためのタイムチャート図である。
【図４】本発明の動作を説明するためのクロック波形図である。
【図５】従来例を示すブロック図である。
【図６】従来例を示すブロック図である。
【符号の説明】
２ 内部ＤＬＬ回路
３ 内部ＰＬＬ回路
４，５６，６６ ＣＴＳ
５，５７，６７ ロジック回路
１１，５３，６３ 基準クロック信号
１２ 基準クロック遅延信号
１３，５４，６５ フィードバック信号
１４ フィードバック遅延信号
１５ 制御信号
１６，５５，６４ 出力クロック信号
２１ 位相比較器
２２ 制御回路
２３，２４ 可制御遅延回路
２５，２６ 遅延制御信号
５２，６１ アナログＰＬＬ回路
６２ ＤＬＬ回路
Claims (11)
- 基準クロック信号と、該基準クロック信号に同期して動作する電子回路へ供給される同期クロック信号とを入力してその位相差を検出する位相差検出手段と、該位相差検出手段により前記位相差が検出されたとき、前記基準クロック信号と前記同期クロック信号に対して、前記検出された位相差をさらに大きくするために所定の位相差が付加された基準クロック遅延信号及び同期クロック遅延信号を出力する位相差変更手段とを有するＤＬＬ回路と、
前記位相差変更手段によりその位相差が変更された前記基準クロック遅延信号と前記同期クロック遅延信号を入力して、前記同期クロック遅延信号の位相を基準クロック遅延信号の位相と一致させる方向にその出力クロック信号の位相を制御するとともに、該制御された出力クロック信号を前記同期クロック信号として前記電子回路へ出力するアナログＰＬＬ回路と、
を備えていることを特徴とする位相同期ループ回路。 - 前記位相差変更手段は、前記検出された位相差と前記付加される所定の位相差との和を、前記アナログＰＬＬ回路のもつ定常位相誤差より大きい値に設定することを特徴とする請求項１に記載の位相同期ループ回路。
- 前記同期クロック信号が供給される複数の電子回路を備え、前記アナログＰＬＬ回路の出力端と前記複数の電子回路の入力端間に、前記アナログＰＬＬ回路から出力される出力クロック信号の位相を均等化して前記複数の電子回路の入力端に前記同期クロック信号として供給するツリー状に配置・配線されたＣＴＳ回路を備えていることを特徴とする請求項１または２に記載の位相同期ループ回路。
- 前記ＤＬＬ回路は、前記基準クロック信号と前記同期クロック信号の位相差を検出する位相比較器と、前記基準クロック信号を遅延させて前記基準クロック遅延信号を出力する第１の遅延回路と、前記同期クロック信号を遅延させて前記同期クロック遅延信号を出力する第２の遅延回路と、前記移相比較器で検出された位相差信号が入力され、該位相差信号に基づいて前記第１及び第２の遅延回路の少なくとも一方の遅延時間を制御する制御回路とを有していることを特徴とする請求項１〜３のいずれかに記載の位相同期ループ回路。
- 前記第１及び第２の遅延回路は、遅延可能な最大遅延時間が、それぞれ前記アナログＰＬＬ回路のもつ定常位相誤差時間となるように構成されていることを特徴とする請求項４に記載の位相同期ループ回路。
- 前記制御回路は、前記移相比較器からｎ回の移相比較結果を入力し、前記基準クロック信号と前記同期クロック信号のいずれか一方の信号の位相が他方の信号の位相よりも遅い場合がｍ回（ｍ＜ｎ／２）より少ないときには、前記第１及び第２の遅延回路のうち、前記他方の信号を遅延する遅延回路の遅延量を大きくし（または前記一方の信号を遅延する遅延回路の遅延量を小さくし）、位相が遅い場合がいずれの信号においてもｍ回以上であるときには、前記第１及び第２の遅延回路を変化させずに前回の遅延制御状態を維持するように、前記第１及び第２の遅延回路の遅延時間を制御する機能を備えていることを特徴とする請求項３または４に記載の位相同期ループ回路。
- 請求項１〜５のいずれかに記載の位相同期ループ回路をその内部に備え、前記基準クロック信号が外部から供給されていることを特徴とする半導体集積回路装置。
- 第１の信号及び第２の信号の位相を比較して第３の信号を出力するアナログＰＬＬ回路と、
基準信号及びフィードバック信号として前記第３の信号に基づく信号を入力し、前記基準信号及び前記フィードバック信号の位相を比較し、その比較結果に基づき前記第１及び第２の信号を出力するＤＬＬ回路と、
を備えることを特徴とする位相同期ループ回路。 - 前記ＤＬＬ回路は、単位遅延回路が複数段縦続接続された第１の遅延回路及び第２の遅延回路を備え、
前記第１の遅延回路の初段の単位遅延回路は前記基準信号を受け所定段の単位遅延回路から前記第１の信号を出力し、前記第２の遅延回路の初段の単位遅延回路は前記フィードバック信号を受け所定段の単位遅延回路は前記第２の信号を出力することを特徴とする請求項８記載の位相同期ループ回路。 - 前記第１の遅延回路の総遅延量および前記第２の遅延回路の総遅延量は、それぞれ前記アナログＰＬＬ回路の定常位相誤差の絶対値とほぼ等しい値に設定されていることを特徴とする請求項９記載の位相同期ループ回路。
- 前記ＤＬＬ回路は、単位遅延回路が複数段縦続接続された第１の遅延回路を備え、前記第１の遅延回路の初段の単位遅延回路は前記基準信号を受け所定段の単位遅延回路から前記第１の信号を出力し、前記フィードバック信号を前記第２の信号として出力し、かつ、前記第１の遅延回路の総遅延量は、前記アナログＰＬＬ回路の定常位相誤差とほぼ等しい値に設定されていることを特徴とする請求項８記載の位相同期ループ回路。
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