JP4308436B2 - クロック位相シフターを有する遅延ロックループ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はデジタルエレクトロニクス用の遅延ロックループ（ＤＬＬ）に関するものである。更に詳細には、本発明は、広い周波数範囲にわたってクロック信号をロックすることの可能なＤＬＬに関するものである。
【０００２】
【従来の技術】
ボードレベルのシステム及びチップレベルのシステムを包含する同期デジタルシステムは、システム全体にわたっての要素を同期させるために１個又はそれ以上のクロック信号に依存する。典型的に、１個又はそれ以上のクロック信号は１本又はそれ以上のクロック線を介してシステム全体にわたり分布される。然しながら、例えばクロックバッファ遅延、高度に負荷がかけられたクロック線の高い容量、伝搬遅延等の種々の問題に起因して、システムの異なる部分におけるクロック信号の上昇エッジは同期されない場合がある。システムのある部分における上昇（又は下降）エッジとシステムの別の部分における対応する上昇（又は下降）エッジとの間の時間差は「クロックスキュー」と呼ばれる。
【０００３】
クロックスキューはデジタルシステムの機能障害を発生させる場合がある。例えば、デジタルシステムにおける回路にとって第二フリップフロップ入力を駆動する第一フリップフロップ出力を有するものであることが一般的である。両方のフリップフロップのクロック入力上のクロックが同期されている場合には、第一フリップフロップにおけるデータは成功裡に第二フリップフロップ内にクロック入力される。然しながら、第二フリップフロップ上のアクティブエッジがクロックスキューによって遅延される場合には、第二フリップフロップは第一フリップフロップが状態を変化させる前に第一フリップフロップからのデータを取得しない可能性がある。
【０００４】
クロックスキューを最小とさせるためにデジタルシステムにおいては遅延ロックループが使用されている。遅延ロックループは、典型的に、システムのある部分における基準クロック信号のアクティブエッジをシステムの別の部分からのフィードバッククロック信号と同期させるために遅延要素を使用する。図１は論理回路１９０へ結合されている従来の遅延ロックループ１００のブロック図を示している。遅延ロックループ１００は、遅延線１１０と位相検知器１２０とを有しており、基準クロック信号ＲＥＦ ＣＬＫを受取り且つ出力クロック信号Ｏ ＣＬＫを駆動する。
【０００５】
遅延線１１０は、出力クロック信号Ｏ ＣＬＫを供給する前に可変伝搬遅延Ｄだけ基準クロック信号ＲＥＦ ＣＬＫを遅延させる。従って、出力クロック信号Ｏ ＣＬＫの各クロックエッジは、伝搬遅延Ｄ（図２Ａ参照）だけ基準クロック信号ＲＥＦ ＣＬＫの対応するクロックエッジに対して遅れている。位相検知器１２０は以下に説明するように遅延線１１０を制御する。遅延線１１０は最小伝搬遅延Ｄ ＭＩＮ及び最大伝搬遅延Ｄ ＭＡＸを発生することが可能である。
【０００６】
出力クロック信号Ｏ ＣＬＫが論理回路１９０に到達する前に、出力クロック信号Ｏ ＣＬＫはクロックスキュー１８０だけスキューされる。クロックスキュー１８０は、出力クロック信号Ｏ ＣＬＫを担持するクロック信号線上の伝搬遅延（例えば、クロック信号線上の高度の負荷に起因する）又は種々のクロックバッファ（不図示）における遅延によって発生される場合がある。出力クロック信号Ｏ ＣＬＫを出力クロック信号Ｏ ＣＬＫのスキューしたものから区別するために、該スキューしたものはスキューされたクロック信号Ｓ ＣＬＫと呼称する。スキューしたクロック信号Ｓ ＣＬＫは論理回路１９０内のクロック回路のクロック入力端子（不図示）を駆動する。スキューしたクロック信号Ｓ ＣＬＫは、又、フィードバック経路１７０を介して遅延ロックループ１００へ経路付けされる。典型的に、フィードバック経路１７０は特にスキューされたクロック信号Ｓ ＣＬＫを遅延ロックループ１１０へ経路付けするために専ら使用される。従って、フィードバック経路１７０上の何等かの伝搬遅延は最小であり無視可能なスキューを発生するに過ぎない。
【０００７】
図２Ａは基準クロック信号ＲＥＦ ＣＬＫと、出力クロック信号Ｏ ＣＬＫと、スキューしたクロック信号Ｓ ＣＬＫのタイミング線図を与えている。これら３つのクロック信号は同一の周波数Ｆ（不図示）及び周期Ｐを有しており、且つ全てがアクティブ高である（即ち、上昇エッジがアクティブエッジである）。出力クロック信号Ｏ ＣＬＫは伝搬遅延Ｄによって遅延されるので、出力クロック信号Ｏ ＣＬＫのクロックエッジ２２０は伝搬遅延Ｄだけ基準クロック信号ＲＥＦ ＣＬＫの対応するクロックエッジ２１０から遅れる。同様に、スキューしたクロック信号Ｓ ＣＬＫのクロックエッジ２３０は、クロックスキュー１８０（図１）によって発生された伝搬遅延である伝搬遅延ＳＫＥＷだけ出力クロック信号Ｏ ＣＬＫの対応するクロックエッジ２２０に対して遅れる。従って、スキューしたクロック信号Ｓ ＣＬＫのクロックエッジ２３０は、伝搬遅延Ｄ＋伝搬遅延ＳＫＥＷに等しい伝搬遅延ＤＳＫＥＷだけ基準クロック信号ＲＥＦ ＣＬＫのクロックエッジ２１０に対して遅れる。
【０００８】
遅延ロックループ１００は、遅延線１１０を制御することによって伝搬遅延Ｄを制御する。然しながら、遅延線１１０は負の遅延を発生することは不可能であり、従って、クロックエッジ２３０はクロックエッジ２１０に対して同期させることは不可能である。然しながら、クロック信号は周期的な信号である。従って、遅延ロックループ１００は、スキューされたクロック信号Ｓ ＣＬＫのクロックエッジ２４０が基準クロック信号ＲＥＦ ＣＬＫのクロックエッジ２１０と同期するように、出力クロック信号Ｏ ＣＬＫを更に遅延させることによって基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させることが可能である。図２Ｂに示したように、伝搬遅延Ｄは、伝搬遅延ＤＳＫＥＷが周期Ｐに等しいように調節される。特に、遅延線１１０は、伝搬遅延Ｄが周期Ｐ−伝搬遅延ＳＫＥＷに等しくなるまで増加されるようにチューニングされる。伝搬遅延ＤＳＫＥＷは同期を得るために周期Ｐの任意の倍数増加させることが可能であるが、殆どの遅延ロックループはこのように大きな伝搬遅延を発生することが可能な遅延線を有するものではない。
【０００９】
位相検知器１２０（図１）は遅延線１１０を制御して伝搬遅延Ｄを規制する。遅延ロックループ１００に対する実際の制御メカニズムは異なる場合がある。例えば、遅延ロックループ１００の１つの態様においては、遅延線１１０はパワーオン又はリセットの後の最小伝搬遅延Ｄ ＭＩＮに等しい伝搬遅延Ｄで開始する。次いで、位相検知器１１０が、基準クロック信号ＲＥＦ ＣＬＫがスキューされたクロック信号Ｓ ＣＬＫと同期されるまで伝搬遅延Ｄを増加させる。別のシステムにおいては、遅延ロックループ１００は、パワーオン又はリセットの後に、最小伝搬遅延Ｄ ＭＩＮ及び最大伝搬遅延Ｄ ＭＡＸの平均に等しい伝搬遅延Ｄで開始する。次いで、位相検知器１２０は基準クロック信号ＲＥＦ ＣＬＫをスキューされたクロック信号Ｓ ＣＬＫと同期させるために伝搬遅延Ｄを増加させるか又は減少させるか（又はどちらもしないか）を決定する。例えば、位相検知器１２０は、図２Ａに示したクロック信号に対し伝搬遅延Ｄを増加させる。然しながら、位相検知器１２０は、図２Ｃに示したクロック信号に対しては伝搬遅延Ｄを減少させる。
【００１０】
図２Ｃにおいて、スキューされたクロック信号Ｓ ＣＬＫは基準クロック信号ＲＥＦ ＣＬＫに対して「遅れている」と言われる。何故ならば、基準クロック信号ＲＥＦ ＣＬＫの上昇エッジとスキューされているクロック信号Ｓ ＣＬＫの次の上昇エッジとの間の時間は、スキューされているクロック信号Ｓ ＣＬＫの上昇エッジと基準クロック信号ＲＥＦ ＣＬＫの次の上昇エッジとの間の時間よりも小さいからである。然しながら、図２Ａにおいて、基準クロック信号ＲＥＦ ＣＬＫはスキューされたクロック信号Ｓ ＣＬＫに対して「遅れ」ていると言われる。何故ならば、スキューされたクロック信号Ｓ ＣＬＫの上昇エッジと基準クロック信号ＲＥＦ ＣＬＫの次の上昇エッジとの間の時間は、基準クロック信号ＲＥＦ ＣＬＫの上昇エッジとスキューされたクロック信号Ｓ ＣＬＫの次の上昇クロックエッジとの間の時間よりも小さいからである。一方、図２Ａにおいて、スキューされたクロック信号Ｓ ＣＬＫは基準クロック信号ＲＥＦ ＣＬＫに対して「先行」していると言うことが可能である。
【００１１】
基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させた後に、遅延ロックループ１００は基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫをモニタし且つ伝搬遅延Ｄを調節して同期を維持する。例えば、多分温度上昇によって発生されて伝搬遅延ＳＫＥＷが増加すると、遅延ロックループ１００は補償を行うために伝搬遅延Ｄを減少させねばならない。逆に、伝搬遅延ＳＫＥＷが、多分、温度が低下することによって発生されて減少すると、遅延ロックループ１００は補償を行うために伝搬遅延Ｄを増加させねばならない。遅延ロックループ１００が最初に基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させるべく試みる時間はロック取得と呼ばれる。遅延ロックループ１００が同期を維持することを試みる時間はロック維持と呼ばれる。ロック取得の終り、即ち同期が最初に確立された場合の伝搬遅延Ｄの値は初期伝搬遅延ＩＤと呼ばれる。
【００１２】
然しながら、上述したように、遅延線１１０は最小伝搬遅延Ｄ ＭＩＮと最大伝搬遅延Ｄ ＭＡＸとの間の伝搬遅延を与えることが可能であるに過ぎない。ロック維持期間中に、遅延ロックループ１００は、最小伝搬遅延Ｄ ＭＩＮよりも小さな伝搬遅延Ｄが同期を維持するために必要とされる場合に、同期を失う場合がある。同様に、最大伝搬遅延Ｄ ＭＡＸより大きな伝搬遅延Ｄが同期を維持するために必要とされる場合に同期を失う場合がある。
【００１３】
例えば、遅延ロックループ１００を使用しているシステムが非常に高温にある間にロック取得が発生すると、遅延ロックループ１００は非常に小さな初期伝搬遅延ＩＤでもって同期を達成する蓋然性がある。何故ならば、伝搬遅延ＳＫＥＷは周期Ｐに関して大きいものである可能性があるからである。システムの温度が更に増加するに従い、伝搬遅延ＳＫＥＷは、伝搬遅延ＳＫＥＷ＋最小伝搬遅延Ｄ ＭＩＮが周期Ｐよりも大きい点にまで増加する可能性がある。この場合には、遅延ロックループ１００は再度ロック取得を行わねばならず、そのことは出力クロック信号Ｏ ＣＬＫ内にグリッジ及びノイズを導入する可能性があり、そのことはスキューされたクロック信号Ｓ ＣＬＫ内にグリッジ及びノイズを発生させる可能性がある。
【００１４】
【発明が解決しようとする課題】
クリチカル即ち臨界的なシステムの場合には、このようなグリッジは許容不可能なものである。更に、複数個のクロック周波数で動作するように設計されたシステムの場合には、低周波数動作はその問題を複雑化する蓋然性がある。何故ならば、クロック周期Ｐは非常に長いからである。長いクロック周期はより広い時間間隔にわたって伝搬遅延Ｄを変換させる可能性がある。従って、広範なクロック周波数及び環境限界にわたって同期を維持することが可能な遅延ロックループに対する必要性が存在している。
【００１５】
【課題を解決するための手段】
本発明はロックウインドウ内の初期的伝搬遅延を有する遅延線を使用して基準クロック信号をスキューしたクロック信号と同期させる遅延ロックループを提供している。ロックウインドウは、伝搬遅延の最小伝搬遅延と最大伝搬遅延との間の時間期間である。ロックウインドウの範囲は、遅延線の伝搬遅延を変化させることによって補償された場合に環境条件又はクロック周波数における変化が同期を失わせることがないことを確保するように選択される。本発明の１実施例に基づく遅延ロックループは基準クロックを同期させるための遅延線に加えてクロック位相シフターを組込んでいる。クロック位相シフターによって与えられる増加された柔軟性はシステム動作期間中にクロック同期を失う確率を著しく減少させる。
【００１６】
遅延線が遅延ロックル−プの基準入力端子から基準クロック信号を受取る。遅延線の出力（即ち、遅延されたクロック信号）がクロック位相シフターへ供給され、それは１つ又はそれ以上の位相シフトされたクロック信号を発生することが可能である。出力発生器が遅延されたクロック信号及び該１つ又はそれ以上の位相シフトされたクロック信号を受取る。出力発生器は該クロック信号のうちの１つを出力クロック信号として出力端子上に供給する。位相検知器が基準クロック信号を遅延ロックループのフィードバック入力端子上で受取ったスキューされたクロック信号と比較し、基準クロック信号をスキューされたクロック信号と同期させるために遅延線の伝搬遅延を増加させるべきか又は減少させるべきかを決定する。
【００１７】
クロック位相シフターの１つの実施例はＮ−１個の位相シフトされたクロック信号を発生する。位相シフトされたクロック信号の各々は他のＮ−２個のクロック信号及び遅延されたクロック信号から３６０／Ｎ度だけ位相シフトされている。例えば、クロック位相シフターが３個の位相シフトされたクロック信号（即ち、Ｎは４に等しい）を発生した場合には、位相シフトされたクロック信号は９０度、１８０度、２７０度だけ遅延されたクロック信号から位相シフトされる。クロック位相シフターはＮ個の遅延線及び位相検知器を使用して実現することが可能である。
【００１８】
遅延ロックループは遅延線及び出力発生器を制御するための制御器を包含することが可能である。本発明の１実施例においては、該制御器は出力発生器をして遅延されたクロック信号を出力クロックとして駆動する。該制御器は、遅延線の伝搬遅延を初期遅延へ調節することによって基準クロック信号をスキューされたクロック信号と同期させる。初期遅延がロックウインドウ内のものでない場合には、該制御器は出力発生器をして第一位相シフトされたクロック信号を出力信号として駆動させる。次いで、該制御器及び位相検知器は、遅延線の伝搬遅延を第二初期遅延へ調節することによって基準クロック信号をスキューされたクロック信号と同期させる。第二初期遅延がロックウインドウ内のものでない場合には、該制御器は出力発生器をして第二の位相シフトされたクロック信号を出力クロックとして使用させる。該制御器は、ロックウインドウ内の初期遅延が見つかるまでこのような態様で継続して動作を行う。
【００１９】
本発明の別の実施例においては、クロック位相シフターが基準クロック信号を受取るべく結合されている。クロック位相シフターは基準クロック信号から位相シフトされている位相シフトされたクロック信号を発生する。基準クロック信号又はクロックシフターからの位相シフトされたクロック信号のうちの１つが遅延線の入力信号として選択される。該遅延線は該制御器及び位相検知器によって制御され、入力クロック信号を遅延し且つスキューされたクロック信号を基準クロック信号と同期させる。
【００２０】
従って、本発明は変化する環境条件に耐えねばならないＩＣ装置及びデジタルシステムにおいて使用することの可能な遅延ロックループ回路を提供している。本発明の遅延ロックループ回路は低周波数適用例にとって適したものである。本発明は以下の説明及び図面を参照してより良く理解される。
【００２１】
【発明の実施の態様】
図３は本発明の１実施例に基づく遅延ロックループ３００を使用したシステムのブロック図である。遅延ロックループ３００は遅延線３１０と、クロック位相シフター３５０と、制御器３３０と、出力発生器３４０と、位相検知器３２０とを有している。遅延ロックループ３００は基準入力端子３０２を介して基準クロック信号ＲＥＦ ＣＬＫを受取り且つ出力端子３０４上に出力クロック信号Ｏ ＣＬＫを発生する。図１に関して先に説明したように、出力クロック信号Ｏ ＣＬＫはクロックスキュー１８０によってスキューされたクロック信号Ｓ ＣＬＫへスキューされており、それは論理回路１９０をクロック動作させる。スキューされたクロック信号Ｓ ＣＬＫは、又、フィードバック経路１７０を介して遅延ロックループ３００のフィードバック端子３０６へフィードバックされる。
【００２２】
遅延ロックループ３００内において、基準クロック信号ＲＥＦ ＣＬＫは遅延線３１０によって遅延されて遅延されたクロック信号Ｄ ＣＬＫを発生する。遅延されたクロック信号Ｄ ＣＬＫは、遅延線３１０における伝搬遅延Ｄだけクロック信号ＲＥＦ ＣＬＫから遅延される。調節可能な遅延線を遅延ロックループ３００と共に使用することも可能である。遅延されたクロック信号Ｄ ＣＬＫはクロック位相シフター３５０の入力端子へ供給され且つ出力発生器３４０の入力端子へ供給される。
【００２３】
クロック位相シフター３５０は１つ又はそれ以上の位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を発生し、尚Ｎは正の整数である。１実施例においては、位相シフトされたクロック信号Ｐ ＣＬＫ １は遅延されたクロック信号Ｄ ＣＬＫから３６０／Ｎ度だけ位相シフトされる。位相シフトされたクロック信号Ｐ ＣＬＫ ２は２×（３６０／Ｎ）度だけ位相シフトされる。位相シフトされたクロック信号Ｐ ＣＬＫ Ｎ−１は（Ｎ−１）×（３６０／Ｎ）度だけ位相シフトされる。従って、一般的に、位相シフトされたクロック信号Ｐ ＣＬＫ ＺはＺ×（３６０／Ｎ）だけ位相シフトされ、尚Ｚは１と（Ｎ−１）との間の整数である。遅延されたクロック信号Ｄ ＣＬＫは位相シフトされたクロック信号Ｐ ＣＬＫ ０と考えることが可能である。何故ならば、遅延されたクロック信号Ｄ ＣＬＫはそれ自身から０度の位相シフトを有しているからである。更に、遅延ロックループ３００の幾つかの実施例においては、クロック位相シフター３５０が遅延されたクロック信号Ｄ ＣＬＫと同一の位相及び周波数を有する位相シフトされた信号Ｐ ＣＬＫ Ｎを発生する。
【００２４】
従って、Ｎが４に等しいクロック位相シフター３５０の実施例においては、位相シフトされたクロック信号Ｐ ＣＬＫ １は遅延されたクロック信号Ｄ ＣＬＫから９０度位相シフトされている。従って、論理的な結果として、位相シフトされたクロック信号Ｐ ＣＬＫ ２は遅延されたクロック信号Ｄ ＣＬＫから１８０度だけ位相シフトされ且つ位相シフトされたクロック信号Ｐ ＣＬＫ ３は遅延されたクロック信号Ｄ ＣＬＫから２７０度だけ位相シフトされる。然しながら、本発明の原理は位相シフトされたクロック信号の間の位相シフト動作のその他のパターンを使用するクロック位相シフター３５０のその他の実施例に対しても適用可能である。
【００２５】
位相シフト動作はクロック信号の周波数ドメインにおける概念である。時間ドメインにおける位相シフト動作の等価なものはクロック信号を遅延させることである。特に、第一クロック信号がＸ度だけ第二クロック信号から位相シフトされると、第一クロック信号はＸ×（Ｐ／３６０）だけ遅延される。尚、Ｐは第一及び第二クロック信号の周期である。従って、位相シフトされたクロック信号Ｐ ＣＬＫ １が遅延されたクロック信号Ｄ ＣＬＫから９０度位相シフトされている場合には、位相シフトされたクロック信号Ｐ ＣＬＫ １は遅延されたクロック信号Ｄ ＣＬＫの周期の４分の１だけ遅延される。位相シフト動作によって発生される遅延を他の伝搬遅延から区別するために、位相シフト動作によって発生される遅延は位相シフトされた遅延Ｐ Ｄ Ｚと呼ばれる。位相シフトされたクロック信号Ｐ ＣＬＫ ＺはＺ×（３６０／Ｎ）度だけ位相シフトされているので、位相シフトされたクロック信号Ｐ ＣＬＫ ＺはＺ×（Ｐ／Ｎ）に等しい位相シフトされた遅延Ｐ Ｄ Ｚを有しており、尚Ｚは１と（Ｎ−１）との間の整数である。
【００２６】
図４はＮが４に等しい場合の遅延ロックループ３００（図３）に対するタイミング線図を示している。特に、クロック位相シフター３５０は遅延されたクロック信号Ｄ ＣＬＫと９０度位相がずれた位相シフトされたクロック信号Ｐ ＣＬＫ １を発生する。従って、位相シフトされたクロック信号Ｐ ＣＬＫ １はクロック周期Ｐの４分の１だけ遅延されている。クロック位相シフター３５０は遅延されたクロック信号Ｄ ＣＬＫと１８０度位相がずれた位相シフトされたクロック信号Ｐ ＣＬＫ ２を発生する。従って、位相シフトされたクロック信号Ｐ ＣＬＫ ２はクロック周期Ｐの半分だけ遅延されている。最後に、クロック位相シフター３５０は遅延されたクロック信号Ｄ ＣＬＫと２７０度位相がずれた位相シフトされたクロック信号Ｐ ＣＬＫ ３を発生する。従って、位相シフトされたクロック信号Ｐ ＣＬＫ ３はクロック周期Ｐの４分の３だけ遅延されている。
【００２７】
図３に戻ると、クロック位相シフター３５０は出力発生器３４０の種々の入力端子へ位相シフトされたクロック信号を供給する。遅延ロックループ３００の幾つかの実施例においては、クロック位相シフター３５０は、オプションとしてのコンフィギュレーション（形態特定）バス３６０上で１個又はそれ以上のコンフィギュレーション（形態特定）信号ＣＦＧを使用して形態特定することが可能である。コンフィギュレーション信号ＣＦＧによって形態特定されるクロック位相シフター３５０の１実施例について図７を参照して以下に説明する。コンフィギュレーション（形態特定）信号ＣＦＧはコンフィギュレーション端子３０８上で受取られ且つコンフィギュレーションバス３６０によってクロック位相シフター３５０及び制御器３３０へ経路付けされる。出力発生器３４０は遅延されたクロック信号Ｄ ＣＬＫ又は位相シフトされたクロック信号のうちの１つを選択して出力クロック信号Ｏ ＣＬＫとして供給する。クロック位相シフター３５０が位相シフトされたクロック信号Ｐ ＣＬＫ Ｎを供給する遅延ロックループ３００の実施例の場合には、出力発生器３４０は遅延されたクロック信号Ｄ ＣＬＫの代わりに位相シフトされたクロック信号Ｐ ＣＬＫ Ｎを使用することが可能である。制御器３３０は出力発生器３４０を制御する。
【００２８】
制御器３３０は位相検知器３２０からのスキューされたクロック信号Ｓ ＣＬＫ及び基準クロック信号ＲＥＦ ＣＬＫに関する位相情報を受取る。特に、位相検知器３２０は、スキューされたクロック信号Ｓ ＣＬＫと基準クロック信号ＲＥＦ ＣＬＫとの同期を達成するために遅延線３１０からの伝搬遅延Ｄを増加させるべきか又は減少させるべきかを制御器３３０へ通知する。伝搬遅延Ｄを増加させるか又は減少させるかを決定するに過ぎない位相検知器３２０の実施例の場合には、ジッターフィルター（不図示）を使用してクロックジッターを減少させることが可能である。１実施例においては、ジッターフィルターはアップダウンカウンタ（不図示）であって、それは伝搬遅延Ｄを減少させるべきである場合には１だけデクリメントし且つ伝搬遅延Ｄを増加させるべきである場合には１だけインクリメントする。然しながら、アップダウンカウンタが０又は何等かのその他の所定の数に到達するまで伝搬遅延Ｄが調節されることはない。伝搬遅延Ｄが調節される場合には、アップダウンカウンタは最大値の半分にリセットされる。その他の実施例においては、位相検知器３２０は伝搬遅延Ｄが増加されるべきか又は減少されるべき量を計算する。ロック取得期間中に、制御器３３０は、伝搬遅延Ｄの初期伝搬遅延ＩＤがロックウインドウＷ内にあるようにスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させようとする。
【００２９】
図５はロックウインドウＷの概念を例示している。上述したように、伝搬遅延Ｄは最小伝搬遅延Ｄ ＭＩＮと最大伝搬遅延Ｄ ＭＡＸとの間でなければならない。Ｄ ＭＩＮ及びＤ ＭＡＸに対する典型的な値は、夫々、３．２ナノ秒及び４６．８ナノ秒である。ロック取得期間中に、制御器３３０は、伝搬遅延Ｄの初期伝搬遅延ＩＤがロックウインドウＷ内にあることを確保する。特に、同期が最初に確立される場合に、初期伝搬遅延ＩＤはロックウインドウ最小値Ｗ ＭＩＮとロックウインドウ最大値Ｗ ＭＡＸとの間でなければならない。ロックウインドウＷに関する限界は、遅延ロックループ３００が一度ロック取得を完了すると、遅延ロックループ３００は遅延ロックループ３００を包含するシステムがそのシステムの設計容量内で動作する限り同期を維持することが可能であることを保証するように設定される。
【００３０】
例えば、遅延ロックループ３００を包含するシステムは、通常、ある範囲の動作条件において動作することが可能である。その動作条件の範囲は、伝搬遅延ＳＫＥＷが伝搬遅延値ＳＫＥＷ ＭＡＸにおける最大である場合の最大限界条件を包含している。同様に、その動作条件範囲は、又、伝搬遅延ＳＫＥＷが伝搬遅延値ＳＫＥＷ ＭＩＮにおける最小である最小限界条件を包含している。従って、システムの動作期間中における伝搬遅延ＳＫＥＷにおける最大変化（ＤＥＬＴＡ ＳＫＥＷ）は伝搬遅延値ＳＫＥＷ ＭＡＸ−伝搬遅延値ＳＫＥＷ ＭＩＮに等しい（即ち、ＤＥＬＴＡ ＳＫＥＷ＝ＳＫＥＷ ＭＡＸ−ＳＫＥＷ ＭＩＮである）。ロック維持期間中の最大の保護のためには、ロックウインドウ最初値Ｗ ＭＩＮは最小伝搬遅延Ｄ ＭＩＮ＋ＤＥＬＴＡ ＳＫＥＷと等しくさせることが可能である。同様に、ロックウインドウ最大値Ｗ ＭＡＸは最大伝搬遅延Ｄ ＭＡＸ−ＤＥＬＴＡ ＳＫＥＷと等しくすることが可能である。本発明の１実施例においては、ロックウインドウ最小値Ｗ ＭＩＮは最大伝搬遅延Ｄ ＭＡＸの約１６．５％に等しく且つロックウインドウ最大値Ｗ ＭＡＸは最大伝搬遅延Ｄ ＭＡＸの約６７．８％に等しい。
【００３１】
図１に関して上述したように、従来の遅延ロックループの場合には、スキューされたクロック信号Ｓ ＣＬＫの基準クロック信号ＲＥＦ ＣＬＫとの同期は、伝搬遅延Ｄ＋伝搬遅延ＳＫＥＷが周期Ｐの倍数に等しい場合に達成される。式の形で表すと、
Ｄ ＋ ＳＫＥＷ ＝ ＭＵＬＴ（Ｐ） （１）
であり、尚ＭＵＬＴ（Ｐ）はＰの倍数を表している。通常、ＳＫＥＷよりも大きなＰの最も小さな倍数が使用される。
【００３２】
遅延ロックループ３００の場合には、制御器３３０も位相シフトされたクロック信号からの遅延を使用することが可能である。従って、遅延ロックループ３００は、伝搬遅延Ｄ＋位相シフトされたクロック信号からの位相シフトされた遅延Ｐ Ｄ＋伝搬遅延ＳＫＥＷが周期Ｐの倍数である場合に同期を達成することが可能である。式の形においては、
Ｄ ＋ Ｐ Ｄ Ｚ ＋ ＳＫＥＷ ＝ ＭＵＬＴ（Ｐ） （２）
尚、Ｐ Ｄ Ｚは位相シフトされたクロック信号Ｐ ＣＬＫ Ｚからの位相シフトされた遅延を表している。通常、伝搬遅延ＳＫＥＷよりも大きなＰの最も小さな倍数＋位相シフトされた遅延Ｐ Ｄ Ｚが使用される。図３を参照して上述したように、クロック位相シフター３５０の１実施例においては、位相シフトされたクロック信号Ｐ ＣＬＫ Ｚの位相シフトされた遅延Ｐ Ｄ ＺはＺ×（Ｐ／Ｎ）に等しく、尚Ｚは０と（Ｎ−１）との間の整数である。Ｚが０に等しい場合には、制御器３３０は出力発生器３４０をして遅延されたクロック信号Ｄ ＣＬＫを出力クロック信号Ｏ ＣＬＫとして使用させる。従って位相シフトされた遅延Ｐ Ｄ ０は０に等しい。
【００３３】
明確にさせるために、初期遅延ＩＤは、出力発生器３４０が出力クロック信号Ｏ ＣＬＫに対して遅延されたクロック信号Ｄ ＣＬＫを使用する場合に初期遅延ＩＤ ０と呼称することが可能である。同様に、初期遅延ＩＤは、出力発生器３４０が出力クロック信号Ｏ ＣＬＫに対して位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用する場合に初期遅延ＩＤ Ｚとして呼称することが可能であり、尚Ｚは１と（Ｎ−１）との間の正の整数である。従って、ロック取得の終りにおいて、式（２）は以下の如くに書き直すことが可能である。
【００３４】
ＩＤ Ｚ ＋ Ｐ Ｄ Ｚ ＋ ＳＫＥＷ ＝ ＭＵＬＴ（Ｐ） （３）
式（３）を書き直すと、次式が与えられる。
【００３５】
ＩＤ ＝Ｚ ＝ ＭＵＬＴ（Ｐ） − ＳＫＥＷ − Ｐ Ｄ Ｚ
（４）
且つ、Ｐ Ｄ ＺをＺ×（Ｐ／Ｎ）で代入すると次式が与えられる。
【００３６】
ＩＤ Ｚ ＝ ＭＵＬＴ（Ｐ） − ＳＫＥＷ − Ｚ×（Ｐ／Ｎ）
（５）
通常、正の初期遅延ＩＤ ＺとなるＰの最も小さな倍数が使用される。初期遅延ＩＤ Ｚが最小伝搬遅延Ｄ ＭＩＮより小さいか又は最大伝搬遅延Ｄ ＭＡＸよりも大きい場合においては、遅延ロックループ３００は位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用してスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させることは不可能である。
【００３７】
制御器３３０は出力クロック信号Ｏ ＣＬＫを駆動するために、位相シフトされたクロック信号Ｐ ＣＬＫ Ｚのうちのいずれか１つを選択することが可能であるので、制御器３３０はＮ個の初期遅延値から選択することが可能である。可能な初期遅延値は最小オフセット値（ＭＵＬＴ（Ｐ）−ＳＫＥＷ）から最大値（ＭＵＬＴ（Ｐ）−ＳＫＥＷ＋（Ｎ−１）／（Ｎ×周期Ｐ））の範囲にわたっている。各初期遅延値の間の差は周期ＰをＮで割算したものである。例えば、Ｎが４に等しい場合には、周期Ｐは４０ナノ秒に等しく、且つ伝搬遅延ＳＫＥＷは２５ナノ秒に等しく、従って初期遅延ＩＤ ０,ＩＤ １,ＩＤ ２,ＩＤ ３は、夫々、１５ナノ秒、５ナノ秒、３５ナノ秒、２５ナノ秒に等しい（式（５）を使用して計算される）。Ｎが４に等しい場合には、周期Ｐは４０ナノ秒に等しく、且つ伝搬遅延ＳＫＥＷは５５ナノ秒に等しく、従って初期遅延ＩＤ ０,ＩＤ １,ＩＤ ２,ＩＤ ３は、夫々、２５ナノ秒、１５ナノ秒、５ナノ秒、３５ナノ秒に等しい。従って、制御器３３０はロックウインドウＷ内において１つ又はそれ以上の初期遅延値を見つけ出す可能性がある。１つを超える初期遅延値がロックウインドウＷ内にある場合には、制御器３３０はロックウインドウＷ内の初期遅延値のうちのいずれか１つを選択することが可能である。
【００３８】
制御器３３０の幾つかの実施例は、上述した計算を実施して、どの位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用するかを決定することが可能である。然しながら、その他の実施例はどの位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用するかを決定するために試行錯誤を行う。試行錯誤を行う制御器３３０の１実施例を図９を参照して以下に説明する。
【００３９】
図６は図３のクロック位相シフター３５０の１実施例を示している。図６におけるクロック位相シフター３５０の実施例は位相検知器６２０及び複数個の遅延線６１０ １乃至６１０ Ｎを有している。遅延線６１０ １乃至６１０ Ｎは直列に結合されている。遅延線６１０ １の入力端子は遅延されたクロック信号Ｄ ＣＬＫ（図３）等の入力クロック信号を受取る。遅延線６１０ Ｎの出力端子は位相検知器６２０の入力端子へ結合している。位相検知器６２０は、又、別の入力端子上の入力クロック信号Ｄ ＣＬＫを受取る。位相検知器６２０は制御線６２５を介して全ての遅延線を並列的に制御し、且つ各遅延線は同一の量の伝搬遅延を与える。従って、入力クロック信号Ｄ ＣＬＫ及び遅延線６１０ Ｎの出力端子上のクロック信号Ｐ ＣＬＫ Ｎは同期され、即ち同相である。更に、位相検知器６２０は遅延線６１０ １乃至６１０ Ｎによって発生される全体的な伝搬遅延を入力クロックの１周期Ｐと等しくさせる。従って、各遅延線はＰ／Ｎの伝搬遅延を与える。従って、遅延線６１０ １の出力端子はＰ／Ｎだけ入力クロック信号から遅延されているクロック信号を供給し、一方遅延線６１０ ２の出力端子は２×Ｐ／Ｎだけ入力クロック信号から遅延されているクロック信号を供給する。一般的に、遅延線６１０ Ｚの出力端子はＺ×Ｐ／Ｎだけ入力クロック信号から遅延されているクロック信号を供給し、尚Ｚは１とＮ−１との間の整数である。従って、入力クロック信号が遅延されたクロック信号Ｄ ＣＬＫである場合には、遅延線６１０ １乃至６１０ Ｎ−１の出力端子は夫々位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を供給する。クロック位相シフター３５０の幾つかの実施例も遅延されたクロック信号Ｄ ＣＬＫと同一の位相を有する遅延線６１０ Ｎの出力端子上にクロック信号Ｐ ＣＬＫ Ｎを発生する。
【００４０】
図７は図３のクロック位相シフター３５０のコンフィギャラブル即ち形態特定可能な実施例を示している。特に、図７のクロック位相シフターは、入力クロック信号に関して９０度、１８０度、及び２７０度位相がずれている３つの位相シフトされたクロック信号を発生させる第一モードに形態特定させることが可能である。第二モードにおいては、図７のクロック位相シフターは、入力クロック信号に関して１８０度位相がずれている単一の位相シフトされたクロック信号を発生する。図７のクロック位相シフターは、位相検知器７２０と、遅延線７１０ １,７１０ ２,７１０ ３,７１０ ４と、マルチプレクサ７３０ １，７３０ ２，７３０ ３、７３０ ４を有している。コンフィギュレーション（形態特定）線７４０はマルチプレクサ７３０ １乃至７３０ ４の選択端子へ結合している。
【００４１】
遅延線７１０ １の入力端子は例えば遅延されたクロック信号Ｄ ＣＬＫ（図３）等の入力クロック信号を受取るべく結合されている。各遅延線７１０ Ｚの出力端子はマルチプレクサ７３０ Ｚの論理１入力端子へ結合しており、尚Ｚは１と３との間の整数である。各マルチプレクサ７３０ Ｚの出力端子は遅延線７１０ Ｚ＋１の入力端子へ結合しており、尚Ｚは１と３との間の整数である。マルチプレクサ７３０ ４の出力端子は位相検知器７２０の入力端子へ結合している。マルチプレクサ７３０ １及びマルチプレクサ７３０ ３の論理０入力端子は接地へ結合している。然しながら、マルチプレクサ７３０ ２の論理０入力端子は遅延線７１０ １の出力端子へ結合している。同様に、マルチプレクサ７３０ ４の論理０入力端子は遅延線７１０ ３の出力端子へ結合している。位相検知器７２０は、又、別の入力端子上で入力クロック信号Ｄ ＣＬＫを受取る。位相検知器７２０は位相検知器６２０に関して上述したように遅延線７１０ １乃至７１０ ４を並列的に制御する。
【００４２】
コンフィギュレーション線７４０が論理１に設定され、図７の実施例を第一モードとさせると、遅延線７１０ １乃至７１０ ４は直列に結合される。第一モードにおいては、各遅延線はＰ／４の遅延を与える。従って、入力クロック信号が遅延されたクロック信号Ｄ ＣＬＫである場合には、各マルチプレクサ７３０ Ｚの出力端子は位相シフトされたクロック信号Ｐ ＣＬＫ １,Ｐ ＣＬＫ ２,Ｐ ＣＬＫ ３を供給することが可能である。
【００４３】
然しながら、コンフィギュレーション線７４０が論理０へ引っ張られると、そのことは図７の実施例を第二モードとさせ、遅延線７１０ １及び７１０ ３のみが直列に結合される。遅延線７１０ ２及び７１０ ４はそれらの入力端子を夫々マルチプレクサ７３０ １及び７３０ ３を介して接地へ結合させる。第二モードにおいては遅延線７１０ １及び７１０ ３の各々はＰ／２の遅延を与える。遅延線７１０ ２及び７１０ ４の入力端子を接地へ結合させることは電力消費及びスイッチングノイズを減少させる。然しながら、第二モードにおいては、図７の実施例は、入力クロック信号と１８０度位相がずれており且つマルチプレクサ７３０ ２の出力端子において発生される１個の出力クロック信号を発生するに過ぎない。
【００４４】
図８は図３の出力発生器３４０の１つの実施例を示している。図８の出力発生器はＮ入力マルチプレクサ８１０を有している。Ｎ入力マルチプレクサ８１０はＮ個の入力端子８１０ ０乃至８１０ Ｎ−１、選択端子８１２、出力端子８１４を有している。図８の出力発生器３４０の実施例が図３の遅延ロックループ３００において使用されている場合には、選択端子８１２は制御器３３０へ結合され、入力端子８１０ ０は遅延されたクロック信号Ｄ ＣＬＫを受取るべく結合され、出力端子８１４は出力クロック信号Ｏ ＣＬＫを供給し、且つ入力端子８１０ １乃至８１０ Ｎ−１は夫々位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を受取るべく結合される。選択端子８１２上の選択信号はどの入力信号が出力端子８１４上に供給されるかを決定する。出力発生器８４０のその他の実施例は、例えばクロックバッファ及びクロック分割器等の付加的な回路を包含することが可能である。更に、出力発生器３４０の幾つかの実施例は例えば位相シフトされたクロック信号の種々の形態のもの等の付加的なクロック信号を駆動する。
【００４５】
図９は図３の制御器３３０の１実施例に対する状態図９００を示している。パワーアップ又はリセットが発生すると、制御器３３０はリセットステージ９１０へ遷移する。リセットステージ９１０において、制御器３３０は位相カウンタ（不図示）を０へセットし、そのことは出力発生器３４０をして出力クロック信号Ｏ ＣＬＫとして遅延されたクロック信号Ｄ ＣＬＫを供給させ、且つ遅延線３１０（図３）の伝搬遅延Ｄを開始遅延値へ調節する。伝搬遅延Ｄに対する開始遅延値は、例えば、最小伝搬遅延Ｄ ＭＩＮ、最大伝搬遅延Ｄ ＭＡＸ、又は最小伝搬遅延Ｄ ＭＩＮ及び最大伝搬遅延Ｄ ＭＡＸの平均を包含している。次いで、制御器９１０はロック取得ステージ９２０へ遷移する。
【００４６】
ロック取得ステージ９２０において、制御器３３０は基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させる。特に、制御器３３０は位相検知器３２０からの信号に基づいて遅延線３１０の伝搬遅延Ｄを調節する。位相検知器３２０は、スキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させるために伝搬遅延Ｄを増加させねばならないか又は減少させねばならないかを決定する。ロック取得は図３乃至６を参照して上に詳細に説明しており、従って、その説明の繰返しは割愛する。幾つかの実施例においては、クロック位相シフター３５０もパワーオン／リセット信号によってリセットされる。これらの実施例のうちの幾つかの場合には、制御器３３０は、クロック位相シフター３５０が位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を発生する後となるまで、伝搬遅延Ｄを調節するものではない。制御器３３０がスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させることが不可能である場合には、制御器３３０は以下に説明するようにインクリメント位相ステージ９５０へ遷移する。そうでない場合には、制御器３３０は、制御器３３０がスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫ（遅延線３１０における初期的伝搬遅延ＩＤを有している）と同期させた後にチェックロックウインドウステージ９３０へ遷移する。
【００４７】
チェックロックウインドウステージ９３０において、制御器３３０は、初期的伝搬遅延ＩＤがロックウインドウＷ内にあるか否かを決定せねばならない。特に、伝搬遅延ＩＤがロックウインドウ最小値Ｗ ＭＩＮより大きく且つロックウインドウ最大値Ｗ ＭＡＸより小さい場合には、伝搬遅延ＩＤはロックウインドウＷ内にある。初期的伝搬遅延ＩＤがロックウインドウＷ内にない場合には、制御器３３０はインクリメント位相ステージ９５０へ遷移する。そうでない場合には、制御器３３０はロック維持ステージ９４０へ遷移する。
【００４８】
ロック維持ステージ９４０において、制御器３３０は遅延線３１０の伝搬遅延Ｄを調節してスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫとの同期を維持する。ロック維持については先に詳細に説明したので、その説明の繰返しは割愛する。上述したように、本発明はシステム環境条件にわたってロックを維持することが可能である。従って、制御器３３０は、制御器３３０をしてリセットステージ９１０へ遷移させるリセットが発生しない限り、ロック維持ステージ９４０に留まる。
【００４９】
インクリメント位相ステージ９５０において、制御器３３０は位相カウンタをインクリメントさせ、そのことは出力発生器３４０をして異なる位相シフトされたクロック信号を選択させる。更に、制御器３３０は遅延線３１０をリセットし、従って伝搬遅延Ｄはリセットステージ９１０において使用された開始遅延値へ復帰する。次いで、制御器３３０はロック取得ステージ９２０へ遷移し且つ上述した如くに進行する。
【００５０】
図１０は遅延ロックループ３００の別の実施例のブロック図である。図１０の実施例は図３の実施例に関して上述したものと同一の原理を使用している。然しながら、図１０の実施例においては、クロック位相シフター３５０は基準クロック信号ＲＥＦ ＣＬＫを使用して位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を発生する。基準クロック信号ＲＥＦ ＣＬＫ及び位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１は入力セレクタ１０４０へ結合されている。入力セレクタ１０４０は基準クロック信号ＲＥＦ ＣＬＫか又は位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１のうちの１つのいずれかを遅延線入力クロック信号ＤＬＩ ＣＬＫとして選択し、それは遅延線３１０の入力端子へ供給される。遅延線３１０は出力クロック信号Ｏ ＣＬＫを駆動する。制御器１０３０は入力セレクタ１０４０及び遅延線３１０を位相検知器３２０によって供給される位相情報に基づいて制御し、従って遅延線３１０はスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させる伝搬遅延Ｄを与える。入力セレクタ１０４０は出力発生器３４０と同一の回路構成を使用して実現することが可能である。
【００５１】
本発明の種々の実施例において、新規な構成を遅延ロックループについて説明した。クロック信号の周期に比例する伝搬遅延を与えるためにクロック位相シフターを使用することによって、本発明はロック取得において初期的伝搬遅延のクロック信号制御を与えることが可能である。ロックウインドウ内の初期的伝搬遅延のみを受付けることにより、本発明は本発明を使用するシステムの全体的な環境条件範囲にわたってクロック信号の同期を維持することが可能である。更に、クロック位相シフターはクロック信号の周期に比例する伝搬遅延を供給するので、本発明は高及び低周波数クロック信号の両方を使用するシステムへ適用することが可能である。更に、本発明の遅延ロックループは例えばＦＰＧＡ、ＤＳＰチップ、又はマイクロプロセサ等の単一のシリコンチップ上に完全に組込むことの可能な純粋にデジタル回路で実現することが可能である。
【００５２】
上述した本発明の構成及び方法の種々の実施例は本発明の原理の例示的なものに過ぎず本発明の範囲を前述した特定の実施例に制限することを意図したものではない。例えば、この開示に鑑み、当業者はその他のクロック位相シフター、遅延線、出力発生器、制御器、位相検知器等を構成することが可能であり、且つこれらの変形特徴を使用して本発明の原理に基づく方法、回路又はシステムを形成することが可能である。従って、本発明は添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】 従来の遅延ロックループを使用したシステムのブロック図。
【図２Ａ】 図１のシステムに対するタイミング線図。
【図２Ｂ】 図１のシステムに対するタイミング線図。
【図２Ｃ】 図１のシステムに対するタイミング線図。
【図３】 本発明に基づく遅延ロックループの１実施例を使用したシステムのブロック図。
【図４】 図３の遅延ロックループに対するタイミング線図。
【図５】 本発明の１実施例に基づいて使用されるロックウインドウを示した概略図。
【図６】 本発明に基づくクロック位相シフターの１実施例のブロック図。
【図７】 本発明に基づくクロック位相シフターの別の実施例のブロック図。
【図８】 本発明に基づく出力発生器のブロック図。
【図９】 本発明に基づく制御器の１実施例に対する状態図。
【図１０】 本発明に基づく遅延ロックループの別の実施例を使用したシステムのブロック図。
【発明の属する技術分野】
本発明はデジタルエレクトロニクス用の遅延ロックループ（ＤＬＬ）に関するものである。更に詳細には、本発明は、広い周波数範囲にわたってクロック信号をロックすることの可能なＤＬＬに関するものである。
【０００２】
【従来の技術】
ボードレベルのシステム及びチップレベルのシステムを包含する同期デジタルシステムは、システム全体にわたっての要素を同期させるために１個又はそれ以上のクロック信号に依存する。典型的に、１個又はそれ以上のクロック信号は１本又はそれ以上のクロック線を介してシステム全体にわたり分布される。然しながら、例えばクロックバッファ遅延、高度に負荷がかけられたクロック線の高い容量、伝搬遅延等の種々の問題に起因して、システムの異なる部分におけるクロック信号の上昇エッジは同期されない場合がある。システムのある部分における上昇（又は下降）エッジとシステムの別の部分における対応する上昇（又は下降）エッジとの間の時間差は「クロックスキュー」と呼ばれる。
【０００３】
クロックスキューはデジタルシステムの機能障害を発生させる場合がある。例えば、デジタルシステムにおける回路にとって第二フリップフロップ入力を駆動する第一フリップフロップ出力を有するものであることが一般的である。両方のフリップフロップのクロック入力上のクロックが同期されている場合には、第一フリップフロップにおけるデータは成功裡に第二フリップフロップ内にクロック入力される。然しながら、第二フリップフロップ上のアクティブエッジがクロックスキューによって遅延される場合には、第二フリップフロップは第一フリップフロップが状態を変化させる前に第一フリップフロップからのデータを取得しない可能性がある。
【０００４】
クロックスキューを最小とさせるためにデジタルシステムにおいては遅延ロックループが使用されている。遅延ロックループは、典型的に、システムのある部分における基準クロック信号のアクティブエッジをシステムの別の部分からのフィードバッククロック信号と同期させるために遅延要素を使用する。図１は論理回路１９０へ結合されている従来の遅延ロックループ１００のブロック図を示している。遅延ロックループ１００は、遅延線１１０と位相検知器１２０とを有しており、基準クロック信号ＲＥＦ ＣＬＫを受取り且つ出力クロック信号Ｏ ＣＬＫを駆動する。
【０００５】
遅延線１１０は、出力クロック信号Ｏ ＣＬＫを供給する前に可変伝搬遅延Ｄだけ基準クロック信号ＲＥＦ ＣＬＫを遅延させる。従って、出力クロック信号Ｏ ＣＬＫの各クロックエッジは、伝搬遅延Ｄ（図２Ａ参照）だけ基準クロック信号ＲＥＦ ＣＬＫの対応するクロックエッジに対して遅れている。位相検知器１２０は以下に説明するように遅延線１１０を制御する。遅延線１１０は最小伝搬遅延Ｄ ＭＩＮ及び最大伝搬遅延Ｄ ＭＡＸを発生することが可能である。
【０００６】
出力クロック信号Ｏ ＣＬＫが論理回路１９０に到達する前に、出力クロック信号Ｏ ＣＬＫはクロックスキュー１８０だけスキューされる。クロックスキュー１８０は、出力クロック信号Ｏ ＣＬＫを担持するクロック信号線上の伝搬遅延（例えば、クロック信号線上の高度の負荷に起因する）又は種々のクロックバッファ（不図示）における遅延によって発生される場合がある。出力クロック信号Ｏ ＣＬＫを出力クロック信号Ｏ ＣＬＫのスキューしたものから区別するために、該スキューしたものはスキューされたクロック信号Ｓ ＣＬＫと呼称する。スキューしたクロック信号Ｓ ＣＬＫは論理回路１９０内のクロック回路のクロック入力端子（不図示）を駆動する。スキューしたクロック信号Ｓ ＣＬＫは、又、フィードバック経路１７０を介して遅延ロックループ１００へ経路付けされる。典型的に、フィードバック経路１７０は特にスキューされたクロック信号Ｓ ＣＬＫを遅延ロックループ１１０へ経路付けするために専ら使用される。従って、フィードバック経路１７０上の何等かの伝搬遅延は最小であり無視可能なスキューを発生するに過ぎない。
【０００７】
図２Ａは基準クロック信号ＲＥＦ ＣＬＫと、出力クロック信号Ｏ ＣＬＫと、スキューしたクロック信号Ｓ ＣＬＫのタイミング線図を与えている。これら３つのクロック信号は同一の周波数Ｆ（不図示）及び周期Ｐを有しており、且つ全てがアクティブ高である（即ち、上昇エッジがアクティブエッジである）。出力クロック信号Ｏ ＣＬＫは伝搬遅延Ｄによって遅延されるので、出力クロック信号Ｏ ＣＬＫのクロックエッジ２２０は伝搬遅延Ｄだけ基準クロック信号ＲＥＦ ＣＬＫの対応するクロックエッジ２１０から遅れる。同様に、スキューしたクロック信号Ｓ ＣＬＫのクロックエッジ２３０は、クロックスキュー１８０（図１）によって発生された伝搬遅延である伝搬遅延ＳＫＥＷだけ出力クロック信号Ｏ ＣＬＫの対応するクロックエッジ２２０に対して遅れる。従って、スキューしたクロック信号Ｓ ＣＬＫのクロックエッジ２３０は、伝搬遅延Ｄ＋伝搬遅延ＳＫＥＷに等しい伝搬遅延ＤＳＫＥＷだけ基準クロック信号ＲＥＦ ＣＬＫのクロックエッジ２１０に対して遅れる。
【０００８】
遅延ロックループ１００は、遅延線１１０を制御することによって伝搬遅延Ｄを制御する。然しながら、遅延線１１０は負の遅延を発生することは不可能であり、従って、クロックエッジ２３０はクロックエッジ２１０に対して同期させることは不可能である。然しながら、クロック信号は周期的な信号である。従って、遅延ロックループ１００は、スキューされたクロック信号Ｓ ＣＬＫのクロックエッジ２４０が基準クロック信号ＲＥＦ ＣＬＫのクロックエッジ２１０と同期するように、出力クロック信号Ｏ ＣＬＫを更に遅延させることによって基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させることが可能である。図２Ｂに示したように、伝搬遅延Ｄは、伝搬遅延ＤＳＫＥＷが周期Ｐに等しいように調節される。特に、遅延線１１０は、伝搬遅延Ｄが周期Ｐ−伝搬遅延ＳＫＥＷに等しくなるまで増加されるようにチューニングされる。伝搬遅延ＤＳＫＥＷは同期を得るために周期Ｐの任意の倍数増加させることが可能であるが、殆どの遅延ロックループはこのように大きな伝搬遅延を発生することが可能な遅延線を有するものではない。
【０００９】
位相検知器１２０（図１）は遅延線１１０を制御して伝搬遅延Ｄを規制する。遅延ロックループ１００に対する実際の制御メカニズムは異なる場合がある。例えば、遅延ロックループ１００の１つの態様においては、遅延線１１０はパワーオン又はリセットの後の最小伝搬遅延Ｄ ＭＩＮに等しい伝搬遅延Ｄで開始する。次いで、位相検知器１１０が、基準クロック信号ＲＥＦ ＣＬＫがスキューされたクロック信号Ｓ ＣＬＫと同期されるまで伝搬遅延Ｄを増加させる。別のシステムにおいては、遅延ロックループ１００は、パワーオン又はリセットの後に、最小伝搬遅延Ｄ ＭＩＮ及び最大伝搬遅延Ｄ ＭＡＸの平均に等しい伝搬遅延Ｄで開始する。次いで、位相検知器１２０は基準クロック信号ＲＥＦ ＣＬＫをスキューされたクロック信号Ｓ ＣＬＫと同期させるために伝搬遅延Ｄを増加させるか又は減少させるか（又はどちらもしないか）を決定する。例えば、位相検知器１２０は、図２Ａに示したクロック信号に対し伝搬遅延Ｄを増加させる。然しながら、位相検知器１２０は、図２Ｃに示したクロック信号に対しては伝搬遅延Ｄを減少させる。
【００１０】
図２Ｃにおいて、スキューされたクロック信号Ｓ ＣＬＫは基準クロック信号ＲＥＦ ＣＬＫに対して「遅れている」と言われる。何故ならば、基準クロック信号ＲＥＦ ＣＬＫの上昇エッジとスキューされているクロック信号Ｓ ＣＬＫの次の上昇エッジとの間の時間は、スキューされているクロック信号Ｓ ＣＬＫの上昇エッジと基準クロック信号ＲＥＦ ＣＬＫの次の上昇エッジとの間の時間よりも小さいからである。然しながら、図２Ａにおいて、基準クロック信号ＲＥＦ ＣＬＫはスキューされたクロック信号Ｓ ＣＬＫに対して「遅れ」ていると言われる。何故ならば、スキューされたクロック信号Ｓ ＣＬＫの上昇エッジと基準クロック信号ＲＥＦ ＣＬＫの次の上昇エッジとの間の時間は、基準クロック信号ＲＥＦ ＣＬＫの上昇エッジとスキューされたクロック信号Ｓ ＣＬＫの次の上昇クロックエッジとの間の時間よりも小さいからである。一方、図２Ａにおいて、スキューされたクロック信号Ｓ ＣＬＫは基準クロック信号ＲＥＦ ＣＬＫに対して「先行」していると言うことが可能である。
【００１１】
基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させた後に、遅延ロックループ１００は基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫをモニタし且つ伝搬遅延Ｄを調節して同期を維持する。例えば、多分温度上昇によって発生されて伝搬遅延ＳＫＥＷが増加すると、遅延ロックループ１００は補償を行うために伝搬遅延Ｄを減少させねばならない。逆に、伝搬遅延ＳＫＥＷが、多分、温度が低下することによって発生されて減少すると、遅延ロックループ１００は補償を行うために伝搬遅延Ｄを増加させねばならない。遅延ロックループ１００が最初に基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させるべく試みる時間はロック取得と呼ばれる。遅延ロックループ１００が同期を維持することを試みる時間はロック維持と呼ばれる。ロック取得の終り、即ち同期が最初に確立された場合の伝搬遅延Ｄの値は初期伝搬遅延ＩＤと呼ばれる。
【００１２】
然しながら、上述したように、遅延線１１０は最小伝搬遅延Ｄ ＭＩＮと最大伝搬遅延Ｄ ＭＡＸとの間の伝搬遅延を与えることが可能であるに過ぎない。ロック維持期間中に、遅延ロックループ１００は、最小伝搬遅延Ｄ ＭＩＮよりも小さな伝搬遅延Ｄが同期を維持するために必要とされる場合に、同期を失う場合がある。同様に、最大伝搬遅延Ｄ ＭＡＸより大きな伝搬遅延Ｄが同期を維持するために必要とされる場合に同期を失う場合がある。
【００１３】
例えば、遅延ロックループ１００を使用しているシステムが非常に高温にある間にロック取得が発生すると、遅延ロックループ１００は非常に小さな初期伝搬遅延ＩＤでもって同期を達成する蓋然性がある。何故ならば、伝搬遅延ＳＫＥＷは周期Ｐに関して大きいものである可能性があるからである。システムの温度が更に増加するに従い、伝搬遅延ＳＫＥＷは、伝搬遅延ＳＫＥＷ＋最小伝搬遅延Ｄ ＭＩＮが周期Ｐよりも大きい点にまで増加する可能性がある。この場合には、遅延ロックループ１００は再度ロック取得を行わねばならず、そのことは出力クロック信号Ｏ ＣＬＫ内にグリッジ及びノイズを導入する可能性があり、そのことはスキューされたクロック信号Ｓ ＣＬＫ内にグリッジ及びノイズを発生させる可能性がある。
【００１４】
【発明が解決しようとする課題】
クリチカル即ち臨界的なシステムの場合には、このようなグリッジは許容不可能なものである。更に、複数個のクロック周波数で動作するように設計されたシステムの場合には、低周波数動作はその問題を複雑化する蓋然性がある。何故ならば、クロック周期Ｐは非常に長いからである。長いクロック周期はより広い時間間隔にわたって伝搬遅延Ｄを変換させる可能性がある。従って、広範なクロック周波数及び環境限界にわたって同期を維持することが可能な遅延ロックループに対する必要性が存在している。
【００１５】
【課題を解決するための手段】
本発明はロックウインドウ内の初期的伝搬遅延を有する遅延線を使用して基準クロック信号をスキューしたクロック信号と同期させる遅延ロックループを提供している。ロックウインドウは、伝搬遅延の最小伝搬遅延と最大伝搬遅延との間の時間期間である。ロックウインドウの範囲は、遅延線の伝搬遅延を変化させることによって補償された場合に環境条件又はクロック周波数における変化が同期を失わせることがないことを確保するように選択される。本発明の１実施例に基づく遅延ロックループは基準クロックを同期させるための遅延線に加えてクロック位相シフターを組込んでいる。クロック位相シフターによって与えられる増加された柔軟性はシステム動作期間中にクロック同期を失う確率を著しく減少させる。
【００１６】
遅延線が遅延ロックル−プの基準入力端子から基準クロック信号を受取る。遅延線の出力（即ち、遅延されたクロック信号）がクロック位相シフターへ供給され、それは１つ又はそれ以上の位相シフトされたクロック信号を発生することが可能である。出力発生器が遅延されたクロック信号及び該１つ又はそれ以上の位相シフトされたクロック信号を受取る。出力発生器は該クロック信号のうちの１つを出力クロック信号として出力端子上に供給する。位相検知器が基準クロック信号を遅延ロックループのフィードバック入力端子上で受取ったスキューされたクロック信号と比較し、基準クロック信号をスキューされたクロック信号と同期させるために遅延線の伝搬遅延を増加させるべきか又は減少させるべきかを決定する。
【００１７】
クロック位相シフターの１つの実施例はＮ−１個の位相シフトされたクロック信号を発生する。位相シフトされたクロック信号の各々は他のＮ−２個のクロック信号及び遅延されたクロック信号から３６０／Ｎ度だけ位相シフトされている。例えば、クロック位相シフターが３個の位相シフトされたクロック信号（即ち、Ｎは４に等しい）を発生した場合には、位相シフトされたクロック信号は９０度、１８０度、２７０度だけ遅延されたクロック信号から位相シフトされる。クロック位相シフターはＮ個の遅延線及び位相検知器を使用して実現することが可能である。
【００１８】
遅延ロックループは遅延線及び出力発生器を制御するための制御器を包含することが可能である。本発明の１実施例においては、該制御器は出力発生器をして遅延されたクロック信号を出力クロックとして駆動する。該制御器は、遅延線の伝搬遅延を初期遅延へ調節することによって基準クロック信号をスキューされたクロック信号と同期させる。初期遅延がロックウインドウ内のものでない場合には、該制御器は出力発生器をして第一位相シフトされたクロック信号を出力信号として駆動させる。次いで、該制御器及び位相検知器は、遅延線の伝搬遅延を第二初期遅延へ調節することによって基準クロック信号をスキューされたクロック信号と同期させる。第二初期遅延がロックウインドウ内のものでない場合には、該制御器は出力発生器をして第二の位相シフトされたクロック信号を出力クロックとして使用させる。該制御器は、ロックウインドウ内の初期遅延が見つかるまでこのような態様で継続して動作を行う。
【００１９】
本発明の別の実施例においては、クロック位相シフターが基準クロック信号を受取るべく結合されている。クロック位相シフターは基準クロック信号から位相シフトされている位相シフトされたクロック信号を発生する。基準クロック信号又はクロックシフターからの位相シフトされたクロック信号のうちの１つが遅延線の入力信号として選択される。該遅延線は該制御器及び位相検知器によって制御され、入力クロック信号を遅延し且つスキューされたクロック信号を基準クロック信号と同期させる。
【００２０】
従って、本発明は変化する環境条件に耐えねばならないＩＣ装置及びデジタルシステムにおいて使用することの可能な遅延ロックループ回路を提供している。本発明の遅延ロックループ回路は低周波数適用例にとって適したものである。本発明は以下の説明及び図面を参照してより良く理解される。
【００２１】
【発明の実施の態様】
図３は本発明の１実施例に基づく遅延ロックループ３００を使用したシステムのブロック図である。遅延ロックループ３００は遅延線３１０と、クロック位相シフター３５０と、制御器３３０と、出力発生器３４０と、位相検知器３２０とを有している。遅延ロックループ３００は基準入力端子３０２を介して基準クロック信号ＲＥＦ ＣＬＫを受取り且つ出力端子３０４上に出力クロック信号Ｏ ＣＬＫを発生する。図１に関して先に説明したように、出力クロック信号Ｏ ＣＬＫはクロックスキュー１８０によってスキューされたクロック信号Ｓ ＣＬＫへスキューされており、それは論理回路１９０をクロック動作させる。スキューされたクロック信号Ｓ ＣＬＫは、又、フィードバック経路１７０を介して遅延ロックループ３００のフィードバック端子３０６へフィードバックされる。
【００２２】
遅延ロックループ３００内において、基準クロック信号ＲＥＦ ＣＬＫは遅延線３１０によって遅延されて遅延されたクロック信号Ｄ ＣＬＫを発生する。遅延されたクロック信号Ｄ ＣＬＫは、遅延線３１０における伝搬遅延Ｄだけクロック信号ＲＥＦ ＣＬＫから遅延される。調節可能な遅延線を遅延ロックループ３００と共に使用することも可能である。遅延されたクロック信号Ｄ ＣＬＫはクロック位相シフター３５０の入力端子へ供給され且つ出力発生器３４０の入力端子へ供給される。
【００２３】
クロック位相シフター３５０は１つ又はそれ以上の位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を発生し、尚Ｎは正の整数である。１実施例においては、位相シフトされたクロック信号Ｐ ＣＬＫ １は遅延されたクロック信号Ｄ ＣＬＫから３６０／Ｎ度だけ位相シフトされる。位相シフトされたクロック信号Ｐ ＣＬＫ ２は２×（３６０／Ｎ）度だけ位相シフトされる。位相シフトされたクロック信号Ｐ ＣＬＫ Ｎ−１は（Ｎ−１）×（３６０／Ｎ）度だけ位相シフトされる。従って、一般的に、位相シフトされたクロック信号Ｐ ＣＬＫ ＺはＺ×（３６０／Ｎ）だけ位相シフトされ、尚Ｚは１と（Ｎ−１）との間の整数である。遅延されたクロック信号Ｄ ＣＬＫは位相シフトされたクロック信号Ｐ ＣＬＫ ０と考えることが可能である。何故ならば、遅延されたクロック信号Ｄ ＣＬＫはそれ自身から０度の位相シフトを有しているからである。更に、遅延ロックループ３００の幾つかの実施例においては、クロック位相シフター３５０が遅延されたクロック信号Ｄ ＣＬＫと同一の位相及び周波数を有する位相シフトされた信号Ｐ ＣＬＫ Ｎを発生する。
【００２４】
従って、Ｎが４に等しいクロック位相シフター３５０の実施例においては、位相シフトされたクロック信号Ｐ ＣＬＫ １は遅延されたクロック信号Ｄ ＣＬＫから９０度位相シフトされている。従って、論理的な結果として、位相シフトされたクロック信号Ｐ ＣＬＫ ２は遅延されたクロック信号Ｄ ＣＬＫから１８０度だけ位相シフトされ且つ位相シフトされたクロック信号Ｐ ＣＬＫ ３は遅延されたクロック信号Ｄ ＣＬＫから２７０度だけ位相シフトされる。然しながら、本発明の原理は位相シフトされたクロック信号の間の位相シフト動作のその他のパターンを使用するクロック位相シフター３５０のその他の実施例に対しても適用可能である。
【００２５】
位相シフト動作はクロック信号の周波数ドメインにおける概念である。時間ドメインにおける位相シフト動作の等価なものはクロック信号を遅延させることである。特に、第一クロック信号がＸ度だけ第二クロック信号から位相シフトされると、第一クロック信号はＸ×（Ｐ／３６０）だけ遅延される。尚、Ｐは第一及び第二クロック信号の周期である。従って、位相シフトされたクロック信号Ｐ ＣＬＫ １が遅延されたクロック信号Ｄ ＣＬＫから９０度位相シフトされている場合には、位相シフトされたクロック信号Ｐ ＣＬＫ １は遅延されたクロック信号Ｄ ＣＬＫの周期の４分の１だけ遅延される。位相シフト動作によって発生される遅延を他の伝搬遅延から区別するために、位相シフト動作によって発生される遅延は位相シフトされた遅延Ｐ Ｄ Ｚと呼ばれる。位相シフトされたクロック信号Ｐ ＣＬＫ ＺはＺ×（３６０／Ｎ）度だけ位相シフトされているので、位相シフトされたクロック信号Ｐ ＣＬＫ ＺはＺ×（Ｐ／Ｎ）に等しい位相シフトされた遅延Ｐ Ｄ Ｚを有しており、尚Ｚは１と（Ｎ−１）との間の整数である。
【００２６】
図４はＮが４に等しい場合の遅延ロックループ３００（図３）に対するタイミング線図を示している。特に、クロック位相シフター３５０は遅延されたクロック信号Ｄ ＣＬＫと９０度位相がずれた位相シフトされたクロック信号Ｐ ＣＬＫ １を発生する。従って、位相シフトされたクロック信号Ｐ ＣＬＫ １はクロック周期Ｐの４分の１だけ遅延されている。クロック位相シフター３５０は遅延されたクロック信号Ｄ ＣＬＫと１８０度位相がずれた位相シフトされたクロック信号Ｐ ＣＬＫ ２を発生する。従って、位相シフトされたクロック信号Ｐ ＣＬＫ ２はクロック周期Ｐの半分だけ遅延されている。最後に、クロック位相シフター３５０は遅延されたクロック信号Ｄ ＣＬＫと２７０度位相がずれた位相シフトされたクロック信号Ｐ ＣＬＫ ３を発生する。従って、位相シフトされたクロック信号Ｐ ＣＬＫ ３はクロック周期Ｐの４分の３だけ遅延されている。
【００２７】
図３に戻ると、クロック位相シフター３５０は出力発生器３４０の種々の入力端子へ位相シフトされたクロック信号を供給する。遅延ロックループ３００の幾つかの実施例においては、クロック位相シフター３５０は、オプションとしてのコンフィギュレーション（形態特定）バス３６０上で１個又はそれ以上のコンフィギュレーション（形態特定）信号ＣＦＧを使用して形態特定することが可能である。コンフィギュレーション信号ＣＦＧによって形態特定されるクロック位相シフター３５０の１実施例について図７を参照して以下に説明する。コンフィギュレーション（形態特定）信号ＣＦＧはコンフィギュレーション端子３０８上で受取られ且つコンフィギュレーションバス３６０によってクロック位相シフター３５０及び制御器３３０へ経路付けされる。出力発生器３４０は遅延されたクロック信号Ｄ ＣＬＫ又は位相シフトされたクロック信号のうちの１つを選択して出力クロック信号Ｏ ＣＬＫとして供給する。クロック位相シフター３５０が位相シフトされたクロック信号Ｐ ＣＬＫ Ｎを供給する遅延ロックループ３００の実施例の場合には、出力発生器３４０は遅延されたクロック信号Ｄ ＣＬＫの代わりに位相シフトされたクロック信号Ｐ ＣＬＫ Ｎを使用することが可能である。制御器３３０は出力発生器３４０を制御する。
【００２８】
制御器３３０は位相検知器３２０からのスキューされたクロック信号Ｓ ＣＬＫ及び基準クロック信号ＲＥＦ ＣＬＫに関する位相情報を受取る。特に、位相検知器３２０は、スキューされたクロック信号Ｓ ＣＬＫと基準クロック信号ＲＥＦ ＣＬＫとの同期を達成するために遅延線３１０からの伝搬遅延Ｄを増加させるべきか又は減少させるべきかを制御器３３０へ通知する。伝搬遅延Ｄを増加させるか又は減少させるかを決定するに過ぎない位相検知器３２０の実施例の場合には、ジッターフィルター（不図示）を使用してクロックジッターを減少させることが可能である。１実施例においては、ジッターフィルターはアップダウンカウンタ（不図示）であって、それは伝搬遅延Ｄを減少させるべきである場合には１だけデクリメントし且つ伝搬遅延Ｄを増加させるべきである場合には１だけインクリメントする。然しながら、アップダウンカウンタが０又は何等かのその他の所定の数に到達するまで伝搬遅延Ｄが調節されることはない。伝搬遅延Ｄが調節される場合には、アップダウンカウンタは最大値の半分にリセットされる。その他の実施例においては、位相検知器３２０は伝搬遅延Ｄが増加されるべきか又は減少されるべき量を計算する。ロック取得期間中に、制御器３３０は、伝搬遅延Ｄの初期伝搬遅延ＩＤがロックウインドウＷ内にあるようにスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させようとする。
【００２９】
図５はロックウインドウＷの概念を例示している。上述したように、伝搬遅延Ｄは最小伝搬遅延Ｄ ＭＩＮと最大伝搬遅延Ｄ ＭＡＸとの間でなければならない。Ｄ ＭＩＮ及びＤ ＭＡＸに対する典型的な値は、夫々、３．２ナノ秒及び４６．８ナノ秒である。ロック取得期間中に、制御器３３０は、伝搬遅延Ｄの初期伝搬遅延ＩＤがロックウインドウＷ内にあることを確保する。特に、同期が最初に確立される場合に、初期伝搬遅延ＩＤはロックウインドウ最小値Ｗ ＭＩＮとロックウインドウ最大値Ｗ ＭＡＸとの間でなければならない。ロックウインドウＷに関する限界は、遅延ロックループ３００が一度ロック取得を完了すると、遅延ロックループ３００は遅延ロックループ３００を包含するシステムがそのシステムの設計容量内で動作する限り同期を維持することが可能であることを保証するように設定される。
【００３０】
例えば、遅延ロックループ３００を包含するシステムは、通常、ある範囲の動作条件において動作することが可能である。その動作条件の範囲は、伝搬遅延ＳＫＥＷが伝搬遅延値ＳＫＥＷ ＭＡＸにおける最大である場合の最大限界条件を包含している。同様に、その動作条件範囲は、又、伝搬遅延ＳＫＥＷが伝搬遅延値ＳＫＥＷ ＭＩＮにおける最小である最小限界条件を包含している。従って、システムの動作期間中における伝搬遅延ＳＫＥＷにおける最大変化（ＤＥＬＴＡ ＳＫＥＷ）は伝搬遅延値ＳＫＥＷ ＭＡＸ−伝搬遅延値ＳＫＥＷ ＭＩＮに等しい（即ち、ＤＥＬＴＡ ＳＫＥＷ＝ＳＫＥＷ ＭＡＸ−ＳＫＥＷ ＭＩＮである）。ロック維持期間中の最大の保護のためには、ロックウインドウ最初値Ｗ ＭＩＮは最小伝搬遅延Ｄ ＭＩＮ＋ＤＥＬＴＡ ＳＫＥＷと等しくさせることが可能である。同様に、ロックウインドウ最大値Ｗ ＭＡＸは最大伝搬遅延Ｄ ＭＡＸ−ＤＥＬＴＡ ＳＫＥＷと等しくすることが可能である。本発明の１実施例においては、ロックウインドウ最小値Ｗ ＭＩＮは最大伝搬遅延Ｄ ＭＡＸの約１６．５％に等しく且つロックウインドウ最大値Ｗ ＭＡＸは最大伝搬遅延Ｄ ＭＡＸの約６７．８％に等しい。
【００３１】
図１に関して上述したように、従来の遅延ロックループの場合には、スキューされたクロック信号Ｓ ＣＬＫの基準クロック信号ＲＥＦ ＣＬＫとの同期は、伝搬遅延Ｄ＋伝搬遅延ＳＫＥＷが周期Ｐの倍数に等しい場合に達成される。式の形で表すと、
Ｄ ＋ ＳＫＥＷ ＝ ＭＵＬＴ（Ｐ） （１）
であり、尚ＭＵＬＴ（Ｐ）はＰの倍数を表している。通常、ＳＫＥＷよりも大きなＰの最も小さな倍数が使用される。
【００３２】
遅延ロックループ３００の場合には、制御器３３０も位相シフトされたクロック信号からの遅延を使用することが可能である。従って、遅延ロックループ３００は、伝搬遅延Ｄ＋位相シフトされたクロック信号からの位相シフトされた遅延Ｐ Ｄ＋伝搬遅延ＳＫＥＷが周期Ｐの倍数である場合に同期を達成することが可能である。式の形においては、
Ｄ ＋ Ｐ Ｄ Ｚ ＋ ＳＫＥＷ ＝ ＭＵＬＴ（Ｐ） （２）
尚、Ｐ Ｄ Ｚは位相シフトされたクロック信号Ｐ ＣＬＫ Ｚからの位相シフトされた遅延を表している。通常、伝搬遅延ＳＫＥＷよりも大きなＰの最も小さな倍数＋位相シフトされた遅延Ｐ Ｄ Ｚが使用される。図３を参照して上述したように、クロック位相シフター３５０の１実施例においては、位相シフトされたクロック信号Ｐ ＣＬＫ Ｚの位相シフトされた遅延Ｐ Ｄ ＺはＺ×（Ｐ／Ｎ）に等しく、尚Ｚは０と（Ｎ−１）との間の整数である。Ｚが０に等しい場合には、制御器３３０は出力発生器３４０をして遅延されたクロック信号Ｄ ＣＬＫを出力クロック信号Ｏ ＣＬＫとして使用させる。従って位相シフトされた遅延Ｐ Ｄ ０は０に等しい。
【００３３】
明確にさせるために、初期遅延ＩＤは、出力発生器３４０が出力クロック信号Ｏ ＣＬＫに対して遅延されたクロック信号Ｄ ＣＬＫを使用する場合に初期遅延ＩＤ ０と呼称することが可能である。同様に、初期遅延ＩＤは、出力発生器３４０が出力クロック信号Ｏ ＣＬＫに対して位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用する場合に初期遅延ＩＤ Ｚとして呼称することが可能であり、尚Ｚは１と（Ｎ−１）との間の正の整数である。従って、ロック取得の終りにおいて、式（２）は以下の如くに書き直すことが可能である。
【００３４】
ＩＤ Ｚ ＋ Ｐ Ｄ Ｚ ＋ ＳＫＥＷ ＝ ＭＵＬＴ（Ｐ） （３）
式（３）を書き直すと、次式が与えられる。
【００３５】
ＩＤ ＝Ｚ ＝ ＭＵＬＴ（Ｐ） − ＳＫＥＷ − Ｐ Ｄ Ｚ
（４）
且つ、Ｐ Ｄ ＺをＺ×（Ｐ／Ｎ）で代入すると次式が与えられる。
【００３６】
ＩＤ Ｚ ＝ ＭＵＬＴ（Ｐ） − ＳＫＥＷ − Ｚ×（Ｐ／Ｎ）
（５）
通常、正の初期遅延ＩＤ ＺとなるＰの最も小さな倍数が使用される。初期遅延ＩＤ Ｚが最小伝搬遅延Ｄ ＭＩＮより小さいか又は最大伝搬遅延Ｄ ＭＡＸよりも大きい場合においては、遅延ロックループ３００は位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用してスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させることは不可能である。
【００３７】
制御器３３０は出力クロック信号Ｏ ＣＬＫを駆動するために、位相シフトされたクロック信号Ｐ ＣＬＫ Ｚのうちのいずれか１つを選択することが可能であるので、制御器３３０はＮ個の初期遅延値から選択することが可能である。可能な初期遅延値は最小オフセット値（ＭＵＬＴ（Ｐ）−ＳＫＥＷ）から最大値（ＭＵＬＴ（Ｐ）−ＳＫＥＷ＋（Ｎ−１）／（Ｎ×周期Ｐ））の範囲にわたっている。各初期遅延値の間の差は周期ＰをＮで割算したものである。例えば、Ｎが４に等しい場合には、周期Ｐは４０ナノ秒に等しく、且つ伝搬遅延ＳＫＥＷは２５ナノ秒に等しく、従って初期遅延ＩＤ ０,ＩＤ １,ＩＤ ２,ＩＤ ３は、夫々、１５ナノ秒、５ナノ秒、３５ナノ秒、２５ナノ秒に等しい（式（５）を使用して計算される）。Ｎが４に等しい場合には、周期Ｐは４０ナノ秒に等しく、且つ伝搬遅延ＳＫＥＷは５５ナノ秒に等しく、従って初期遅延ＩＤ ０,ＩＤ １,ＩＤ ２,ＩＤ ３は、夫々、２５ナノ秒、１５ナノ秒、５ナノ秒、３５ナノ秒に等しい。従って、制御器３３０はロックウインドウＷ内において１つ又はそれ以上の初期遅延値を見つけ出す可能性がある。１つを超える初期遅延値がロックウインドウＷ内にある場合には、制御器３３０はロックウインドウＷ内の初期遅延値のうちのいずれか１つを選択することが可能である。
【００３８】
制御器３３０の幾つかの実施例は、上述した計算を実施して、どの位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用するかを決定することが可能である。然しながら、その他の実施例はどの位相シフトされたクロック信号Ｐ ＣＬＫ Ｚを使用するかを決定するために試行錯誤を行う。試行錯誤を行う制御器３３０の１実施例を図９を参照して以下に説明する。
【００３９】
図６は図３のクロック位相シフター３５０の１実施例を示している。図６におけるクロック位相シフター３５０の実施例は位相検知器６２０及び複数個の遅延線６１０ １乃至６１０ Ｎを有している。遅延線６１０ １乃至６１０ Ｎは直列に結合されている。遅延線６１０ １の入力端子は遅延されたクロック信号Ｄ ＣＬＫ（図３）等の入力クロック信号を受取る。遅延線６１０ Ｎの出力端子は位相検知器６２０の入力端子へ結合している。位相検知器６２０は、又、別の入力端子上の入力クロック信号Ｄ ＣＬＫを受取る。位相検知器６２０は制御線６２５を介して全ての遅延線を並列的に制御し、且つ各遅延線は同一の量の伝搬遅延を与える。従って、入力クロック信号Ｄ ＣＬＫ及び遅延線６１０ Ｎの出力端子上のクロック信号Ｐ ＣＬＫ Ｎは同期され、即ち同相である。更に、位相検知器６２０は遅延線６１０ １乃至６１０ Ｎによって発生される全体的な伝搬遅延を入力クロックの１周期Ｐと等しくさせる。従って、各遅延線はＰ／Ｎの伝搬遅延を与える。従って、遅延線６１０ １の出力端子はＰ／Ｎだけ入力クロック信号から遅延されているクロック信号を供給し、一方遅延線６１０ ２の出力端子は２×Ｐ／Ｎだけ入力クロック信号から遅延されているクロック信号を供給する。一般的に、遅延線６１０ Ｚの出力端子はＺ×Ｐ／Ｎだけ入力クロック信号から遅延されているクロック信号を供給し、尚Ｚは１とＮ−１との間の整数である。従って、入力クロック信号が遅延されたクロック信号Ｄ ＣＬＫである場合には、遅延線６１０ １乃至６１０ Ｎ−１の出力端子は夫々位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を供給する。クロック位相シフター３５０の幾つかの実施例も遅延されたクロック信号Ｄ ＣＬＫと同一の位相を有する遅延線６１０ Ｎの出力端子上にクロック信号Ｐ ＣＬＫ Ｎを発生する。
【００４０】
図７は図３のクロック位相シフター３５０のコンフィギャラブル即ち形態特定可能な実施例を示している。特に、図７のクロック位相シフターは、入力クロック信号に関して９０度、１８０度、及び２７０度位相がずれている３つの位相シフトされたクロック信号を発生させる第一モードに形態特定させることが可能である。第二モードにおいては、図７のクロック位相シフターは、入力クロック信号に関して１８０度位相がずれている単一の位相シフトされたクロック信号を発生する。図７のクロック位相シフターは、位相検知器７２０と、遅延線７１０ １,７１０ ２,７１０ ３,７１０ ４と、マルチプレクサ７３０ １，７３０ ２，７３０ ３、７３０ ４を有している。コンフィギュレーション（形態特定）線７４０はマルチプレクサ７３０ １乃至７３０ ４の選択端子へ結合している。
【００４１】
遅延線７１０ １の入力端子は例えば遅延されたクロック信号Ｄ ＣＬＫ（図３）等の入力クロック信号を受取るべく結合されている。各遅延線７１０ Ｚの出力端子はマルチプレクサ７３０ Ｚの論理１入力端子へ結合しており、尚Ｚは１と３との間の整数である。各マルチプレクサ７３０ Ｚの出力端子は遅延線７１０ Ｚ＋１の入力端子へ結合しており、尚Ｚは１と３との間の整数である。マルチプレクサ７３０ ４の出力端子は位相検知器７２０の入力端子へ結合している。マルチプレクサ７３０ １及びマルチプレクサ７３０ ３の論理０入力端子は接地へ結合している。然しながら、マルチプレクサ７３０ ２の論理０入力端子は遅延線７１０ １の出力端子へ結合している。同様に、マルチプレクサ７３０ ４の論理０入力端子は遅延線７１０ ３の出力端子へ結合している。位相検知器７２０は、又、別の入力端子上で入力クロック信号Ｄ ＣＬＫを受取る。位相検知器７２０は位相検知器６２０に関して上述したように遅延線７１０ １乃至７１０ ４を並列的に制御する。
【００４２】
コンフィギュレーション線７４０が論理１に設定され、図７の実施例を第一モードとさせると、遅延線７１０ １乃至７１０ ４は直列に結合される。第一モードにおいては、各遅延線はＰ／４の遅延を与える。従って、入力クロック信号が遅延されたクロック信号Ｄ ＣＬＫである場合には、各マルチプレクサ７３０ Ｚの出力端子は位相シフトされたクロック信号Ｐ ＣＬＫ １,Ｐ ＣＬＫ ２,Ｐ ＣＬＫ ３を供給することが可能である。
【００４３】
然しながら、コンフィギュレーション線７４０が論理０へ引っ張られると、そのことは図７の実施例を第二モードとさせ、遅延線７１０ １及び７１０ ３のみが直列に結合される。遅延線７１０ ２及び７１０ ４はそれらの入力端子を夫々マルチプレクサ７３０ １及び７３０ ３を介して接地へ結合させる。第二モードにおいては遅延線７１０ １及び７１０ ３の各々はＰ／２の遅延を与える。遅延線７１０ ２及び７１０ ４の入力端子を接地へ結合させることは電力消費及びスイッチングノイズを減少させる。然しながら、第二モードにおいては、図７の実施例は、入力クロック信号と１８０度位相がずれており且つマルチプレクサ７３０ ２の出力端子において発生される１個の出力クロック信号を発生するに過ぎない。
【００４４】
図８は図３の出力発生器３４０の１つの実施例を示している。図８の出力発生器はＮ入力マルチプレクサ８１０を有している。Ｎ入力マルチプレクサ８１０はＮ個の入力端子８１０ ０乃至８１０ Ｎ−１、選択端子８１２、出力端子８１４を有している。図８の出力発生器３４０の実施例が図３の遅延ロックループ３００において使用されている場合には、選択端子８１２は制御器３３０へ結合され、入力端子８１０ ０は遅延されたクロック信号Ｄ ＣＬＫを受取るべく結合され、出力端子８１４は出力クロック信号Ｏ ＣＬＫを供給し、且つ入力端子８１０ １乃至８１０ Ｎ−１は夫々位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を受取るべく結合される。選択端子８１２上の選択信号はどの入力信号が出力端子８１４上に供給されるかを決定する。出力発生器８４０のその他の実施例は、例えばクロックバッファ及びクロック分割器等の付加的な回路を包含することが可能である。更に、出力発生器３４０の幾つかの実施例は例えば位相シフトされたクロック信号の種々の形態のもの等の付加的なクロック信号を駆動する。
【００４５】
図９は図３の制御器３３０の１実施例に対する状態図９００を示している。パワーアップ又はリセットが発生すると、制御器３３０はリセットステージ９１０へ遷移する。リセットステージ９１０において、制御器３３０は位相カウンタ（不図示）を０へセットし、そのことは出力発生器３４０をして出力クロック信号Ｏ ＣＬＫとして遅延されたクロック信号Ｄ ＣＬＫを供給させ、且つ遅延線３１０（図３）の伝搬遅延Ｄを開始遅延値へ調節する。伝搬遅延Ｄに対する開始遅延値は、例えば、最小伝搬遅延Ｄ ＭＩＮ、最大伝搬遅延Ｄ ＭＡＸ、又は最小伝搬遅延Ｄ ＭＩＮ及び最大伝搬遅延Ｄ ＭＡＸの平均を包含している。次いで、制御器９１０はロック取得ステージ９２０へ遷移する。
【００４６】
ロック取得ステージ９２０において、制御器３３０は基準クロック信号ＲＥＦ ＣＬＫ及びスキューされたクロック信号Ｓ ＣＬＫを同期させる。特に、制御器３３０は位相検知器３２０からの信号に基づいて遅延線３１０の伝搬遅延Ｄを調節する。位相検知器３２０は、スキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させるために伝搬遅延Ｄを増加させねばならないか又は減少させねばならないかを決定する。ロック取得は図３乃至６を参照して上に詳細に説明しており、従って、その説明の繰返しは割愛する。幾つかの実施例においては、クロック位相シフター３５０もパワーオン／リセット信号によってリセットされる。これらの実施例のうちの幾つかの場合には、制御器３３０は、クロック位相シフター３５０が位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を発生する後となるまで、伝搬遅延Ｄを調節するものではない。制御器３３０がスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させることが不可能である場合には、制御器３３０は以下に説明するようにインクリメント位相ステージ９５０へ遷移する。そうでない場合には、制御器３３０は、制御器３３０がスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫ（遅延線３１０における初期的伝搬遅延ＩＤを有している）と同期させた後にチェックロックウインドウステージ９３０へ遷移する。
【００４７】
チェックロックウインドウステージ９３０において、制御器３３０は、初期的伝搬遅延ＩＤがロックウインドウＷ内にあるか否かを決定せねばならない。特に、伝搬遅延ＩＤがロックウインドウ最小値Ｗ ＭＩＮより大きく且つロックウインドウ最大値Ｗ ＭＡＸより小さい場合には、伝搬遅延ＩＤはロックウインドウＷ内にある。初期的伝搬遅延ＩＤがロックウインドウＷ内にない場合には、制御器３３０はインクリメント位相ステージ９５０へ遷移する。そうでない場合には、制御器３３０はロック維持ステージ９４０へ遷移する。
【００４８】
ロック維持ステージ９４０において、制御器３３０は遅延線３１０の伝搬遅延Ｄを調節してスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫとの同期を維持する。ロック維持については先に詳細に説明したので、その説明の繰返しは割愛する。上述したように、本発明はシステム環境条件にわたってロックを維持することが可能である。従って、制御器３３０は、制御器３３０をしてリセットステージ９１０へ遷移させるリセットが発生しない限り、ロック維持ステージ９４０に留まる。
【００４９】
インクリメント位相ステージ９５０において、制御器３３０は位相カウンタをインクリメントさせ、そのことは出力発生器３４０をして異なる位相シフトされたクロック信号を選択させる。更に、制御器３３０は遅延線３１０をリセットし、従って伝搬遅延Ｄはリセットステージ９１０において使用された開始遅延値へ復帰する。次いで、制御器３３０はロック取得ステージ９２０へ遷移し且つ上述した如くに進行する。
【００５０】
図１０は遅延ロックループ３００の別の実施例のブロック図である。図１０の実施例は図３の実施例に関して上述したものと同一の原理を使用している。然しながら、図１０の実施例においては、クロック位相シフター３５０は基準クロック信号ＲＥＦ ＣＬＫを使用して位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１を発生する。基準クロック信号ＲＥＦ ＣＬＫ及び位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１は入力セレクタ１０４０へ結合されている。入力セレクタ１０４０は基準クロック信号ＲＥＦ ＣＬＫか又は位相シフトされたクロック信号Ｐ ＣＬＫ １乃至Ｐ ＣＬＫ Ｎ−１のうちの１つのいずれかを遅延線入力クロック信号ＤＬＩ ＣＬＫとして選択し、それは遅延線３１０の入力端子へ供給される。遅延線３１０は出力クロック信号Ｏ ＣＬＫを駆動する。制御器１０３０は入力セレクタ１０４０及び遅延線３１０を位相検知器３２０によって供給される位相情報に基づいて制御し、従って遅延線３１０はスキューされたクロック信号Ｓ ＣＬＫを基準クロック信号ＲＥＦ ＣＬＫと同期させる伝搬遅延Ｄを与える。入力セレクタ１０４０は出力発生器３４０と同一の回路構成を使用して実現することが可能である。
【００５１】
本発明の種々の実施例において、新規な構成を遅延ロックループについて説明した。クロック信号の周期に比例する伝搬遅延を与えるためにクロック位相シフターを使用することによって、本発明はロック取得において初期的伝搬遅延のクロック信号制御を与えることが可能である。ロックウインドウ内の初期的伝搬遅延のみを受付けることにより、本発明は本発明を使用するシステムの全体的な環境条件範囲にわたってクロック信号の同期を維持することが可能である。更に、クロック位相シフターはクロック信号の周期に比例する伝搬遅延を供給するので、本発明は高及び低周波数クロック信号の両方を使用するシステムへ適用することが可能である。更に、本発明の遅延ロックループは例えばＦＰＧＡ、ＤＳＰチップ、又はマイクロプロセサ等の単一のシリコンチップ上に完全に組込むことの可能な純粋にデジタル回路で実現することが可能である。
【００５２】
上述した本発明の構成及び方法の種々の実施例は本発明の原理の例示的なものに過ぎず本発明の範囲を前述した特定の実施例に制限することを意図したものではない。例えば、この開示に鑑み、当業者はその他のクロック位相シフター、遅延線、出力発生器、制御器、位相検知器等を構成することが可能であり、且つこれらの変形特徴を使用して本発明の原理に基づく方法、回路又はシステムを形成することが可能である。従って、本発明は添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【図１】 従来の遅延ロックループを使用したシステムのブロック図。
【図２Ａ】 図１のシステムに対するタイミング線図。
【図２Ｂ】 図１のシステムに対するタイミング線図。
【図２Ｃ】 図１のシステムに対するタイミング線図。
【図３】 本発明に基づく遅延ロックループの１実施例を使用したシステムのブロック図。
【図４】 図３の遅延ロックループに対するタイミング線図。
【図５】 本発明の１実施例に基づいて使用されるロックウインドウを示した概略図。
【図６】 本発明に基づくクロック位相シフターの１実施例のブロック図。
【図７】 本発明に基づくクロック位相シフターの別の実施例のブロック図。
【図８】 本発明に基づく出力発生器のブロック図。
【図９】 本発明に基づく制御器の１実施例に対する状態図。
【図１０】 本発明に基づく遅延ロックループの別の実施例を使用したシステムのブロック図。
Claims (3)
- 基準入力端子と、フィードバック入力端子と、出力端子とを具備する遅延ロックループ（ＤＬＬ）回路において、
前記基準入力端子へ結合している第一遅延線、
前記第一遅延線へ結合しているクロック位相シフター、
前記ＤＬＬ回路の出力端子と、前記第一遅延線と、前記クロック位相シフターとに結合している出力発生器、
前記フィードバック入力端子と、前記基準入力端子と、前記第一遅延線とに結合している第一位相検知器、
を有しており、前記クロック位相シフターが、
前記第一遅延線へ結合している入力端子及び出力端子を具備している第二遅延線と、
前記第二遅延線の出力端子へ結合している入力端子及び出力端子を具備している第三遅延線と、
前記第二遅延線及び前記第三遅延線を制御する第二位相検知器と、
を有しており、前記第二位相検知器が前記第一遅延線へ結合している第一入力端子と前記第三遅延線の出力端子へ結合している第二入力端子とを具備しているＤＬＬ回路。 - 請求項１において、前記第三遅延線の入力端子が第四遅延線を介して前記第二遅延線の出力端子へ結合しているＤＬＬ回路。
- 請求項１において、
前記第三遅延線の入力端子が第四遅延線と、第五遅延線と、第一マルチプレクサと、第二マルチプレクサと、第三マルチプレクサを介して前記第二遅延線の出力端子へ結合しており、
前記第二位相検知器の第二入力端子が第四マルチプレクサを介して前記第三遅延線の出力端子へ結合しており、
前記第一マルチプレクサが前記第二遅延線の出力端子へ結合している第一入力端子と、接地へ結合している第二入力端子と、出力端子とを具備しており、
前記第四遅延線が前記第一マルチプレクサの出力端子へ結合している入力端子と出力端子とを具備しており、
前記第二マルチプレクサが前記第四遅延線の出力端子へ結合している第一入力端子と、前記第二遅延線の出力端子へ結合している第二入力端子と、出力端子とを具備しており、
前記第五遅延線が前記第二マルチプレクサの出力端子へ結合している入力端子と、出力端子とを具備しており、
前記第三マルチプレクサが前記第五遅延線の出力端子へ結合している第一入力端子と、接地へ結合している第二入力端子と、前記第三遅延線の入力端子へ結合している出力端子とを具備しており、
前記第四マルチプレクサが前記第三遅延線の出力端子へ結合している第一入力端子と、前記第五遅延線の出力端子へ結合している第二入力端子と、前記第二位相検知器の第二入力端子へ結合している出力端子とを具備している、
ＤＬＬ回路。
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