JPH1141095A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 逓倍回路から正確な逓倍クロックが出力され
ず、温度等の変動に対する補正能力が低下し、ロックが
困難になるという課題があった。 【解決手段】 入力された入力クロックの所定逓倍数の
出力クロックを供給する逓倍回路４０内で、外部からリ
セット信号が入力されるか、あるいは入力クロックの１
周期内にクロック生成回路２０の出力クロックのパルス
数が所定逓倍数未満の時、カウンタ５２を初期化してデ
ジタルディレイライン５６の遅延動作を初期化し、初期
化直後の遅延時間を最小値に設定し、徐々に遅延時間を
増加して所望の逓倍数の出力クロックを生成するもので
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、低電圧下におい
ても制御可能な、ノイズに対する影響の少ない、正確で
確実に動作可能なクロック生成回路に関するものであ
る。

【０００２】

【従来の技術】位相同期ループ（ＰＬＬ：Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）は、従来から広範囲の分野で
利用されている、入力クロックに同期した周期または逓
倍クロックを出力する回路である。最近のマイクロプロ
セッサの動作周波数は高く、例えば、数百ＭＨｚの高速
クロックで動作するのでＰＬＬをマイクロプロセッサに
内蔵することは不可欠になっている。

【０００３】従来のＰＬＬは、電圧制御発信器（ＶＣ
Ｏ：Ｖｏｌｔａｇｅ ＣｏｎｔｒｏｌＯｓｃｉｌｌａｔ
ｏｒ）の制御電圧を保持するキャパシタの電圧をチャー
ジポンプにより制御して発信周波数を制御するアナログ
型ＰＬＬであった。しかし、従来のアナログ型ＰＬＬ
は、低電圧下での制御が困難であり、ノイズに弱く、ま
た動作が安定するまでのロック時間が長く、入力クロッ
クの供給が停止するとＰＬＬの発信が停止し、再度動作
を開始するまでに長い時間を要するという課題があっ
た。

【０００４】従来では、上記した課題を解決するため
に、様々な提案がなされている。例えば、以下に記載す
る文献１の従来技術では、デジタルディレイラインを用
いた周波数逓倍回路を開示している。 文献１：「Ａ Ｐｏｒｔａｂｌｅ Ｃｌｏｃｋ Ｍｕｌ
ｔｉｐｌｉｅｒ Ｇｅｎｅｒａｔｏｒ Ｕｓｉｎｇ Ｄ
ｉｇｉｔａｌ ＣＭＯＳ ＳｔａｎｄａｒｄＣｅｌｌ
ｓ，Ｍｉｃｈｅｌ Ｃｏｍｂｅｒ他２名，ＩＥＥＥ Ｊ
ｏｕｒｎａｌｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ ｃｉｒｃ
ｕｉｔｓ，Ｖｏｌ．３１，Ｎｏ．７，Ｊｕｌ．１９９
６」。

【０００５】図８は、従来の周波数逓倍回路１０の構成
を示すブロック図であり、図において、１はフリップフ
ロップ回路（Ｆｌｉｐ−Ｆｌｏｐ）、２は分周器（Ｄｉ
ｖｉｄｅｒ）、３はコンパレータ、４は制御回路、６お
よび７はそれぞれ遅延回路である。また、図９は、図８
に示した従来の周波数逓倍回路１０の動作を示すタイミ
ングチャートである。

【０００６】次に動作について説明する。図８に示した
従来の周波数逓倍回路１０の動作において、デジタルデ
ィレイラインである遅延回路６，７の遅延時間の初期状
態によっては、図９のタイミングチャート内のタイミン
グＴ１からタイミングＴ２の間に示すように、フリップ
フロップ回路１からパルスが出力されない状態に落ちる
可能性がある。

【０００７】この場合、入力クロックの立ち上がりエッ
ジ（タイミングＴ１）から、分周器２の出力信号Ｍをネ
ゲートするまでの遅延時間と、フリップフロップ回路１
の出力信号Ａとしての逓倍クロック出力信号の４パルス
目の立ち下がり時刻（タイミングＴ１）から出力信号Ｍ
をアサートするまでの遅延時間の差によっては、図９に
示すタイミングＴ１からタイミングＴ２までのように、
入力クロックの１周期の間、出力信号Ｍがアサートされ
続けて正確な逓倍出力信号を出力できない状態が発生す
るという課題があった。

【０００８】また、上記した従来技術である文献１に開
示された周波数逓倍回路１０では、入力クロックと分周
器２の出力信号Ｍとの間の位相同期に関しては何も言及
されておらず、このためＰＬＬの機能としては不十分な
ものとなっていた。

【０００９】一方、従来のデジタルディレイラインを用
いた位相同期回路とデジタルディレイラインを用いた図
８に示した周波数逓倍回路１０を組み合わせたものがあ
る。

【００１０】図１０は、デジタルディレイラインを用い
た位相同期回路とデジタルディレイラインを用いた図８
に示した周波数逓倍回路１０とを組み合わせた従来のク
ロック生成回路１５を示すブロック図であり、図におい
て、１０は図８に示した周波数逓倍回路、１１は位相同
期回路、１２は位相同期回路１１を構成するデジタルデ
ィレイライン、１３はデジタルカウンタ、そして１４は
コンパレータである。

【００１１】次に動作について説明する。周波数逓倍回
路１０から出力される逓倍クロック出力信号（出力クロ
ック）は、位相同期回路１１内のデジタルディレイライ
ン１２へ入力され、デジタルディレイライン１２から外
部へＰＬＬ出力信号が出力される。また、コンパレータ
１４は、このＰＬＬ出力信号の位相と入力クロックとの
位相を比較し、比較結果をデジタルディレイライン１２
へフィードバックして入力クロックとＰＬＬ出力信号と
の間の遅延を調整し両者の位相を一致させている。

【００１２】しかしながら、図１０に示す従来のクロッ
ク生成回路１５の構成では、例えば、デジタルディレイ
ライン１２の遅延時間が入力クロックの周期より長くな
ると、周波数逓倍回路１０内のコンパレータ３、または
位相同期回路１１内のコンパレータ１４での比較結果に
より実施される周期または位相の補正がＰＬＬ出力信号
に反映されるまで多くの時間がかかり、このため、電圧
値、温度値等によるＰＬＬ出力信号のずれに対する補正
能力が悪くなるという課題があった。

【００１３】図１１は、図１０に示すクロック生成回路
１５の動作を示すタイミングチャートである。図１１の
タイミングチャートに示すように、位相同期回路１１内
のデジタルディレイライン１２での遅延時間が、入力ク
ロックの２倍の遅延時間でロックしてしまった場合、タ
イミングＴ４で周波数逓倍回路１０内のコンパレータ３
から出力された比較結果が、ＰＬＬ出力信号として位相
同期回路１１から出力されるのはタイミングＴ４からカ
ウントして入力クロックの２周期後となる。この場合、
補正能力は低下するのみならず、タイミングＴ５での不
正確なＰＬＬ出力信号により、不正確な遅延補正演算処
理が行われて正しくロックできないといった事態が発生
する危険性がある。

【００１４】図１２は、従来のデジタルディレイライン
１２を示すブロック図であり、図において、１７はデジ
タルディレイライン１２を構成する複数の遅延素子、１
８は複数の遅延素子の中から１つを選択するセレクタで
ある。例えば、上記した文献１や文献２「Ｍｕｌｔｉｆ
ｒｅｑｕｅｎｃｙ Ｚｅｒｏ−Ｊｉｔｔｅｒ Ｄｅｌａ
ｙ−Ｌｏｃｋｅｄ Ｌｏｏｐ（Ａｖｅｎｅｒ Ｅｆｅｎ
ｄｏｖｉｃｈ他３名：ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２９，Ｎｏ．１，ＪＡＮ．１９９４」に開示の従来
のデジタルディレイライン１２では、セレクタ１８が遅
延素子１７内の１つを選択して遅延時間を調整してい
た。

【００１５】しかしながら、このような従来のデジタル
ディレイラインの構成では、デジタルディレイラインの
遅延が短い場合においても、全ての遅延素子１７をスイ
ッチする必要があり、不必要に電力を消費するといった
課題があった。

【００１６】図１３は、従来の他のデジタルディレイラ
インを示す構成図である。図に示すように、従来の他の
デジタルディレイラインの構成では、消費電力を抑える
ため、入力取り込み位置を制御信号ａ，ｂを用いて制御
することで、各遅延素子を選択的に活性化させ所望の遅
延時間を得るものである。しかしながら、図１３に示す
従来の他のデジタルディレイラインの構成では、クロッ
ク生成回路の動作中にカウンタ値が変化した場合、例え
ば、図１３内のノードａからノードｂへ入力位置がシフ
トした場合、図１４に示すデジタルディレイラインの動
作を示すタイミングチャート内に示すタイミングＴ８で
の出力ａに不定な電位が乗ってしまうという課題があっ
た。

【００１７】

【発明が解決しようとする課題】上記したように、従来
のクロック生成回路においては、デジタルディレイライ
ンを用いたデジタルＰＬＬにおいて、デジタルディレイ
ラインの初期状態では、周波数逓倍回路１０の出力信号
である逓倍クロック出力信号が正確に出力されない場合
が発生し、また位相同期回路１１内のデジタルディレイ
ライン１２の初期状態によっては、周波数逓倍回路１０
もしくは位相同期回路１１内のコンパレータ３および１
４での比較結果に基づいて計算されたデジタルディレイ
ラインの遅延時間の変化がＰＬＬ出力信号に反映される
以前に、次の位相比較を実行し、温度や電圧の変動に対
する補正能力が低下し、位相ロックが困難になるという
課題があった。

【００１８】さらに、デジタルディレイライン内の全て
の素子をスイッチングすると、無駄な電力を消費し、あ
るいはこの無駄な電力消費を防止するため、デジタルデ
ィレイラインの入力取り込み位置を制御して遅延時間を
調整する方式にすると、動作中にカウンタ値が変化する
場合に、デジタルディレイラインの出力にハザードが乗
って正確に位相ロックができないといった課題があっ
た。

【００１９】この発明は上記のような課題を解決するた
めになされたもので、クロック生成回路において、低電
圧でも容易に制御可能な、ノイズに対する影響が少な
く、ロック時間も短く入力クロックの供給が停止した場
合であっても必要とされるクロックを生成可能なデジタ
ルＰＬＬを正確に動作させ、またジッタや精度等の性能
を向上できるクロック生成回路を得ることを目的とす
る。

【００２０】

【課題を解決するための手段】この発明に係るクロック
生成回路は、逓倍回路が、入力されたクロック信号（以
下、入力クロックという）の所定逓倍数のクロック信号
を出力し（以下、逓倍回路から出力されたクロック信号
を出力クロックという）、リセット信号が入力される
か、あるいは入力クロックの１周期の間に前記出力クロ
ックのパルス数が所定逓倍数未満の場合に、逓倍回路の
動作を初期化し低電圧下でも確実に所望の逓倍数の出力
クロックをロックし、またカウンタの初期状態がいかな
る値であっても所望の逓倍数の出力クロックを高精度に
かつ確実に得るものである。

【００２１】この発明に係るクロック生成回路は、逓倍
回路が出力クロックの周期または位相を段階的に遅延す
る第１の遅延回路および第１の遅延回路の遅延時間を設
定し制御する第１のカウンタを備え、クロック生成回路
の動作開始時あるいはリセット信号が入力された時に第
１の遅延回路の遅延時間が最小値となるように第１のカ
ウンタ内のカウンタ値を設定し、所望の逓倍数の出力ク
ロックを高精度にかつ確実に得るものである。

【００２２】この発明に係るクロック生成回路は、第１
のカウンタのカウンタ値の更新は、第１の遅延回路の遅
延時間の変化が最小値となるような値にのみ更新され、
出力クロックのパルス幅を徐々に広げて行くことで、所
望の逓倍数の出力クロックを高精度でかつ正確に得るも
のである。

【００２３】この発明に係るクロック生成回路は、逓倍
回路が、入力されたクロック信号の所定逓倍数のクロッ
ク信号を出力し（以下、出力クロックという）、出力ク
ロックの周期または位相を段階的に遅延する第１の遅延
回路および第１の遅延回路の遅延時間を設定し制御する
第１のカウンタを有し、位相同期回路が逓倍回路内の第
１の遅延回路から出力された出力クロックを入力し、出
力クロックを所定時間遅延させる第２の遅延回路および
第２の遅延回路の遅延時間を設定し制御する第２のカウ
ンタを有する。逓倍回路は、初期値が第１の値であり第
１のカウンタのカウンタ値が一定時間以内で変化しない
場合に第２の値が設定される第３のカウンタ（１ビット
のフリップフロップ）をさらに有する。第３のカウンタ
のカウンタ値が、第１の値から第２の値に変化した時、
第２の遅延回路の遅延時間が第１の遅延回路の遅延時間
と同じかあるいは少し長い遅延時間となるように第２の
カウンタのカウンタ値を設定して、逓倍回路がロックし
た後に位相同期回路での初期状態を逓倍回路の１周期分
かそれより少し大きくしてロックの精度を向上するもの
である。

【００２４】この発明に係るクロック生成回路は、第１
の遅延回路および第２の遅延回路のそれぞれが互いに直
列に接続された複数個の遅延素子から構成され、第１の
遅延回路あるいは第２の遅延回路に対応した第１のカウ
ンタあるいは第２のカウンタから出力されるカウンタ値
の値に応じて複数の遅延素子のいずれかの遅延素子が選
択され、選択された遅延素子およびこれに隣接する遅延
素子により遅延時間が設定され制御されて誤動作を防止
し、またこの遅延回路を用いたクロック生成回路やＤＬ
Ｌ（Ｄｌｅａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）の消費電力
を低減するものである。

【００２５】この発明に係るクロック生成回路は、遅延
素子のそれぞれが、直列に接続されたｎ個のＰＭＯＳＴ
ｒの組、および直列に接続されたｎ個のＮＭＯＳＴｒの
組とをさらに互いに直列に接続させて得られる回路を２
組並列に並べた構成を有する。ｎ個のＰＭＯＳＴｒの組
とｎ個のＮＭＯＳＴｒの組との接点に隣接するＰＭＯＳ
ＴｒおよびＮＭＯＳＴｒのゲートを互いに接続した構成
を有することを特徴とするものである。

【００２６】この発明に係るクロック生成回路は、第１
のカウンタおよび第２のカウンタのそれぞれはフリップ
フロップから構成され、第３のカウンタは１ビットのフ
リップフロップから構成されていることを特徴とするも
のである。

【００２７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
クロック生成回路２０を示すブロック図であり、図にお
いて、２１は位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ、以下、ＰＬＬという）、２２は２相クロ
ック生成回路、２３，２４および３７はインバータ、２
７はゲート制御のインバータからなるクロックドライ
バ、３４，３５，３６はこの実施の形態１のクロック生
成回路２０で生成されたクロック信号を供給される外部
回路である。クロック生成回路２０は、ＰＬＬ２１、２
相クロック生成回路２２、インバータ２３，２４および
クロックドライバ２７から構成されている。

【００２８】次に動作について説明する。この発明の実
施の形態１のクロック生成回路２０内のＰＬＬ２１は、
入力されたクロック信号（以下、入力クロックという）
の４逓倍のクロック信号としてのＰＬＬ出力信号（以
下、ＰＬＬ出力という）を出力する。このＰＬＬ出力信
号は、２相クロック生成回路２２で２相ノンオーバラッ
プ信号Ｐ１Ｇ，Ｐ２Ｇとなる。この２相ノンオーバラッ
プ信号Ｐ１Ｇ，Ｐ２Ｇは、各ブロックのクロックドライ
バ２７を介して外部回路３４，３５，３６へ供給され
る。クロックドライバ２７の出力信号Ｐ１Ｃ，Ｐ２Ｃは
外部回路３４へ出力され、クロックドライバ２７の出力
信号Ｐ１Ｂ，Ｐ２Ｂは外部回路３５へ出力され、そして
クロックドライバ２７の出力信号Ｐ１Ａ，Ｐ２Ａは外部
回路３６へ出力される。

【００２９】例えば、外部回路３４の出力状態が変化し
ない場合（即ち、外部回路３４が動作していない場
合）、クロックドライバの出力信号Ｐ１Ｃ，Ｐ２Ｃは常
にロウレベル（Ｌレベル）に固定され、外部回路３４へ
出力される。また、外部回路３５の出力状態が変化しな
い場合（即ち、外部回路３５が動作していない場合）、
クロックドライバの出力信号Ｐ１Ｂ，Ｐ２Ｂは常にロウ
レベル（Ｌレベル）に固定され、外部回路３５へ出力さ
れる。同様に、外部回路３６の出力状態が変化しない場
合（即ち、外部回路３６が動作していない場合）、クロ
ックドライバの出力信号Ｐ１Ａ，Ｐ２Ａは常にロウレベ
ル（Ｌレベル）に固定され外部回路３６へ出力される。
ＰＬＬ２１は、クロック入力とインバータ３７の出力で
ある制御信号Ｐ１Ｐとの位相が一致するように、その出
力（以下、ＰＬＬ出力という）を制御する機能を備えて
いる。

【００３０】図２は、図１に示したクロック生成回路２
０内のＰＬＬ２１の構成を示すブロック図であり、ＰＬ
Ｌ２１は逓倍回路４０（以下、逓倍部４０という）およ
び位相同期回路４１（以下、位相同期部４１という）の
２つの部分から構成されている。

【００３１】以下、ＰＬＬ２１を構成する逓倍部４０お
よび位相同期部４１に関して詳細に説明する。逓倍部４
０は、入力クロックの４逓倍クロックを生成する機能を
備えている。この実施の形態１では、逓倍部４０は４逓
倍クロックを生成するが、この発明はこれに限定される
ことなく、例えば、２逓倍クロック、６逓倍クロック、
８逓倍クロック等、所定の逓倍クロックを生成するＰＬ
Ｌでもよい。

【００３２】次に逓倍部４０の動作について説明する。
図３は、ＰＬＬ２１の動作を示すタイミングチャートで
ある。図２に示す逓倍部４０において、太線で示したル
ープはリングオシレータ１００を示している。逓倍部４
０は、この太線で示されたリングオシレータ１００で生
成された４逓倍クロックを位相同期部４１へ出力する。
但し、このリングオシレータ１００は、制御信号ＤＬ−
ＡＣＴがネゲートされている間は、強制的にＬレベルに
設定され、制御信号ＤＬ−ＳＴＡＴがアサートされてい
る間は、強制的にＨレベルに設定される。

【００３３】図３のタイミングチャートに示されるよう
に、制御信号ＤＬ−ＡＣＴは、入力クロックの立ち上が
りエッジでアサートされ（例えば、タイミングＴ１
０）、４逓倍出力の４パルス目の立ち下がりエッジでネ
ゲートされる（例えば、タイミングＴ１１）。

【００３４】デジタルディレイライン（第１の遅延回
路）５６は、９６個の遅延素子（例えば、セレクタ）が
直列に接続されて構成されており、遅延時間を９６段階
に調整可能である。例えば、１０ビットのカウンタ（第
１のカウンタ）５２の上位７ビットで、デジタルディレ
イライン５６の遅延時間を制御する。制御信号ＰＬＬ−
ｒｅｓｅｔがアサートされた時のカウンタ５２の初期値
は１であり、これはデジタルディレイライン５６の遅延
時間を最小値に制御する。カウンタ５２は、入力クロッ
クの２周期毎に１つカウントアップされる。

【００３５】入力クロックの立ち上がりエッジとＤＬ−
ＯＵＴの立ち下がりエッジの位相が一致した時点（即
ち、タイミングＴ１２の次の入力クロック立ち上がりタ
イミングＴ１３）で、カウンタ５２のカウントアップが
停止する。このように、カウンタ５２は、デジタルディ
レイライン５６の遅延時間を最小値から除々に大きく設
定できるので、誤って３逓倍や２逓倍でロックすること
なく、従来例で説明したように、分周器からの出力信号
がアサートされ続けて、正確な逓倍出力信号が出力でき
ないといった状態を避けることができる。

【００３６】例えば、入力クロックの立ち上がり時に、
制御信号ＤＬ−ＡＣＴがアサートされ続けた場合、入力
クロックの１周期の間に４逓倍出力が４パルス出ていな
いと逓倍回路４０は判断し、制御信号ＰＬＬ−ｒｓｅｔ
をアサートし、カウンタ５２をリセットさせる。これに
より、電源投入直後等の初期状態においてＰＬＬ２１の
動作が不安定な場合においても、確実にＰＬＬ２１の動
作をリセットできる。また、制御信号ＰＬＬ−ｒｅｓｅ
ｔは、外部から供給される外部リセット信号によって
も、アサート可能である。この外部リセット信号は、チ
ップ外部の装置から供給されるリセット入力や、電源投
入時にアサートされるパワーオンリセット信号等から生
成される。

【００３７】図４は、ディレイ微調整回路の構成を示す
回路図であり、図において、５９はディレイ微調整回路
（第１の遅延回路）、７５および７６は遅延素子であ
る。

【００３８】次に、ディレイ微調整回路５９の動作につ
いて説明する。ディレイ微調整回路５９は、ＤＬ−ＣＮ
Ｔ生成回路５７から出力される制御信号ＤＬ−ＣＮＴが
Ｈレベルの時、遅延素子７５の１段分の遅延を追加す
る。これにより、デジタルディレイライン５６での遅延
時間の微調整を行う。ＤＬ−ＣＮＴ生成回路５７から出
力される制御信号ＤＬ−ＣＮＴを、入力クロックのサイ
クルの途中で切り替えることで、同一入力クロックサイ
クル内で４逓倍出力の一部のパルス幅を遅延素子１段分
広げることができる。

【００３９】ＤＬ−ＣＮＴ生成回路５７は、１０ビット
のカウンタ５２の下位３ビット値とパルスカウンタ４０
０の出力Ｃ１〜Ｃ７の値に基づいて制御信号ＤＬ−ＣＮ
Ｔを生成する。

【００４０】図５は、逓倍部４０内のカウンタ５２の下
位３ビット値、各種の制御信号ＤＬ−ＣＮＴ、Ｃ１〜Ｃ
８、ＤＬ−ＡＣＴ、およびディレイ微調整回路５９から
出力される４逓倍出力の関係を示したタイミングチャー
トである。図５のタイミングチャートに示すように、１
０ビットのカウンタ５２の下位３ビット値が０の時は、
ディレイ微調整回路５９から出力される４逓倍出力の全
てのパルスが同一パルス幅を有している。そして、カウ
ンタ５２の下位３ビット値が、例えば１から７へと増加
してゆくにつれて、ディレイ微調整回路５９内の遅延素
子１段の遅延時間幅を持つパルスが、ディレイ微調整回
路５９から４逓倍出力として出力される。

【００４１】カウンタ５２のカウンタ値が、入力クロッ
ク数でカウントして２０サイクル以上停止した場合、ロ
ック検出回路（第３のカウンタ）６０はロック検出信号
を出力する。このロック検出信号がアサートされた場合
でも、周囲の温度、電圧、その他の要因により、入力ク
ロックの立ち上がりエッジと制御信号ＤＬ−ＯＵＴの立
ち下がりエッジの位相がずれた場合は、そのずれに応じ
てカウンタ５２のカウンタ値を１つ毎増加／減少させ位
相のずれを解消する。但し、一旦、ロック検出信号がア
サートされたら、制御信号ＰＬＬ−ｒｅｓｅｔがカウン
タ５２へ入力されない限りこのロック検出信号はネゲー
トされない。

【００４２】次に、ＰＬＬ２１内の位相同期部４１の動
作について説明する。図６は、位相同期部４１の動作を
示すタイミングチャートである。位相同期部４１内で
は、逓倍部４０から出力された４逓倍出力を、位相同期
部４１内に組み込まれた２つのデジタルディレイライン
（第２の遅延回路）６９および７１で所定時間遅延さ
せ、入力クロックの位相と制御信号Ｐ１Ｐの位相を一致
させる動作を行う。位相同期部４１はリセット直後は動
作せず、逓倍部４０内のロック検出回路６０からロック
検出信号がアサートされるとその動作を開始する。

【００４３】位相同期部４１内のカウンタ（第２のカウ
ンタ）６５は、上位５ビット値でデジタルディレイライ
ン６９を、下位３ビット値でデジタルディレイライン７
１の動作を制御する。デジタルディレイライン７１は、
逓倍部４０内のデジタルディレイライン５６内で用いら
れている遅延素子を８個直列に接続した構成を有する。
デジタルディレイライン６９は、デジタルディレイライ
ン７１内の各遅延素子の約６〜８倍（この範囲は、温
度、電圧、プロセス変動等に基づいて変動する）の遅延
時間を有する遅延素子が３２個直列に接続された構成を
有する。

【００４４】位相同期部４１では、デジタルディレイラ
イン６９が入力クロックの位相と制御信号Ｐ１Ｐの位相
を大まかに合わせ、次に、デジタルディレイライン７１
が両者の位相を詳細に調整する。

【００４５】カウンタ６５の初期値として、ロック検出
回路６０から出力されたロック検出信号がアサートされ
た時の、逓倍部４０内のカウンタ５２のカウンタ値がセ
ットされる。入力クロックの立ち上がりエッジと制御信
号Ｐ１Ｐの立ち上がりエッジの位相差により、カウンタ
６５のカウンタ値を１つ増加減少させ、両者の位相が一
致したところで、カウンタ６５のカウント動作は停止す
る。但し、一旦、カウント動作が停止した場合でも、温
度、電圧、その他の影響で入力クロックの位相と制御信
号Ｐ１Ｐの位相がずれた場合は、ずれの大きさに応じて
カウンタ６５のカウンタ値を１つ毎増加減少させ、両者
の位相を一致させる。

【００４６】逓倍部４０内のカウンタ５２のカウンタ値
を初期値として設定する意味は、位相同期部４１の動作
が開始された時、位相を早くする（カウンタ値を減算す
る）場合と、位相を遅くする（カウンタ値を加算する）
場合の、いずれの方向に動作させても確実に同期するエ
ッジを得るため、あらかじめ半周期分の遅延時間を持た
せたことや、位相同期部４１がロックした場合のデジタ
ルディレイライン６９の遅延時間を入力クロックの１周
期以内に設定させ、確実にロックを行い高いロック性能
を得るためである。仮に、位相同期部４１のデジタルデ
ィレイライン６９の遅延時間が２周期以上でロックしよ
うとすると、逓倍部４０内のカウンタ５２又は位相同期
部４１内のカウンタ６５の値の変化が制御信号Ｐ１Ｐに
乗せられる以前に次の位相比較を実行することになるの
で、ロック動作が困難になりロック性能が低下すること
になる。

【００４７】次に、逓倍部４０内や位相同期部４１内に
組み込まれているデジタルディレイライン５６，６９，
７１について説明する。図７は、デジタルディレイライ
ン５６，６９，７１のそれぞれの構成を示す回路図であ
り、図において、各遅延素子ｎ（ｎ＝０，．．．ｙ，ｙ
−１，．．．，ｎ−１，ｎ）は、直列に接続された２つ
のＰＭＯＳＴｒおよび直列に接続された２つのＮＭＯＳ
Ｔｒがさらに直列に接続されて得られる回路を２組並列
に並べた構成を有する。ＰＭＯＳＴｒの組とＮＭＯＳＴ
ｒの組とを直列に接続する直列接続点は、各遅延素子の
出力ノードと次段の遅延素子との間に設けられた出力イ
ンバータに接続されている。各遅延素子には入力として
入力パルスを入力する入力ノードがある。逓倍部４０内
のデジタルディレイライン５６は、この遅延素子を９６
個（即ち、ｎ＝９５）直接に接続した構成を有し、位相
同期部４１内のデジタルディレイライン７１は、遅延素
子を８個（ｎ＝７）直列に接続した構成を、またデジタ
ルディレイライン６９は遅延素子を３２個（ｎ＝３１）
直列に接続した構成を有している。

【００４８】次に、デジタルディレイラインの動作につ
いて説明する。カウンタ５２，６５から出力されるカウ
ンタ値により、各デジタルディレイライン５６，６９，
７１内の所定の遅延素子が制御信号￣ＷＬ（ｎ）により
選択され、選択された遅延素子の入力ノードｎ（ｎ＝
０，．．．ｙ，ｙ＋１，．．．，ｎ−１，ｎ）から制御
信号としての入力パルスが入力される。

【００４９】このように、入力パルスの入力位置を変え
ることにより、デジタルディレイライン５６，６９，７
１の遅延時間を調整する。入力位置を変える方式は、出
力位置を変えてデジタルディレイラインの遅延時間を変
化させる従来の方式と比較すると、特に高周波を用いる
場合にスイッチングするトランジスタ数を減少できるか
らである。

【００５０】カウンタ５２，６５の各カウンタ値がｙの
場合、制御信号￣ＷＬ（ｙ）が入力される遅延素子ｙの
入力ノードｙを介して入力パルスが遅延素子ｙ内に入力
されるが、この場合、２つの制御信号、即ち制御信号￣
ＷＬ（ｙ）および制御信号￣ＷＬ（ｙ＋１）がアサート
されるので、遅延素子ｙと遅延素子ｙ＋１との２ヶ所か
ら入力パルスが取り込まれるため、従来例で説明した図
１４のタイミングチャート内のタイミングＴ７からタイ
ミングＴ８間に示すような出力ａに不定な電位が乗る状
態を確実に回避できる。

【００５１】以上のように、この実施の形態１によれ
ば、デジタルディレイラインの遅延時間をカウンタで設
定し、外部から供給されるリセット信号あるいは入力ク
ロックの１周期の間に逓倍回路から出力される逓倍出力
のパルス数が所望の逓倍数未満の場合、デジタルディレ
イラインの遅延時間を設定するカウンタのカウンタ値を
リセットし、リセット直後のデジタルディレイラインの
遅延時間が最小値となるようなカウンタ値に設定し、そ
の後、徐々にデジタルディレイラインの遅延時間を増加
するので、低電圧下でも制御が容易で、確実に所望の逓
倍数で出力クロックをロックでき、またカウンタの初期
状態がいかなる場合においても確実に正確な逓倍クロッ
クを供給できる。さらに、デジタルディレイラインはカ
ウンタで指定された遅延素子と隣接する遅延素子の２箇
所から入力パルスを供給するので誤動作を防止でき、ま
た消費電力を低減するとともに温度や電圧等の変動に対
する補正能力を向上できる。

【００５２】

【発明の効果】以上のように、この発明によれば、逓倍
回路は入力されたクロック信号（入力クロック）の所定
逓倍数のクロック信号を出力し（出力クロック）、リセ
ット信号が入力されるか、あるいは入力クロックの１周
期の間に前記出力クロックのパルス数が所定逓倍数未満
の場合に逓倍回路の動作を初期化するように構成したの
で、低電圧下であっても確実に所望の逓倍数の出力クロ
ックをロックでき、またカウンタの初期状態がいかなる
値であっても、所望の逓倍数の出力クロックを高精度で
かつ確実に得ることができる効果がある。

【００５３】この発明によれば、逓倍回路が、出力クロ
ックの周期または位相を段階的に遅延する第１の遅延回
路および第１の遅延回路の遅延時間を設定し制御する第
１のカウンタを備え、クロック生成回路の動作開始時あ
るいはリセット信号が入力された時に、第１の遅延回路
の遅延時間が最小値となるように第１のカウンタ内のカ
ウンタ値を設定するように構成したので、所望の逓倍数
の出力クロックを高精度でかつ確実に得ることができる
効果がある。

【００５４】この発明によれば、第１のカウンタのカウ
ンタ値の更新が、第１の遅延回路の遅延時間の変化が最
小値となるような値にのみ更新されるように構成したの
で、出力クロックのパルス幅を徐々に広げて所望の逓倍
数の出力クロックを高精度でかつ正確に得ることができ
る効果がある。

【００５５】この発明によれば、逓倍回路が、入力され
たクロック信号の所定逓倍数のクロック信号を出力し
（以下、出力クロックという）、出力クロックの周期ま
たは位相を段階的に遅延する第１の遅延回路および第１
の遅延回路の遅延時間を設定し制御する第１のカウンタ
を有し、位相同期回路が、逓倍回路内の第１の遅延回路
から出力された出力クロックを入力し、出力クロックを
所定時間遅延させる第２の遅延回路および第２の遅延回
路の遅延時間を設定し制御する第２のカウンタを有し、
逓倍回路は、初期値が第１の値であり第１のカウンタの
カウンタ値が一定時間以内で変化しない場合に第２の値
が設定される第３のカウンタ（１ビットのフリップフロ
ップ）をさらに有し、第３のカウンタのカウンタ値が、
第１の値から第２の値に変化した時、第２の遅延回路の
遅延時間が第１の遅延回路の遅延時間と同じかあるいは
少し長い遅延時間となるように第２のカウンタのカウン
タ値を設定するように構成したので、逓倍回路がロック
した後に位相同期回路での初期状態を逓倍回路の１周期
分かそれより少し大きくしてロックの精度を向上できる
効果がある。

【００５６】この発明によれば、第１の遅延回路および
第２の遅延回路から構成され、第１の遅延回路および第
２の遅延回路のそれぞれは、互いに直列に接続された複
数個の遅延素子から構成され、第１の遅延回路あるいは
第２の遅延回路に対応した第１のカウンタあるいは第２
のカウンタから出力されるカウンタ値の値に応じて複数
の遅延素子のいずれかの遅延素子が選択され、選択され
た遅延素子およびこれに隣接する遅延素子により遅延時
間が設定され制御されるように構成したので、誤動作を
防止でき、またこれを組み込んだクロック生成回路やＤ
ＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）の消費電
力を低減できる効果がある。

【００５７】この発明によれば、遅延素子のそれぞれ
が、直列に接続されたｎ個のＰＭＯＳＴｒの組および直
列に接続されたｎ個のＮＭＯＳＴｒの組とをさらに互い
に直列に接続させて得られる回路を２組並列に並べた構
成を有し、ｎ個のＰＭＯＳＴｒの組とｎ個のＮＭＯＳＴ
ｒの組との接点に隣接するＰＭＯＳＴｒおよびＮＭＯＳ
Ｔｒのゲートを互いに接続するように構成したので、ク
ロック生成回路の消費電力を低減できる効果がある。

【００５８】この発明によれば、第１のカウンタおよび
第２のカウンタのそれぞれをフリップフロップで構成
し、第３のカウンタを１ビットのフリップフロップで構
成したので、低電圧でも容易に遅延回路の遅延時間を制
御できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるクロック生成
回路を示すブロック図である。

【図２】 図１に示したクロック生成回路内のＰＬＬの
構成を示すブロック図である。

【図３】 ＰＬＬの動作を示すタイミングチャートであ
る。

【図４】 ディレイ微調整回路の構成を示す回路図であ
る。

【図５】 逓倍部内のカウンタの下位３ビット値、各制
御信号およびディレイ微調整回路から出力される４逓倍
出力の関係を示したタイミングチャートである。

【図６】 位相同期部の動作を示すタイミングチャート
である。

【図７】 デジタルディレイラインの構成を示す回路図
である。

【図８】 従来の周波数逓倍回路の構成を示すブロック
図である。

【図９】 図８に示した従来の周波数逓倍回路の動作を
示すタイミングチャートである。

【図１０】 デジタルディレイラインを用いた位相同期
回路とデジタルディレイラインを用いた図８に示した従
来の周波数逓倍回路を組み合わせた従来のクロック生成
回路を示すブロック図である。

【図１１】 図１０に示す従来のクロック生成回路の動
作を示すタイミングチャートである。

【図１２】 従来のデジタルディレイラインを示すブロ
ック図である。

【図１３】 従来の他のデジタルディレイラインを示す
構成図である。

【図１４】 図１３に示す従来のデジタルディレイライ
ンの動作を示すタイミングチャートである。

【符号の説明】

２０ クロック生成回路、４０ 逓倍部（逓倍回路）、
４１ 位相同期部（位相同期回路）、５２ カウンタ
（第１のカウンタ）、５６ デジタルディレイライン
（第１の遅延回路）、５９ ディレイ微調整回路（第１
の遅延回路）、６０ロック検出回路（第３のカウン
タ）、６５ カウンタ（第２のカウンタ）、６９，７１
デジタルディレイライン（第２の遅延回路）。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力されたクロック信号（以下、入力ク
   ロックという）の所定逓倍数のクロック信号を出力する
   逓倍回路（以下、逓倍回路から出力されたクロック信号
   を出力クロックという）を有し、外部からリセット信号
   が入力されるか、あるいは前記入力クロックの１周期の
   間に前記出力クロックのパルス数が前記所定逓倍数未満
   の場合に前記逓倍回路の動作を初期化することを特徴と
   するクロック生成回路。
2. 【請求項２】 入力されたクロック信号（以下、入力ク
   ロックという）の所定逓倍数のクロック信号を出力する
   逓倍回路（以下、逓倍回路から出力されたクロック信号
   を出力クロックという）を有し、前記逓倍回路は、前記
   出力クロックの周期または位相を段階的に遅延する第１
   の遅延回路および前記第１の遅延回路の遅延時間を設定
   し制御する第１のカウンタを備え、クロック生成回路の
   動作開始時あるいは外部からリセット信号が入力された
   時に、前記第１の遅延回路の遅延時間が最小値となるよ
   うに前記第１のカウンタ内のカウンタ値を設定すること
   を特徴とするクロック生成回路。
3. 【請求項３】 第１のカウンタのカウンタ値の更新は、
   第１の遅延回路の遅延時間の変化が最小値となるような
   値にのみ更新されることを特徴とする請求項２記載のク
   ロック生成回路。
4. 【請求項４】 入力されたクロック信号（以下、入力ク
   ロックという）の所定逓倍数のクロック信号を出力し
   （以下、出力された所定逓倍数のクロック信号を出力ク
   ロックという）、前記出力クロックの周期または位相を
   段階的に遅延する第１の遅延回路および前記第１の遅延
   回路の遅延時間を設定し制御する第１のカウンタを有す
   る逓倍回路と、前記逓倍回路内の第１の遅延回路から出
   力された前記出力クロックを入力し、前記出力クロック
   を所定時間遅延させる第２の遅延回路および前記第２の
   遅延回路の遅延時間を設定し制御する第２のカウンタを
   有する位相同期回路を備え、前記逓倍回路は、初期値が
   第１の値であり第１のカウンタのカウンタ値が一定時間
   以内で変化しない場合に第２の値が設定される第３のカ
   ウンタをさらに有し、前記第３のカウンタのカウンタ値
   が前記第１の値から前記第２の値に変化した時、前記第
   ２の遅延回路の遅延時間が前記第１の遅延回路の遅延時
   間と同じかあるいは少し長い遅延時間となるように前記
   第２のカウンタのカウンタ値を設定することを特徴とす
   るクロック生成回路。
5. 【請求項５】 第１の遅延回路および第２の遅延回路を
   有し、前記第１の遅延回路および前記第２の遅延回路の
   それぞれは、互いに直列に接続された複数個の遅延素子
   から構成され、前記第１の遅延回路あるいは前記第２の
   遅延回路に対応した第１のフリップフロップあるいは第
   ２のフリップフロップから出力されるカウンタ値に応じ
   て前記複数の遅延素子のいずれかの遅延素子が選択さ
   れ、前記選択された遅延素子およびこれに隣接する１つ
   の遅延素子により遅延時間が設定制御されることを特徴
   とするクロック生成回路。
6. 【請求項６】 遅延素子のそれぞれは、直列に接続され
   たｎ個のＰＭＯＳＴｒの組および直列に接続されたｎ個
   のＮＭＯＳＴｒの組とをさらに互いに直列に接続させて
   得られる回路を２組並列に並べた構成を有し、前記２組
   の回路内の前記ｎ個のＰＭＯＳＴｒの組と前記ｎ個のＮ
   ＭＯＳＴｒの組との接点に隣接する前記ＰＭＯＳＴｒお
   よび前記ＮＭＯＳＴｒのゲートを互いに接続した構成を
   有することを特徴とする請求項５記載のクロック生成回
   路。
7. 【請求項７】 第１のカウンタ、第２のカウンタのそれ
   ぞれは、フリップフロップから構成され、第３のカウン
   タは１ビットのフリップフロップから構成されているこ
   とを特徴とする請求項１から請求項４のうちのいずれか
   １項記載のクロック生成回路。