DE19860964B4

DE19860964B4 - Taktgenerator

Info

Publication number: DE19860964B4
Application number: DE19860964A
Authority: DE
Inventors: Kouichi Ishimi
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 1997-05-23
Filing date: 1998-05-20
Publication date: 2004-03-18
Anticipated expiration: 2018-05-21

Abstract

Taktgenerator mit
einer ersten Verzögerungsschaltung und einer zweiten Verzögerungsschaltung, wobei
die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung jeweils eine Vielzahl miteinander in Reihe geschalteter Verzögerungselemente (n, n-1,..., y, y+1,...) aufweisen, wobei
eines aus der Vielzahl der Verzögerungselemente (n, n-1,..., y, y+1,...) entsprechend Zählwerten ausgewählt wird, die aus einer ersten Flip-Flop-Schaltung und einer zweiten Flip-Flop-Schaltung entsprechend der ersten Verzögerungsschaltung und der zweiten Verzögerungsschaltung übertragen werden, und
bei Auswahl des Verzögerungselements (y) ebenfalls ein dem ausgewählten Verzögerungselement benachbartes Verzögerungselement (y+1) ausgewählt wird und beiden ausgewählten Verzögerungselementen (y, y+1) ein zu verzögernder Eingangsimpuls zugeführt wird.

Description

Die Erfindung betrifft einen Taktgenerator, der den Betrieb genau ausführen kann und frei von Störeinflüssen ist sowie bei einer niedrigen Spannung gesteuert werden kann mit dem merkmalen gemäß Patentanspruch 1.

In vielen elektrischen Gebieten wurde eine PLL-Anordnung (Phasenregelkreisschaltung, Nachlaufsynchronisationsschaltung) weitverbreitet angewendet. Die PLL-Anordnung ist eine Schaltung zur Ausgabe vervielfachter Taktsignale synchron zu einem Eingangstaktsignal.

Neuere Mikroprozessoren arbeiten mit einer höheren Betriebsfrequenz, beispielsweise mit einem höheren Taktsignal von einigen Hundert MHz, so daß der Einbau der PLL-Anordnung bei den Mikroprozessoren unverzichtbar ist.

Bei der Bauart herkömmlicher PLL-Anordnungen handelt es sich um eine analoge Bauart zur Steuerung einer Schwingungsfrequenz durch Steuern der Spannung eines Kondensators zum Speichern einer Steuerspannung eines spannungsgesteuerten Oszillators (VCO, Voltage Control Oscillator) auf der Grundlage einer Ladungspumpe.

Jedoch ist es schwierig, die herkömmliche analoge PLL-Anordnung bei einer niedrigen Spannung zu betreiben, wobei Störungen den Betrieb der herkömmlichen PLL-Anordnung stark beeinträchtigen. Außerdem benötigt das Erreichen eines stabilen Zustands für die herkömmliche PLL-Anordnung eine lange Zeitdauer, wobei die PLL-Anordnung die Schwingung stoppt, sobald die Zufuhr des Eingangstaktsignals angehalten wird, weshalb es einer langen Zeitdauer bedarf, um den Betrieb der PLL-Anordnung erneut zu starten.

Zur Beseitigung und zum Lösen der vorstehend beschriebenen Nachteile oder Probleme sehen herkömmliche Techniken verschiedene Verfahren vor. Beispielsweise offenbart die nachstehend beschriebene Literaturstelle 1 einen Frequenzvervielfachergenerator, der digitale Laufzeitketten verwendet.

Literaturstelle 1: "A Portable Clock Multiplier Generator Using Digital CMOS Standard Cells" von Michel Combes, Karim Dioury und Alain Greiner, im "IEEE Journal of Solid State Circuits", Band 31, Nr. 7, Juli 1996.

8 zeigt ein Blockschaltbild, das den Aufbau eines herkömmlichen (nachstehend als Frequenzvervielfacherschaltung bezeichneten) Frequenzvervielfachers darstellt. In 8 bezeichnet das Bezugszeichen 1 einen Flip-Flop-Schaltung, 2 einen Teiler, 3 einen Vergleicher, 4 eine Steuerschaltung sowie 6 und 7 jeweils Verzögerungsschaltungen. 9 zeigt Signalverläufe, die den Betrieb der herkömmlichen Frequenzvervielfacherschaltung 10 gemäß 8 darstellen.

Nachstehend ist der Betrieb der herkömmlichen Frequenzvervielfacherschaltung beschrieben.

Bei dem Betrieb der Frequenzvervielfacherschaltung 10 kann ein Zustand eintreten, daß die Flip-Flop-Schaltung während des Anfangszustands (Initialisierungszustandes) der Verzögerungszeit beider Verzögerungsschaltungen 6 und 7 als die digitale Laufzeitkette während einer Zeitdauer von einem Zeitpunkt T1 zu einem Zeitpunkt T2 keine Impulse ausgibt, wie bei den Signalverläufen in 9 gezeigt. In diesem Fall gibt es den Nachteil, daß die Flip-Flop-Schaltung 1 während der einen Periode von dem Zeitpunkt T1 zu dem Zeitpunkt T2 des in 9 gezeigten Taktsignals kein vervielfachtes Ausgangstaktsignal genau ausgibt, da ein Ausgangssignal M des Teilers 2 während dieser einen Periode auf der Grundlage einer Differenz zwischen einer Verzögerungzeit von der ansteigenden Flanke (Zeitpunkt T1) des Eingangstaktsignals bis zu dem Zeitpunkt, bei dem das Ausgangssignal M des Teilers 2 auf einen niedrigen Pegel eingestellt (nicht geltend gemacht) wird, und einer Verzögerungszeit von der abfallenden Flanke (Zeitpunkt T1) bei dem vierten Impuls des vervielfachten Taktausgangssignals als das Ausgangssignal der Flip-Flop-Schaltung 1 bis zu einem Zeitpunkt, bei dem das Ausgangssignal M des Teilers 2 auf einen hohen Pegel eingestellt (geltend gemacht) wird, auf den hohen Pegel eingestellt wird.

Zusätzlich ist in der Literaturstelle 1, die die Frequenzvervielfacherschaltung 10 als vorstehend beschriebene herkömmliche Technik zeigt, keine Phasenverriegelung zwischen dem Eingangstaktsignal und dem Ausgangssignal M des Teilers 2 beschrieben. Deshalb wird durch die Literaturstelle 1 eine PLL-Anordnung mit einer unzureichenden Funktion vorgesehen.

Demgegenüber gibt es eine herkömmliche Technik, die durch Kombination einer Phasenverriegelungsschaltung (phase locked circuit) mit der Frequenzvervielfacherschaltung 10 unter Verwendung der in 8 gezeigten digitalen Laufzeitkette erhalten wird.

10 ist ein Blockschaltbild einer herkömmlichen Taktgeneratorschaltung 15, die durch Kombination der Phasenverriegelungsschaltung mit der Frequenzvervielfacherschaltung 10 unter Verwendung der in 8 gezeigten digitalen Laufzeitkette erhalten wird. In 10 bezeichnet das Bezugszeichen 10 die in 8 gezeigte Frequenzvervielfacherschaltung, 11 eine Phasenverriegelungsschaltung, 12 eine die Phasenverriegelungsschaltung 11 bildende digitale Lauf zeitkette, 13 einen digitalen Zähler und 14 einen Vergleicher.

Nachstehend ist der Betrieb der herkömmlichen Taktgeneratorschaltung beschrieben.

Das aus der Frequenzvervielfacherschaltung 10 ausgegebene vervielfachte Taktausgangssignal (oder ein Ausgangstaktsignal) wird in die digitale Laufzeitkette 12 der Phasenverriegelungsschaltung 11 eingegeben, woraufhin die digitale Laufzeitkette 12 ein PLL-Ausgangssignal nach außen abgibt. Der Vergleicher 14 vergleicht die Phase des PLL-Ausgangssignals mit der Phase des Eingangstaktsignals und gibt das Vergleichsergebnis zu der digitalen Laufzeitkette 12 als Rückkopplungssignal aus, um eine Verzögerung zwischen sowohl dem Eingangstaktsignal als auch dem PLL-Ausgangstaktsignal einzustellen und das Eingangstaktsignal mit dem PLL-Ausgangssignal hinsichtlich der Phase in Übereinstimmung zu bringen.

Jedoch weist die Taktgeneratorschaltung 15 mit dem in 10 gezeigten Aufbau einen Nachteil dahingehend auf, daß die Kompensationsfähigkeit zur Kompensation einer durch den Einfluß eines Spannungswerts, eines Temperaturwerts usw. verursachten Verzögerung des PLL-Ausgangssignals unzureichend wird, da es einer langen Zeitdauer bedarf, um die Kompensation der Periode und der Phase auf der Grundlage des durch den Vergleicher 3 der Frequenzvervielfacherschaltung 10 oder den Vergleicher 14 der Phasenverriegelungsschaltung 11 erhaltenen Vergleichsergebnisses einzubringen, wenn beispielsweise die Verzögerungszeit der digitalen Laufzeitkette 12 länger als die Periode des Eingangstaktsignals wird.

11 zeigt Signalverläufe des Betriebs der in 10 gezeigten herkömmlichen Taktgeneratorschaltung 15. Gemäß den Signalverläufen gemäß 11 wird, wenn die Verzögerungszeit der digitalen Laufzeitkette 12 bei der herkömmlichen Taktgeneratorschaltung 15 in der Verzögerungszeit des Doppelten der Periode des Eingangstaktsignals verriegelt ist, das Vergleichsergebnis, das zu dem Zeitpunkt T1 aus dem bei der Frequenzvervielfacherschaltung 10 angeordneten Vergleicher 3 ausgegeben wird, erst nach zwei von dem Zeitpunkt T4 an gezählten Perioden des Eingangstaktsignals durch die Phasenverriegelungsschaltung 11 als das PLL-Ausgangssignal ausgegeben. Dies verursacht die Möglichkeit, daß die Kompensationsfähigkeit sich verringert und daß die Verzögerungskompensationsverarbeitung nicht korrekt ausgeführt werden kann, da zu dem Zeitpunkt T5 ein unkorrektes PLL-Ausgangssignal erzeugt wird.

12 zeigt ein Blockschaltbild des Aufbaus der herkömmlichen digitalen Laufzeitkette 12. In 12 bezeichnet das Bezugszeichen 17 eine Vielzahl von die digitale Laufzeitkette 12 bildenden Verzögerungselementen und 18 eine Auswahleinrichtung zur Auswahl eines aus der Vielzahl der Verzögerungselemente 17.

Beispielsweise wählt gemäß der in der vorstehend beschriebenen Literaturstelle 1 und der nachstehend beschriebenen Literaturstelle 2 offenbarten Technik die Auswahleinrichtung 18 eines der Verzögerungselemente 17 zur Einstellung der Verzögerungszeit.

Literaturstelle 2: "Multifrequency Zero-Jitter Delay-Locked Loop" von Avner Efendovich et al., im IEEE Jornal of Solid-State Circuits, Bd. 19, Nr. 1, Januar 1994.

Jedoch ist es bei der herkömmlichen digitalen Laufzeitkette mit diesem Aufbau erforderlich, sämtliche Verzögerungselemente 17 zu schalten, selbst falls die Verzögerungszeit der digitalen Laufzeitkette kürzer ist. Dies verursacht den Verbrauch unnötiger elektrischer Energie.

13 zeigt eine Darstellung des Aufbaus einer anderen herkömmlichen digitalen Laufzeitkette. Wie in 13 gezeigt, wird die Position eines Eingangsanschlusses durch Verwendung von Steuersignalen "a" und "b" derart verändert, daß jedes Verzögerungselement selektiv zum Erhalt einer gewünschten Verzögerungszeit und zur Verringerung des Energieverbrauchs der digitalen Laufzeitkette aktiviert wird. Jedoch gibt es bei dem in 13 gezeigten Aufbau der digitalen Laufzeitkette einen Nachteil. Beispielsweise tritt, wenn ein Zählwert während des Betriebs der Taktgeneratorschaltung verändert wird, d.h. wenn die Position des Eingangsanschlusses von dem Knoten "a" zu dem Knoten "b" verändert wird, der Nachteil auf, daß bei dem in 14 gezeigten Zeitpunkt T8 ein instabiles elektrisches Potential zu dem Ausgangssignal "a" addiert wird.

Wie vorstehend beschrieben gibt es den Nachteil, daß bei der digitalen PLL-Anordnung, die die bei der herkömmlichen Taktgeneratorschaltung angeordnete digitale Laufzeitkette verwendet, ein folgender Phasenvergleich durchgeführt wird, bevor bei einem Anfangszustand des vervielfachten Taktausgangssignal als das Ausgangssignal der Frequenzvervielfacherschaltung 10 die Veränderung der Verzögerungszeit der digitalen Laufzeitkette in das PLL-Ausgangssignal eingebracht wird, so daß die Kompensationsfähigkeit hinsichtlich der Temperatur- und der Spannungsänderung verringert wird und die Ausführung des Phasenverriegelungsvorgangs schwieriger wird. Außerdem verbraucht die herkömmliche Taktgeneratorschaltung bei Schalten aller Verzögerungselemente der digitalen Laufzeitkette unnötig Energie. Weiterhin ist es in dem Fall, daß die Eingangsposition der digitalen Laufzeitkette zur Vermeidung dieses unnötigen Energieverbrauchts verschoben wird, schwierig, die Phase genau zu verriegeln, wenn der Zählwert verändert wird, da das Ausgangssignal der digitalen Laufzeitkette unsicher ist.

Die Druckschrift EP 0 762 262 A1 offenbart eine Takterzeugungsschaltung, bei der eine Vielzahl von Verzögerungsleitungen in einer Kaskade verschaltet ist. Jede Verzögerungsleitung weist zwei Leitungsabschnitte auf, die wiederum jeweils eine Vielzahl von Verzögerungseinheiten aufweisen. Die Verzögerungszeit der zwei Verzögerungsleitungsabschnitte wird durch Verzögerungsleitungssteuerungsschaltungen gesteuert, die Zähler aufweisen können. Gemäß dieser Druckschrift kann nur jeweils ein Verzögerungselement ausgewählt werden.

Die Druckschrift US 4 522 835 A offenbart ebenfalls einen Taktgenerator, bei dem eine Vielzahl von Verzögerungsleitungen vorgesehen sind. In diesen Verzögerungsleitungen sind Verzögerungselemente 38 in Reihe geschaltet, durch die die Verzögerungszeit der Verzögerungsleitungen eingestellt werden kann. Von diesen Verzögerungselementen kann nur jeweils ein Verzögerungselement ausgewählt werden.

Der Erfindung liegt die Aufgabe zugrunde, unter Berücksichtigung der Nachteile des herkömmlichen Taktgenerators einen Taktgenerator zu schaffen, dessen Betrieb leicht bei einer niedrigen Spannung gesteuert werden kann und der frei von Störungen ist, sowie gewünschte Taktsignale erzeugen kann, selbst wenn die Zufuhr von Eingangstaktsignalen angehalten wird und die Verriegelungszeitperiode kurz ist.

Diese Aufgabe wird durch den Gegenstand des Patentanspruchs 1 gelöst.

Der abhängige Patentanspruch 2 gibt eine vorteilhafte Weiterbildung der Erfindung an.

Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben. Es zeigen:
1 ein Blockschaltbild des Aufbaus eines Taktgenerators als ein bevorzugtes Ausführungsbeispiel,
2 ein Blockschaltbild des Aufbaus einer bei dem in 1 gezeigten Taktgenerator angeordneten PLL-Anordnung,
3 Zeitverläufe, die den Betrieb der PLL-Anordnung veranschaulichen,
4 ein Schaltbild, das den Aufbau einer Verzögerungs-Feineinstellungsschaltung darstellt,
5 Signalverläufe, die die Beziehung zwischen einem Wert der unteren drei Bit eines Zählers eines Vervielfacherabschnitts, jedem Steuersignal und einem vervierfachten Ausgangssignal aus der Verzögerungs-Feineinstellungsschaltung darstellen,
6 Signalverläufe, die den Betrieb eines Phasenverriegelungsabschnitts darstellen,
7 ein Schaltbild des Aufbaus der digitalen Laufzeitkette,
8 ein Blockschaltbild des Aufbaus einer herkömmlichen Frequenzvervielfacherschaltung 10,
9 Signalverläufe, die den Betrieb der in 8 gezeigten Frequenzvervielfacherschaltung 10 darstellen,
10 ein Blockschaltbild, das eine herkömmliche Taktgeneratorschaltung 15 darstellt, die durch Kombination der Phaseneinrastschaltung mit der in 8 gezeigten die digitale Laufzeitkette verwendenden Frequenzvervielfacherschaltung 10 erhalten wird,
11 Signalverläufe, die den Betrieb der in 10 gezeigten herkömmlichen Taktgeneratorschaltung 15 darstellen,
12 ein Blockschaltbild des Aufbaus der herkömmlichen digitalen Laufzeitkette 12,
13 eine Darstellung einer anderen herkömmlichen digitalen Laufzeitkette und
14 Signalverläufe, die den Betrieb der in 13 gezeigten herkömmlichen digitalen Laufzeitkette darstellen.
Weitere Merkmale werden anhand der nachstehenden Beschreibung des bevorzugten Ausführungsbeispiels verdeutlicht, das zur Veranschaulichung beschrieben ist und nicht einschränkend sein soll.
Nachstehend ist unter Bezug auf die beiliegende Zeichnung ein bevorzugtes Ausführungsbeispiel beschrieben.
1 zeigt ein Blockschaltbild, das den Aufbau eines Taktgenerators gemäß dem bevorzugte Ausführungsbeispiel darstellt. In 1 bezeichnet das Bezugszeichen 21 eine PLL-Anordnung (Nachlaufsynchronisationsanordnung), 22 einen Zwei-Phasen-Taktgenerator bzw. eine Zwei-Phasen-Taktgeneratorschaltung, 23, 24 und 37 Inverter, 27 getaktete Treiber mit einem Gattersteuerungsinverter (gate control inverter) sowie 34, 35 und 36 externe Schaltungen, denen die durch den Taktgenerator 20 gemäß dem Ausführungsbeispiel erzeugte Taktsignale zugeführt werden. Der Taktgenerator 20 weist die PLL-Anordnung 21, die Zwei-Phasen-Taktgeneratorschaltung 22, die Inverter 23 und 24 sowie die getakteten Treiber 27 auf.
Nachstehend ist die Funktionsweise des Taktgenerators gemäß dem Ausführungsbeispiel beschrieben.
Die bei dem Taktgenerator 20 gemäß dem Ausführungsbeispiel angeordnete PLL-Anordnung 21 gibt ein PLL-Ausgangssignal als ein vervierfachtes Taktsignal des (nachstehend als Eingangstaktsignal bezeichneten) Eingangssignals aus. Dieses PLL-Ausgangssignal wird durch die Zwei-Phasen-Taktgeneratorschaltung 22 zu zweiphasigen, nicht überlappten Signalen P1G und P2G verändert. Diese zweiphasigen, nicht überlapp ten Signale P1G und P2G werden in jedem Block über die getakteten Treiber 27 jeweils den externen Schaltungen 34, 35 und 36 zugeführt.
Beispielsweise werden die Ausgangssignale P1A und P2A aus den getakteten Treibern 27 zu der externen Schaltung 36, die Ausgangssignale P1B und P2B aus den getakteten Treibern 27 zu der externen Schaltung 35 sowie die Ausgangssignale P1C und P2C aus den getakteten Treibern 27 zu der externen Schaltung 34 übertragen.
Wenn der Ausgangssignalpegel aus der externen Schaltung 34 nicht verändert wird, d.h. wenn die externe Schaltung inaktiv ist, sind die Pegel der Ausgangssignale P1C und P2C aus dem getakteten Treiber auf einen niedrigen Pegel (niedrigen Spannungspotentialpegel) eingestellt. In ähnlicher Weise ist, wenn der aus der externen Schaltung 36 übertragene Ausgangssignalpegel nicht verändert wird, d.h. wenn die externe Schaltung 36 inaktiv ist, der Pegel der Ausgangssignale P1A und P2A aus den getakteten Treibern 27 auf den niedrigen Pegel eingestellt, der dann der externen Schaltung 36 zugeführt wird.
Die PLL-Anordnung 21 weist eine Funktion auf, die den Ausgangssignalpegel der PLL-Anordnung selbst derart steuern kann, daß die Phase des Eingangstaktsignals gleich der Phase des Ausgangssignals des Inverters 37 wird.
2 zeigt ein Blockschaltbild des Aufbaus der bei dem Taktgenerator gemäß 1 vorgesehenen PLL-Anordnung. Die PLL-Anordnung weist sowohl einen Vervielfacherabschnitt (eine Vervielfacherschaltung) 40 als auch einen Phasenverriegelungsabschnitt (eine Phasenverriegelungsschaltung) 41 auf .
Nachstehend ist der Aufbau und die Funktionsweise des Vervielfacherabschnitts 40 und des Phasenverriegelungsabschnitts 41 ausführlich beschrieben.
Der Vervielfacherabschnitt 40 hat die Funktion, aus dem Eingangstaktsignal ein vervierfachtes Taktsignal zu erzeugen. Der Vervielfacherabschnitt 40 erzeugt gemäß diesem Ausführungsbeispiel ein vervierfachtes Taktsignal, jedoch ist die Erfindung dadurch nicht beschränkt. Beispielsweise ist es vorstellbar, daß die PLL-Anordnung ein gewünschtes vervielfachtes Taktsignal wie ein verdoppeltes Taktsignal, ein mit sechs vervielfachtes Taktsignal, ein mit acht vervielfachtes Taktsignal und dergleichen erzeugt.
Nachstehend ist der Betrieb des Vervielfacherabschnitts 40 beschrieben.
3 zeigt Signalverläufe, die den Betrieb der PLL-Anordnung 21 darstellen. Bei dem in 2 gezeigten Vervielfacherabschnitt 40 stellt der fett wiedergegebene Kreis einen Ringoszillator 100 dar. Der Vervielfacherabschnitt 40 gibt ein durch den Ringoszillator 100 erzeugtes vervierfachtes Taktsignal zu dem Phasenverriegelungsabschnitt 41 aus. Insbesondere wird das Ausgangssignal dieses Ringoszillators 100 direkt auf den niedrigen Pegel (L-Pegel) eingestellt, wenn das Steuersignal DL-ACT auf den niedrigen Pegel eingestellt bzw. nicht geltend gemacht wird, und auf den hohen Pegel (H-Pegel) eingestellt bzw. geltend gemacht, wenn das Steuersignal DL-STAT auf den hohen Pegel eingestellt wird (beispielsweise zum Zeitpunkt T10).
Wie bei den Signalverläufen gemäß 3 gezeigt, wird das Steuersignal DL-ACT bei einer ansteigenden Flanke des Eingangstaktsignals (beispielsweise zu dem Zeitpunkt T10) auf den hohen Pegel eingestellt und bei einer abfallenden Flan ke des vierten Impulses (beispielsweise zu dem Zeitpunkt T11) auf den niedrigen Pegel eingestellt.
Eine digitale Laufzeitkette 56 (erste Verögerungsschaltung) weist 96 in Reihe geschaltet Verzögerungselemente (beispielsweise Auswahleinrichtungen) auf, durch die die Verzögerungszeit in 96 Stufen eingestellt werden kann. Beispielsweise können die oberen 7 Bit bei einem 10-Bit-Zähler 52 (einem ersten Zähler) die Verzögerungszeit der digitalen Laufzeitkette 56 steuern. Der Anfangswert des Zählers 52 ist eins, wenn das Steuersignal PLL-Rücksetzen (PLL-Reset) auf den hohen Pegel eingestellt wird. Dieses steuert die Einstellung der Verzögerungszeit der digitalen Laufzeitkette 56 auf den Minimalwert. Der Wert des Zählers wird bei jeder zweiten Periode des Eingangstakts hochgezählt.
Zu dem Zeitpunkt, zu dem der Zeitpunkt der ansteigenden Flanke des Eingangstaktsignals gleich dem Zeitpunkt der abfallenden Flanke des Steuersignals DL-OUT zum Zeitpunkt T13 nach dem Zeitpunkt T12 ist, wird der Aufwärtszählvorgang angehalten. Somit kann, da der Zähler 52 die Verzögerungszeit der digitalen Laufzeitkette 56 von dem Minimalwert zu dem Maximalwert allmählich einstellen kann, verhindert werden, daß der Taktgenerator in einen unzureichenden Zustand eintritt, bei dem ein gewünschtes vervielfachtes Signal nicht erzeugt wird, da das Ausgangssignal aus dem Teiler fortgesetzt auf den hohen Pegel eingestellt ist. Dieser Zustand wurde vorstehend bei der Beschreibung des Stands der Technik beschrieben.
Beispielsweise beurteilt der Vervielfacherabschnitt 40 bei Aktivierung des Steuersignals DL-ACT bei der ansteigenden Flanke des Eingangstaktsignals, ob während der einen Periode des Eingangstaktsignals vier Impulse des vervierfachten Ausgangssignals nicht ausgegeben worden sind und stellt das Steuersignal PLL-Rücksetzen auf den hohen Pegel ein sowie setzt den Wert des Zählers 52 zurück. Dadurch kann, selbst wenn der Betrieb der PLL-Anordnung 21 bei einem Anfangszustand unmittelbar nach Einschalten der Energieversorgung in einem instabilen Zustand ist, der Betrieb der PLL-Anordnung 21 sicher zurückgesetzt werden.
Zusätzlich kann das Steuersignal PLL-Rücksetzen unter Verwendung eines aus externen Einrichtungen zugeführten externen Rücksetzsignals zurückgesetzt werden. Dieses externe Rücksetzsignal wird unter Verwendung eines Rücksetzeingangssignals erzeugt, das aus einer externen Einrichtung eines Halbleiterchips oder mittels eines beim Einschalten der Energieversorgung ausgelösten Einschaltsignals zugeführt wird.
4 zeigt ein Schaltbild des Aufbaus einer Verzögerungs-Feineinstellungsschaltung. In 4 bezeichnet das Bezugszeichen 59 eine Verzögerungs-Feineinstellungsschaltung (erste Verzögerungsschaltung), wobei die Bezugszeichen 75 und 76 Verzögerungselemente bezeichnen.
Nachstehend ist die Funktionsweise der Verzögerungs-Feineinstellungsschaltung 59 beschrieben.
Die Verzögerungs-Feineinstellungsschaltung 59 addiert die Verzögerungszeit des Verzögerungselements 75 als eine Stufe, wenn das Steuersignal DL-CNT sich auf dem hohen Pegel befindet. Dadurch kann eine Feineinstellung der Verzögerungszeit der digitale Laufzeitkette 56 ausgeführt werden. Die Impulsbreite eines Teils des vervierfachten Ausgangssignals kann um eine Verzögerungselementstufe in demselben Eingangstaktzyklus durch Schalten des von einer DL-CNT-Erzeugungsschaltung (einen DL-CNT-Generator) 57 ausgegebe nen Steuersignals im Verlauf des Eingangstaktzyklus ausgedehnt werden.
Die DL-CNT-Erzeugungsschaltung 57 erzeugt das Steuersignal DL-CNT auf der Grundlage des Wertes der unteren drei Bit des 10-Bit-Zählers 52 und der Werte der Ausgangssignale C1 bis C7 eines Impulszählers 400.
5 zeigt Signalverläufe, die die Beziehung zwischen dem Wert der unteren drei Bit des Zählers 52 bei dem Vervielfacherabschnitt 40, jedem Steuersignal wie DL-CNT, C1 bis C8, DL-ACT und dem vervierfachten Ausgangssignal aus der Verzögerungs-Feineinstellungsschaltung 59 darstellen.
Wie bei den Signalverläufen gemäß 5 gezeigt, weisen alle Impulse des vervierfachten Ausgangssignals aus der Verzögerungs-Feineinstellungsschaltung 59 dieselbe Impulsbreite auf, wenn der Wert der unteren 3 Bit des Zählers 52 Null ist. Wenn der Wert der unteren 3 Bit des Zählers 52 allmählich beispielsweise von 1 auf 7 erhöht wird, wird der Impuls mit der Verzögerungszeit-Breite einer Stufe des Verzögerungselements der Verzögerungs-Feineinstellungsschaltung 59 als vervierfachtes Ausgangssignal aus der Verzögerungs-Feineinstellungsschaltung 59 ausgegeben.
Wenn der Zählwert in dem Zähler 52 während 20 oder mehr Zyklen nicht verändert wird, gibt eine Verriegelungserfassungsschaltung (Verriegelungserfassungseinrichtung) 60 (ein dritter Zähler) ein Verriegelungserfassungssignal aus. Wenn die ansteigende Flanke des Eingangstaktsignals und die abfallende Flanke des Steuersignals DL-OUT aufgrund der Umgebungstemperatur, des Spannungspegels und anderer Faktoren nach Einstellen (Aktivieren) des Verriegelungserfassungssignals auf den hohen Pegel voneinander verschoben sind, wird der Zählwert in dem Zähler 52 zur Beseitigung des ver schobenen Wertes entsprechend der Größe des Verschiebungswertes um eins erhöht oder erniedrigt. Insbesondere wird, wenn einmal das Verriegelungserfassungssignal auf den hohen Pegel eingestellt worden ist, das Verriegelungserfassungssignal solange nicht auf den niedrigen Pegel eingestellt, bis das Steuersignal PLL-Rücksetzen in den Zähler 52 eingegeben wird.
Nachstehend ist die Funktionsweise des Phasenverriegelungsabschnitts 41 beschrieben.
6 zeigt Signalverläufe, die den Betrieb der des Phasenverriegelungsabschnitts 41 bei der PLL-Anordnung 21 darstellen.
Bei dem Phasenverriegelungsabschnitt 41 wird das durch den Vervielfacherabschnitt 40 zugeführte vervierfachte Ausgangssignal durch zwei digitale Laufzeitketten 69 und 71 (zweite Verzögerungsschaltungen) um eine gewünschte Zeitdauer verzögert, damit sowohl die Phasen des Eingangstaktsignals als auch des Steuersignals P1P eingestellt werden. Der Phasenverriegelungsabschnitt 41 arbeitet nicht unmittelbar nach dem Rücksetzen und löst dessen Betrieb aus, wenn das Verriegelungserfassungssignal aus der Verriegelungserfassungsschaltung 60 auf den hohen Pegel eingestellt ist.
Ein Zähler 65 (zweiter Zähler) bei dem Phasenverriegelungsabschnitt 41 steuert die digitale Laufzeitkette 69 unter Verwendung des Wertes der oberen 5 Bit und steuert außerdem die digitale Laufzeitkette 71 unter Verwendung des Wertes der unteren 3 Bit. Die digitale Laufzeitkette 71 weist einen Aufbau auf, bei dem acht Verzögerungselemente in Reihe geschaltet sind, die ebenfalls bei der digitale Laufzeitkette 56 bei dem Vervielfacherabschnitt 40 verwendet wer den. Die digitale Laufzeitkette 69 weist einen Aufbau auf, bei dem 32 Verzögerungselemente in Reihe geschaltet sind. Jedes Verzögerungselement bei der digitale Laufzeitkette 69 hat eine Verzögerungszeit, die angenähert das sechs- bis achtfache (einem Vielfachen von Sechs bis Acht) der jedes die digitale Laufzeitkette 71 bildende Verzögerungselements ist (wobei der Bereich dieses Vielfachen bzw. Faktors sich auf der Grundlage der Temperatur, Spannung und der Abänderung der Verarbeitungen usw. verändert).
Bei dem Phasenverriegelungsabschnitt 41 stellt die digitale Laufzeitkette 69 die Phase des Eingangstaktsignals mit der Phase des Steuersignals P1P grob überein, wobei dann die digitale Laufzeitkette 71 beide Phasen im Detail bzw. fein einstellt.
Der Zählwert des Zählers 52 des Vervielfacherabschnitts 40 wird, wenn das Verriegelungserfassungssignals aus der Verriegelungserfassungsschaltung 60 auf den hohen Pegel eingestellt wird, in dem Zähler 65 als Anfangswert eingestellt.
Der Zählwert des Zählers 65 wird entsprechend der Differenz zwischen der ansteigenden Flanke des Eingangstaktsignals und der abfallenden Flanke des Steuersignals P1P um Eins erhöht oder erniedrigt. Wenn beide Phasen gleich zueinander sind, wird der Zählvorgang des Zählers 65 angehalten. Insbesondere wird, wenn die Phase des Eingangstaktsignals und die Phase des Steuersignals P1P voneinander verschoben sind, nachdem der Zählvorgang einmal angehalten worden ist, der Zählwert des Zählers 65 entsprechend der Größe dieses Verschiebungswertes zur Anpassung beider Phasen um Eins erhöht oder verringert.
Die Bedeutung der Einstellung des Zählwertes des Zählers 52 bei dem Vervielfacherabschnitt 40 als Anfangswert ist wie nachstehend beschrieben.
Zum Erhalt einer Flanke, bei der beide Phasen sowohl im Fall der Phasenvoreilung (Verringerung des Zählwertes) und dem der Phasennacheilung (Erhöhung des Zählwertes) sicher zueinander verriegelt sind, wenn der Betrieb des Phasenverriegelungsabschnitts 41 ausgelöst (initiiert) wird, ist zum Erhalt einer guten Verriegelungsausführung die Verzögerungszeit einer Halteperiode vorab eingestellt und die Verzögerungszeit der digitalen Laufzeitkette 69 innerhalb einer Periode des Eingangstaktsignals eingestellt, wenn der Phasenverriegelungsabschnitt 41 verriegelt ist.
Falls der Verriegelungsvorgang unter Verwendung der Verzögerungszeit zweier Perioden der digitalen Laufzeitkette 69 des Phasenverriegelungsabschnitts 41 ausgeführt wird, wird ein folgender Phasenvergleichsvorgang ausgeführt, bevor die Veränderung des Zählwertes des Zählers 52 des Vervielfacherabschnitt 40 oder der Veränderung des Zählwertes des Zählers 65 des Phasenverriegelungsabschnitts 41 bei dem Steuersignal P1P eingestellt wird. Dies verursacht eine Verschlechterung der Verriegelungsausführung, da die Durchführung des Verriegelungsvorgangs schwierig wird.
Nachstehend ist die Funktionsweise der digitalen Laufzeitketten 56, 69 und 71 beschrieben, die bei dem Vervielfacherabschnitt 40 und bei dem Phasenverriegelungsabschnitt 41 angeordnet sind.
7 zeigt ein Schaltbild des Aufbaus jeder digitalen Laufzeitkette 56, 69 und 71. Gemäß 7 weist jedes Verzögerungselement i (i = 0,... y, y-1,... n-1, n) einen Aufbau auf, bei dem zwei Schaltungen parallel geschaltet sind, wobei jede Schaltung zwei in Reihe geschaltete P-MOS-Transistoren (P-Typ-Metalloxyd-Halbleitertransistoren) und zwei in Reihe geschaltete N-MOS-Transistoren (N-Typ-Metalloxidhalbleitertransistoren) aufweist, wobei die zwei P-MOS-Transistoren und die zwei N-MOS-Transistoren ebenfalls in Reihe geschaltet sind.
Zusätzlich sind wie in 7 gezeigt bei jedem Verzögerungselement die Gate-Anschlüsse sowohl der P-MOS-Transistoren als auch der N-MOS-Transistoren, die nahe bei den Verbindungsknoten zwischen dem Paar der P-MOS-Transistoren und dem Paar der N-MOS-Transistoren bei jedem Verzögerungselement angeordnet sind, miteinander verbunden. Jedes Verzögerungselement weist einen Eingangsknoten auf, über den der Eingangsimpuls empfangen wird. Die digitale Laufzeitkette 56 des Vervielfacherabschnitts 40 weist einen Aufbau auf, bei dem 96 Schaltungen (d.h. n = 95) direkt miteinander verbunden sind. Die digitale Laufzeitkette 71 des Phasenverriegelungsabschnitts 41 weist einen Aufbau auf, bei dem acht Schaltungen (d.h. n = 7) direkt miteinander verbunden sind. Darüber hinaus weist die digitale Laufzeitkette 69 des Phasenverriegelungsabschnitts 41 einen Aufbau auf, bei dem 32 Schaltungen (d.h. n = 31) direkt miteinander verbunden sind.
Nachstehend ist die Funktionsweise der digitalen Laufzeitkette beschrieben.
Ein gewünschtes Verzögerungselement jeder der digitalen Laufzeitketten 56, 69 und 71 wird durch das Steuersignal WL(n) entsprechend dem aus jedem der Zähler 52 und 65 ausgegebenen Zählwert ausgewählt, wobei der Eingangsimpuls als Steuersignal in den Eingangsknoten i (i=0,..., y, y+1, ..., n-1, n; wobei i, y, y+1 n-1, n positive ganze Zahlen sind) des ausgewählten Verzögerungselements eingegeben wird.
Somit kann durch Veränderung des Eingangsknotens als die Eingangsposition des Eingangsimpulses die Verzögerungszeit jeder der digitalen Laufzeitketten 56, 69 und 71 eingestellt werden. Im Vergleich zu der herkömmlichen Technik, gemäß der die Position des Ausgabeanschlusses verändert wird, gibt es bei dem vorstehend beschriebenen Verfahren gemäß dem Ausführungsbeispiel zur Veränderung der Eingangsposition für den Eingangsimpuls die Wirkung, daß eine Verringerung der Anzahl der für den hochfrequenten Schaltvorgang zu verwendenden Transistoren möglich ist.
Wenn jeder Zählwert jedes Zählers 52, und 65 y ist, wird der Eingangsimpuls über den Eingangsknoten y in das Verzögerungselement y eingegeben. In diesem Fall wird, da zwei Steuersignale, nämlich das Steuersignal WL(y) und das Steuersignal WL(y+1) auf den hohen Pegel eingestellt sind, der Eingangsimpuls durch die Eingangsknoten beider Verzögerungselemente y und y+1 empfangen. Daher ist es möglich, das Auftreten eines Zustandes, bei dem ein instabiles Spannungspotential bei dem Ausgangssignal "a" von dem bei den Signalverläufen gemäß 14 gezeigten Zeitpunkt T7 bis zu dem Zeitpunkt T6 verursacht wird, sicher zu vermeiden.
Wie vorstehend beschrieben wird gemäß dem bevorzugten Ausführungsbeispiel der Erfindung die Verzögerungszeit jeder bei dem Taktgenerator vorgesehenen digitalen Laufzeitkette durch den Zähler eingestellt, wobei der Zählwert dieses Zählers zur Einstellung der Verzögerungszeit der digitalen Laufzeitkette unter Verwendung des von außen zugeführten Rücksetzsignals zurückgesetzt werden kann, oder wenn die Anzahl der Impulse der vervielfachten Ausgangssignale aus dem Vervielfacherabschnitt während einer Periode des Ein gangstaktsignals niedriger als eine vorbestimmte Anzahl ist. Der Zählwert ist derart eingestellt, daß die Verzögerungszeit der digitalen Laufzeitkette einen Minimalwert hat, der unmittelbar dem Rücksetzvorgang nachfolgt und dann allmählich erhöht wird. Deshalb kann eine Steuerung bei einer niedrigeren Spannung erreicht werden und ist es möglich, das Ausgangstaktsignal mit dem gewünschte Vielfachen sicher zu verriegeln. Zusätzlich kann, selbst wenn der Anfangswert des Zählers eine beliebige Zahl aufweist, der Taktgenerator ein vervielfachtes Taktsignal sicher erzeugen und ausgeben. Da die digitale Laufzeitkette Eingangsimpulse sowohl aus dem durch den Zähler festgelegten Verzögerungselement als auch aus dem benachbarten Verzögerungselement ausgeben kann, ist es dadurch weiterhin möglich, einen fehlerhaften Betrieb zu vermeiden und den Energieverbrauch zu senken sowie den Kompensationsvorgang hinsichtlich einer Veränderung der Umgebungstemperatur des Taktgenerators, einer Änderung der Spannung und dergleichen zu verbessern.
Wie vorstehend ausführlich beschrieben, weist gemäß dem Ausführungsbeispiel ein Taktgenerator eine Vervielfacherschaltung zum Empfang eines Eingangstaktsignals und zur Erzeugung und Ausgabe eines Ausgangstaktsignals eines erwünschten vervielfachten Taktsignals auf. Bei dem Taktgenerator wird der Betrieb der Vervielfacherschaltung ausgelöst, wenn ein Rücksetzsignal von außerhalb zugeführt wird oder wenn die Anzahl der von der Vervielfacherschaltung ausgegebenen Ausgangstaktsignale während einer Periode des Eingangstaktsignals niedriger als ein vorbestimmtes Vielfaches ist. Dadurch ist es möglich, ein gewünschtes vervielfachtes Ausgangstaktsignal genau und sicher zu erzeugen, selbst wenn der Zählwert des Zählers irgendeinen beliebigen Anfangswert hat.
Zusätzlich weist gemäß dem Ausführungsbeispiel ein Taktgenerator eine Vervielfacherschaltung zum Empfang eines Eingangstaktsignals und zur Erzeugung und Ausgabe eines Ausgangstaktsignals eines gewünschten vervielfachten Taktsignals auf. Bei dem Taktgenerator weist die Vervielfacherschaltung eine erste Verzögerungsschaltung zur allmählichen Verzögerung einer Periode oder einer Phase des Ausgangstaktsignals und einen ersten Zähler zur Einstellung der Verzögerungszeit der ersten Verzögerungsschaltung auf. Bei dem Taktgenerator ist der Zählwert des ersten Zählers derart eingestellt, daß die Verzögerungszeit der ersten Verzögerungsschaltung einen Minimalwert hat, wenn der Betrieb des Taktgenerators ausgelöst wird oder dieser ein von außen zugeführtes Rücksetzsignal empfängt. Dadurch ist es möglich, ein gewünschtes vervielfachtes Ausgangstaktsignal genau und sicher zu erzeugen.
Außerdem wird gemäß dem Ausführungsbeispiel der Zählwert des ersten Zählers auf den Minimalwert aktualisiert, durch den eine Veränderung der Verzögerungszeit der ersten Verzögerungsschaltung den Minimalwert hat. Dadurch ist es ebenfalls möglich, ein gewünschtes vervielfachtes Ausgangstaktsignal genau und sicher zu erzeugen.
Außerdem weist gemäß dem Ausführungsbeispiel ein Taktgenerator eine Vervielfacherschaltung zum Empfang eines Eingangstaktsignals und zur Erzeugung und Ausgabe eines Ausgangstaktsignals eines gewünschten vervielfachten Taktsignals auf, wobei die Vervielfacherschaltung eine erste Verzögerungsschaltung zur allmählichen Verzögerung einer Periode oder einer Phase des Ausgangstaktsignals und einen ersten Zähler zur Einstellung der Verzögerungszeit der ersten Verzögerungsschaltung und zur Steuerung des Betriebs der ersten Verzögerungsschaltung aufweist, sowie eine Phasenverriegelungsschaltung, die eine zweite Verzögerungsschal tung zum Empfang des aus der ersten Verzögerungsschaltung der Vervielfacherschaltung zugeführten Ausgangstaktsignals und zur Verzögerung des Ausgangstaktsignals um eine vorbestimmte Zeitdauer und einen zweiten Zähler zur Einstellung und Steuerung der Verzögerungszeitdauer der zweiten Verzögerungsschaltung aufweist, wobei die Vervielfacherschaltung außerdem einen dritten Zähler aufweist, bei dem ein zweiter Wert eingestellt ist, wenn der Anfangswert des dritten Zählers der erste Wert ist und der Zählwert des ersten Zählers während einer vorbestimmten Zeitperiode nicht verändert wird. Bei dem Taktgenerator wird der Zählwert des dritten Zählers von dem ersten Wert auf den zweiten Wert verändert und der Zählwert des zweiten Zählers derart eingestellt, daß die Verzögerungszeit der zweiten Verzögerungsschaltung gleich oder länger als die Verzögerungszeit der ersten Verzögerungsschaltung wird. Dadurch ist es möglich, die Genauigkeit des Phasenverriegelungsbetriebs zu erhöhen.
Außerdem weist gemäß dem Ausführungsbeispiel ein Taktgenerator eine erste Verzögerungsschaltung und eine zweite Verzögerungsschaltung auf, wobei jeweils die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung eine Vielzahl miteinander in Reihe geschalteter Verzögerungselemente aufweist. Bei diesem Taktgenerator wird eines aus der Vielzahl der Verzögerungselemente entsprechend Zählwerten ausgewählt, die aus einer ersten Flip-Flop-Schaltung und einer zweiten Flip-Flop-Schaltung entsprechend der ersten Verzögerungsschaltung und der zweiten Verzögerungsschaltung übertragen werden, wobei eine Verzögerungszeit jeweils der ersten Verzögerungsschaltung und der zweiten Verzögerungsschaltung durch das ausgewählte Verzögerungselement und ein dem ausgewählten Verzögerungselement benachbarten Verzögerungselement bestimmt wird. Dadurch ist es möglich, das Auftreten eines fehlerhaften Betriebs durch Einstellung einer Verzögerungszeit eines ausgewählten Verzögerungsele ments und eines benachbarten Verzögerungselements des ausgewählten Verzögerungselements zu vermeiden sowie den Energieverbrauch des Taktgenerators und eines Verzögerungsverriegelungskreises (delay locked loop (DLL)) zu verringern.
Weiterhin weist gemäß dem Ausführungsbeispiel bei dem Taktgenerator jedes aus der Vielzahl der Verzögerungselemente zwei in Reihe geschaltete Schaltungen auf, wobei jede der Schaltungen n in Reihe geschaltete PMOS-Transistoren (wobei n eine positive ganze Zahl ist) und n in Reihe geschaltete NMOS-Transistoren aufweist, und die Gate-Anschlüsse eines PMOS-Transistors und eines NMOS-Transistors, die benachbart zu einem Verbindungsknoten sowohl der n PMOS-Transistoren als auch der n NMOS-Transistoren liegen, miteinander verbunden sind. Dadurch kann die Wirkung erhalten werden, daß der Energieverbrauch des Taktgenerators verringert wird.
Bei dem Taktgenerator als ein weiteres Ausführungsbeispiel des vorstehend beschriebenen Ausführungsbeispiel der Erfindung weist jeweils der erste Zähler und der zweite Zähler Flip-Flop-Schaltungen sowie der dritte Zähler eine Ein-Bit-Flip-Flop-Schaltung auf. Dadurch kann die Wirkung erhalten werden, daß die Verzögerungszeitdauer jeder der Verzögerungsschaltungen leicht bei einer niedrigen Spannung gesteuert werden kann.
Wie vorstehend beschrieben wird bei einer Vervielfacherschaltung 40 zur Erzeugung eines gewünschten vervielfachten Ausgangstaktsignals aus einem Eingangstaktsignal, ein Verzögerungsvorgang einer digitalen Laufzeitkette 56 durch Initialisierung eines Wertes eines Zählers 52 initialisiert, wenn von außen ein Rücksetzsignal eingegeben wird oder wenn die Anzahl der Impulse des Ausgangstaktsignals aus einem Taktgenerator 20 niedriger als ein vorbestimmter Wert ist, wobei die Verzögerungszeit der digitalen Laufzeitkette 56 unmittelbar nach der Initialisierung auf einen Minimalwert eingestellt ist und dann allmählich zur Ausgabe des erwünschten vervielfachten Ausgangstaktsignals erhöht wird.
Vorstehend wurde ein Taktgenerator angegeben, der eine ersten Verzögerungsschaltung 56, 59 und eine zweite Verzögerungsschaltung 69, 71 aufweist. Die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung weisen jeweils eine Vielzahl miteinander in Reihe geschalteter Verzögerungselemente (n, n-1,..., y-1, y,..,) auf, wobei eines aus der Vielzahl der Verzögerungselemente (n, n-1, ..., y-1, y,...) entsprechend Zählwerten ausgewählt wird, die aus einer ersten Flip-Flop-Schaltung 52 und einer zweiten Flip-Flop-Schaltung 65 entsprechend der ersten Verzögerungsschaltung und der zweiten Verzögerungsschaltung übertragen werden, und eine Verzögerungszeit jeweils der ersten Verzögerungsschaltung und der zweiten Verzögerungsschaltung durch das ausgewählte Verzögerungselement und ein dem ausgewählten Verzögerungselement benachbarten Verzögerungselement bestimmt wird.

Claims

Taktgenerator mit einer ersten Verzögerungsschaltung und einer zweiten Verzögerungsschaltung, wobei die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung jeweils eine Vielzahl miteinander in Reihe geschalteter Verzögerungselemente (n, n-1,..., y, y+1,...) aufweisen, wobei eines aus der Vielzahl der Verzögerungselemente (n, n-1,..., y, y+1,...) entsprechend Zählwerten ausgewählt wird, die aus einer ersten Flip-Flop-Schaltung und einer zweiten Flip-Flop-Schaltung entsprechend der ersten Verzögerungsschaltung und der zweiten Verzögerungsschaltung übertragen werden, und bei Auswahl des Verzögerungselements (y) ebenfalls ein dem ausgewählten Verzögerungselement benachbartes Verzögerungselement (y+1) ausgewählt wird und beiden ausgewählten Verzögerungselementen (y, y+1) ein zu verzögernder Eingangsimpuls zugeführt wird.
Taktgenerator nach Anspruch 1, wobei jedes aus der Vielzahl der Verzögerungselemente (n, n-1,..., y-1, y,...) zwei parallel geschaltete Schaltungen aufweist, wobei jede der Schaltungen n in Reihe geschaltete PMOS-Transistoren (wobei n eine positive ganze Zahl ist) und n in Reihe geschaltete NMOS-Transistoren aufweist, und die Gate-Anschlüsse eines PMOS-Transistors und eines NMOS-Transistors, die benachbart zu einem Verbindungsknoten sowohl der n PMOS-Transistoren als auch der n NMOS-Transistoren liegen, miteinander verbunden sind.