DE2541131C2 - Schaltungsanordnung zum Konstanthalten der Schaltverzögerung von FET-Inverterstufen in einer integrierten Schaltung - Google Patents

Schaltungsanordnung zum Konstanthalten der Schaltverzögerung von FET-Inverterstufen in einer integrierten Schaltung

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Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Konstanthalten der Schaltverzögerung von FET-Inverterstufen in einer integrierten Schaltung gegen äußere Parameterschwankungen, wie der Temperatur und der Betriebsspannung sowie gegenüber Fertigungstoleranzen der integrierten FETs, wobei die Inverterstufen der integrierten Schaltung jeweils aus einem in Source-Schaltung betriebenen FET und einem als Stromquelle betriebenen Last-FET bestehen, und die Gates der Last-FETs mit einer ebenfalls integrierten Einrichtung verbunden sind, welche den Ruhestrom in den Invertern im Sinne einer Konstanthaltung der Schaltverzögerung steuert. Eine derartige Schaltungsanordnung ist aus der Veröffentlichung »IBM Techn. Discl. Bull«, Vol. 14, No. 4, Sept. 1971, Seiten und J0S3 bekannt.
Bei intergrierten FET-Schaltungen gibt es zahlreiche Parameter, die — obwohl sie auf einem konkreten, die Halbleiterschaltung tragenden Halbleiterplättchen als nahezu feststehend angesehen werden können — aufgrund von Herstellungstoleranzen bei mehreren auf separaten Halbleiterplättchen realisierten integrierten Schaltungen relativ zueinander beträchtliche Unterschiede aufweisen können. Zu diesen Parametern gehö-
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ren beispielsweise die Steilheit bzw. der Übertragungsleitwert (Gm), die SchweHenspannung Vt, die Breiten- und Längenabmessnng der FET-Kamalberejche (W/L) sowie die Kapazitäten der Schaltungsverbindungen. Neben diesen von dem jeweiligen Halbleiterplättchen abhängigen (»On-Chip«) Parametern gpt es weiterhin externe Einflußgrößen, wie z. B. Temperatur, Betriebsspannungen usw., die von Anwendung zu Anwendung oder auch im Rahmen einer bestimmten Anwendung der integrierten Schaltkreise unterschiedliche Werte annehmen können. Änderungen solcher interner und externer Einflußgrößen verbunden mit bestimmten Anwendungsfällen tragen zu Schaltzeitveränderungen der integrierten Halbleiterschaltungen bei. Deren Auslegung kompliziert sich dadurch in beträchtlichem Maße, weil diese Einflüsse auf die Schaltverzögerung und das Übergangsverhalten rechnerisch oder empirisch berücksichtigt werden müssen. Darüber hinaus wird auch die Störempfindlichkeit solcher Schaltungen bei Schaltverzögerungsschwankungen aufgrund von Betriebs-Spannungstoleranzen beeinflußt
Es ist zwar bekannt, z. B. geregelte Spannungsversorgungsquellen vorzusehen, mit denen die geschilderten Probleme jedoch nur teilweise gelöst werden können. Um bei dem genannten Beispielsfall zu bleiben, ist festzustellen, daß solche Betriebsspannungs-Regelschaltungen relativ kompliziert sind und beispielsweise Zener-Dioden verwenden, die mit einer intergrierten Ausführung relativ unverträglich sind. Zudem können solche Spannungsregelschaltungen keine Kompensation der Chip-internen bzw. »On-Chip«-Paramter leisten.
Der Erfindung liegt die Aufgabe zugrunde, die aus der eingangs genannten Veröffentlichung bekannte Schaltung zur Konstanthaltung der Schaltverzögerung so weiterzubilden, daß der konstant zu haltende Wert der Schaltverzögerung innerhalb gewisser Grenzen vorgebbar eingestellt werden kann und mit größerer Genauigkeit gegenüber äußeren Einflüssen und gegenüber Fertigungstoleranzen konstant gehalten wird.
Gelöst wird diese Aufgabe mittels einer Schaltungsanordnung der im Patentanspruch 1 gekennzeichneten Art.
Da die bei der vorliegenden Erfindung die Schaltverzögerung über den von der Regelschaltung entsprechend dem Ausgangssignal der Vergleichsschaltung nachgestellten Ruhestrom der Last-FETs konstantgehalten wird, bleibt fluch die Verlustleistung in den Inverterstufen in engen Grenzen konstant.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Das Bezugszeit-Signal wird von einem extern zugeführten Takt abgeleitet, der nur einmal mit hoher Genauigkeit zur Verfügung zu stehen braucht. Alle weiteren Steuerimpulse werden von diesem einen extern zugeführten Takt abgeleitet.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt
F i g. 1 ein Blockschaltbild eines bevorzugten Ausfüh- so rungsbeispiels der erfindungsgemäßen Schaltungsanordnung zur Erzeugung einer kompensierten Steuerspannung;
F i g. 2 ein Zeitdiagramm zur Erläuterung der Betriebsweise der in F i g. 1 gezeigten Schaltung;
F i g. 3 eine schematische Darstellung einer typischen Verzögerungskette aus Inverter-Stufen, um die auf einem integrierten Halbleiterplättchen beim Betrieb auf-
65 tretende Schaltverzögerung zu simulieren;
F i g. 4 ein Blockschaltbild einer vorteilhaften Ablaufsteuerungs-Schaltung;
F i g. 5 ein entsprechendes Zeitdiagramm zur Erläuterung der Arbeitsweise der in F i g. 4 dargestellten Ablaufsteuerungs-Schaltung;
Fig.6 das elektrische Schaltbild eines Binär- bzw. Flipflop-Schaltkrcises, der in der Ablaufstcucrungs-Schaltung bevorzugt verwendet werden kann;
F i g. 7 das elektrische Schaltbild eines typischen NOR-Gliedes mit zwei Eingängen, daß ebenfalls in der Ablaufsteuerungs-Schaltung von F i g. 4 eingesetzt werden kann;
F i g. 8 das elektrische Schaltbild eines Spannungsverdoppiers, der in der Schaltung nach F i g. 1 eingesetzt werden kann;
F i g. 9 das elektrische Schaltbild einer Start-Steuerschaltung gemäß dem Blockschaltbild von Fig. 1;
F i g. 10 im Blockschaltbild ein weiteres Ausführungsbeispiel für eine Ablaufsteuerungs-Schaltung und eine Verzögerungs-Vergleichseinrichtung und
Fig. 11 das zur Fig. 10 gehörige Zeitdiagramm zur Erläuterung der Betriebsweise.
Für die folgende Beschreibung eines bevorzugten Ausführungsbeispiels wurden N- Kanal- Feldeffekttransistoren zugrunde gelegt.
In den F i g. 1 und 2 sind das Blockschaltbild sowie das zugehörige Zeitdiagramm der Schaltungsanordnung zur Erzeugung einer kompensierten Stcuerspannung für die LAST-FETs dargestellt. Der Ablaufsteuerungs-Schaltung 100, im folgenden auch kurz Taktgenerator 100 genannt, liefert drei mit A, C und E bezeichnete Impulse, die für die Vergleichsschaltung 130 erforderlich sind. Die Impulse A, deren Impulsbreite lediglich eine Funktion eines eingangsseitigen anliegenden, externen Taktes ist, legen eine Refenzzeit TrEf fest. Von der auf dem integrierten Halbleiterplättchen ausgebildeten Verzögerungskette 120, wird ein Ausgangsimpuls B erhalten. Die zeitliche Verzögerung Td zwischen den Impulsen A und B stellt dabei in Maß für die Signalbzw. Schaltverzögerung der betreffenden Halbleiterschaltung dar. Die Schaltungseinrichtung 130 zum Vergleich der Verzögerungen stellt dabei fest, ob Tp größer oder kleiner als Tref ist, indem eine etwaige Überlappung der Impulse A und S gemessen wird.
Jeder Vergleich der Schaltverzögerung erfordert vier Taktzyklen. Während des ersten Zyklus' wird der Kondensatorknoten D in der Vergleichsschaltung 130 aufgeladen. Das wird durch Anlegen des Auflade-lmpulses C an die Gate-Elektrode des FET 131 bewirkt. Dadurch wird der FET 131 leitend und lädt seinerseits den Kondensator 132 auf die Versorgungsspannung VDD oder die Amplitude des Impulses C abzüglich einer Schwellenspannung VT des FET 131 auf, je nachdem welcher Spannungswert niedriger ist. Mit dem zweiten Takt tritt der /4-Impuls auf und wird der Gate-Elektrode des FET 133 zugeführt. Der ß-Impuls wird der Gate-Elektrode des FET 134 zugeführt, dessen Drain-Elektrode mit der Source-Elektrode des FET 133 verbunden ist. Wenn die Zeitverzögerung aufgrund Her Verzögerungskette 120 kleiner ist als Tref, wird der ß-Impuls mit dem A-Impuls überlappen, was in F i g. 2 während der zweiten Taktzeit dargestellt ist. Dadurch werden die Feldeffekttransistoren 133 und 134 gleichzeitig leitend sein, was zu einer Entladung des Kondensators am Schaltungsknoten D führt. In der vierten Taktzeit wird der Abtastimpuls £an die Gate-Elektrode des FET 135 gelegt, wodurch dieser eingeschaltet wird, so daß sich die Ladung auf den Kon-
densatoren 132 und 136 ausgleichen kann. Da die Kapazität des Kondensators 132 viel größer als die des Kondensators 136 gewählt ist, wird die Spannung über dem Kondensator 136 sehr nahe bei dem Wert liegen, der kurz vor dem Abtastzeitpunkt über dem Kondensator 132 vorlag. Folglich wird auch die Spannung am Knoten F in Richtung auf das Massepotential absinken. Der Knotenpunkt Fist mit der Gate-Elektrode des FET 137 verbunden, an dessen Drain-Elektrode ein Last-FET 138 angeschlossen ist Wenn das Potential des Knotens Fin Richtung auf das Massepotential absinkt, steigt das Potential am Knoten G an. Die Ausgangsspannung am Knoten G wird einem Spannungsverdoppler 140 zugeführt und der Spannungsanstieg am Knoten G resultiert in einer Abnahme der Spannung VLc, bis To größer als
Wenn Vlc auf einen solchen Wert entsprechend Td > Tref fällt, wie das während der Taktzeiten 6 und 7 in F i g. 2 dargestellt ist bleibt der vorgeladene Schaltungsknoten D während der Abtast-Taktphalse 8 aufgeladen. In diesem Fall steigt das Potential des Knotens F an, das des Knotens G fällt und Vlg steigt an, bis gilt Td < Tref- In der Praxis können durchaus viele Vergleichszyklen bis zur Umkehr der Spannungsrichtung von Vlg vorkommen, insbesondere wenn die Zeitkonstante für den Vlc·Schaltungsknoten sehr groß ist Je größer diese Zeitkonstante ist, desto geringer sind die Schwankungen von Vlg·
In F i g. 3 ist eine typische Verzögerungskette 120 aus Inverter-Stufen dargestellt. Sie weist beim Test-chip acht Inverterstufen auf. Jede Inverterstufe umfaßt einen FET 121 mit seinem zugehörigen Last-FET 122. Die Betriebsspannung Vppistandie Drain-Elektroden jedes Last-FET 122 angeschlossen, während Vlc mit den Gate Elektroden dieser FET verbunden ist. Die Anforderungen an die Verzögerungskette sehen eine nominelle Verzögerung von Tref und eine gerade Stufenanzahl vor. Zur besseren Kompensation sollte die Verzögerungskette solche Schaltkreise und Lastverhältnisse aufweisen, die typisch für die eigentlichen Betriebsschaltkreise auf dem integrierten Halbleiterplättchen sind. Die Verzögerungskette kann in ihren Elementen ferner über das integrierte Halbleiterplättchen verteilt ausgelegt werden, so daß durch seine Verzögerung die durchschnittliche Schaltkreisverzögerung besser erfaßt wird.
In den F i g. 4 und 5 ist eine einfache Version der Ablaufsteuerungs-Schaltung 100 dargestellt Die externen Bezugs-Taktsignale werden dem Inverter 101 zugeführt, um daraus das Taktsignal C~\ abzuleiten. Die Taktsignale C1 und Cl werden den beiden Eingängen eines ersten Flipflops 102 zugeführt. Dessen Ausgänge Cl und C~l sind verbunden mit den beiden Eingängen des Flipflops 103, die Binärschaltkreise bzw. Flipflops 102 und 103 bestehen aus einem zweistufigen Binärzähler, der die Taktfrequenz in der in F i g. 5%gezeigten Weise (CZ C3) unterteilt Der Ü2-Ausgang des Flipflops 102 und der Ü3-Ausgang des Flip-Flops 103 sind mit den beiden Eingängen des NOR-Gliedes 104 verbunden, um daraus den Vorlade-Impuls C abzuleiten. Das NOR-Glied 104 erhält zusätzlich als einen Eingang den Ausgangsimpuls ßder Verzögerungskette 120. Dadurch soll der zu Beginn des Taktzyklus' 3 am Ausgang des NOR-Gliedes 104 möglicherweise auftretende Störimpuls unterdrückt werden. In Wirklichkeit besteht zwischen C3 und C2 eine Verzögerung, was in Fig. 5 gestrichelt angedeutet ist Als Folge davon sind sowohl CI als auch C 3 für eine kurze Zeit zu Beginn des dritten Taktes auf dem oberen Spannungspegel. Die beiden Eingänge C~2 und C~3 des NOR-Gliedes 104 sind zu dem Zeitpunkt im unteren Spannungspegel, woraus das Auftreten eines Störimpulses am Ausgang des NOR-Gliedes 104 resultieren würde, wenn nicht der ß-Impuls den Ausgang s spannungsmäßig unten hielte. Es ist festzustellen, daß bei einem späteren Auftreten des ß-lmpulses ein solcher Störimpuls am Ausgang des NOR-Gliedes 104 auftritt; diese Situation tritt jedoch lediglich ein, wenn Td > Tref ist, unter welchen Bedingungen ein solcher Impuls jedoch keine störende Auswirkung auf das Schaltkreisverhalten haben würde. Der C2-Ausgang des Flipflops 102 sowie der Ü3-Ausgang des Flipflops 103 sind mit den beiden Eingängen des NOR-Gliedes 105 verbunden, woraus der Bezugs-Impuls A abgeleitet wird. Schließlich sind der C 2-Ausgang des Flipflops 102 sowie der C3-Ausgang des Flipflops 103 mit den beiden Eingängen des NOR-Gliedes 106 verbunden, um den Abtast-Impuls B bereitzustellen.
Um die Verzögerungstoleranz möglichst klein zu halten, ist es erforderlich, die Impulsbreite, sowie die Anstiegs- und Abfallzeit des Bezugs-Impulses A möglichst konstant zu halten. Aus diesem Grunde wird dem Takt-Generator 100 in F i g. 1 die Spannung Vlc zugeführt. Die Bezugszeit Tref hängt lediglich von der Impulsperiode des extern zugeführten Taktes ab. Sie ist unabhängig von dessen Anstiegs- und Abfallzeit sowie von dem Tastverhältnis; andererseits würden dadurch zusätzliche Verzögerungstoleranzen eingeführt.
In den F i g. 6 und 7 sind bevorzugte Schaltungsaus-
führungen für die in F i g. 4 im Blockschaltbild gezeigten Binär- bzw. Flipflopschaltungen sowie die NOR-Glieder dargestellt. Nimmt man beispielsweise die in F i g. 6 dargestellte Binärschaltung 102, so ist dort ein zwischen die Gate- und Source-Elektrode des FET 108 eingeschaiteter Lade-Kondensator 107 zu erkennen. Ein Last-FET 109 ist an die Drain-Elektrode des FET 108 angeschlossen. Die Betriebsspannung Vdd ist mit der Drain-Elektrode dieses Last-FET 109 und die Spannung VLC mit dessen Gate-Elektrode gekoppelt. Der Cl-Eingang führt auf die Gate-Elektrode eines FET 110, der zwischen den Drain-Anschluß des FET 108 und den Kondensator 111 eingeschaltet ist. Der Kondensator 111 liegt parallel zwischen Gate und Source des FET 112. Mit der Drain-Elektrode des FET 112 ist wieder ein Last-FET 113 verbunden, der dieselbe spannungsgemäßen Anschlüsse wie der Last-FET 109 aufweist. Die Drain-Elektrode des FET 112 ist sowohl mit dem Ausgangsanschluß für den C2-lmpuls als auch mit der Gate-Elektrode des FET 114 gekoppelt Ein drittes Last-FET 115 ist an die Drain-Elektrode des FET 114 angeschlossen. Die Drain-Elektrode des FET 114 ist ihrerseits sowohl mit dem C 2-Ausgangsanschluß als auch über den FET 116 mit dem Kondensator 107 verbunden. Der zweite Eingangsanschluß für den CTT-Impuls führt aufdieGate-ElektrodedesFET116.
Zur Erläuterung der Arbeitsweise dieser Binärschaltung bzw. dieses Flipflops 102 soll bezug genommen werden auf das Zeitdiagramm in F i g. 5 und dort auf die Impulsverläufe Cl und C 2. Es sei zunächst angenom-
men, daß sich auf dem Kondensator 107 keine Ladung befindet so daß der FET 108 nicht leitend ist Wenn der Taktimpuls Cl auftritt und den FET 110 leitend macht wird der Kondensator 111 über den Last-FET 109 aufgeladen. Dadurch wird der FET 112 leitend und der FET
114 gesperrt Erreicht der TJT-Impuls den oberen Spannungspegel, wird der FET 116 leitend und lädt den Kondensator 107 über den Last-FET 115 auf. Der FET 108 ist dadurch in Durchlaßrichtung vorgespannt so daß
beim Auftretendes Cl-Impulses der Kondensator 111 wieder über den FET 108 entladen wird. Der FET 112 ist dann gesperrt und der FET 114 wird dann leitend sein. Wenn schließlich ÜT wieder den oberen Spannungspegel erreicht, wird der Kondensator 107 über den FET 114 entladen, womit sich der Kreis schließt.
In F i g. 7 ist als Beispiel für die in dem Taktgenerator 100 benutzten NOR-Glieder das NOR-Glied 105 näher dargestellt. Bezüglich des unter der Bezeichnung 104 verwendeten NOR-Gliedes mit drei Eingängen, ist festzustellen, daß sich ein solches durch eine einfache Erweiterung des in F i g. 7 dargestellten NOR-Gliedes erhalten läßt. Der Ü3-Ausgang der Binärschaltung 103 ist mit der Gate-Elektrode des FET 117 in Fig. 7 verbunden, während der C2-Ausgang der Binärschaltung 102 mit der Gate-Elektrode des FET 118 verbunden ist. Beide FET 117 und 118 teilen sich in einen gemeinsamen Last-FET 119. Wiederum ist die Betriebsspannung VDD mit dem Drain-Anschluß des FET 119 und die Spannung Vlc mit dessen Gate-Elektrode gekoppelt. Der als Ausgang erhaltene Bezugsimpuls A des Taktgenerators 100 wird am gemeinsamen Verbindungspunkt der Drain-Elektrode der FET 117 und 118 erhalten. Der Ausgangsimpuls A tritt lediglich auf, wenn beide FET 117 und 118 gesperrt sind. Diese Bedingung ist nur dann erfüllt, wenn Ü3 und C 2 den unteren Spannungspegel aufweisen.
Ein Schaltkreis, der als Spannungsverdoppler 140 verwendet werden kann, ist in Fig.8 dargestellt. Dieser Spannungsverdopplerschaltkeis benötigt ein Wechselsignal am Eingang, um daraus ein Ausgangssignal zu erzeugen, das größer ist als die Betriebsspannung. Das Wechselspannungssignal am Eingang kann entweder von dem extern zugeführten Taktimpuls oder von einem auf dem betreffenden Halbleiterschaltungsplättchen vorgesehenen Ringoszillator abgeleitet werden und wird den miteinander verbundenen Gate-Elektroden der FET 141 und 142 zugeführt. Die Drain-Elektrode des FET 142 ist mit der Source-Elektrode des FET 143 verbunden, dessen Gate-Elektrode mit den Drain-Elektroden der FET 141 und 144 gekoppelt ist. Die Source-Elektroden der FET 141,142 und 144 sind miteinander an Massepotential angeschlossen; die Drain-Elektrode des FET 143 ist mit der Betriebsspannung VW verbunden. Die Drain-Elektroden der FET 141 und 144 sind weiterhin mit der Source-Elektrode des FET 145 verbunden. Die Drain-Elektroden 145 und 146 sowie die Gate-Elektrode des FET 146 sind gemeinsam an die Betriebsspannung VH angeschlossen. Zwischen die Source-Elektroden des FET 145 und den Verbindungspunkt /zwischen der Gate-Elektrode des FET 145 und der Source-Elektrode des FET 146 ist ein Kondensator 147 eingeschaltet.
Der soweit beschriebene Schaltungsteil des Spannungsverdopplers stellt eine Gegentakttreiberschaltung mit Ausgängen an den Knotenpunkten /und //dar. Der am Knoten H erhaltene Ausgang (Drain-Elektrode des FET 142) ist mit der Gate-Elektrode des FET 148 gekoppelt Die Drain-Elektrode des FET 148 ist zusammen mit der Source-Elektrode des FET 149 und der Drain-Elektrode des FET 150 im Schaltungsknoten / verbunden. Die Source-Elektroden der FET 148 und 150 liegen gemeinsam auf Massepotential. Ebenfalls gemeinsam liegen die Drain-Elektroden der FET 149 und 151 an der Spannung VH. Ein zweiter Kondensator 152 ist zwischen den Knoten / und K eingeschaltet Die Gate-Elektrode des FET 151 ist mit dem Knoten /verbunden. Die FET 148,149,150 und 151 stellen die Ausgangsstufe der Spannungsverdopplerschaltung 140 dar, und der Ausgang am Knoten K ist über den als Diode geschalteten FET 153 auf den mit Vlc bezeichneten Ausgangsanschluß gekoppelt. Mit diesem Anschluß ist ferner die Drain-Elektrode eines FET 154 verbunden. Die Gate-Elektroden der FET 144, 150 und 154 sind miteinander an den Ausgangsknoten G der Verzögerungs-Vergleichsschaltung 130 angeschlossen. Der mit 155 bezeichnete Kondensator am Vtc-Anschluß soll die Last-Kapazität repräsentieren; darin kann auch eine Siebkapazität zur Verringerung der Vtc-Schwankungen eingeschlossen sein.
Die Gegentakttreiberstufe der Spannungsverdopplerschaltung 140 treibt die Ausgangsstufe an den Knoten H und /. Wenn der Takt am Eingang den unteren Spannungswert aufweist, ist der Knoten //oben und der Knoten / unten. Da der FET 141 gesperrt ist, steigt wegen des Rückkopplungskondensators 147 die Spannung am Knoten / über den Wert der Betriebsspannung VH an. Wenn der FET 144 leitend ist, wird der Knoten / auf den Spannungswert VH—Wansteigen, wobei VVdie Schwellenspannung des FET 146 bedeutet. Die sehr hohe Gate-Spannung am FET 151 bewirkt dann eine Aufladung des Knotens K auf die Betriebsspannung VH. Beim Auftreten eines Taktimpulses am Eingang steigt das Potential des Knotens / auf den Wert VH an, wodurch der Knoten K auf nahezu den zweifachen Vn-Wert infolge des Kondensators 152 angehoben wird. In der Praxis dauert es viele Zyklen, bevor VLC über die FET-Diode 153 auf den Wert 2 VH— VT aufgeladen werden kann. Jeder Leckstrom am Vtc-Anschluß wird zusätzlich den maximal erreichbaren Spannungspegel reduzieren. Eine positive Spannung am Knoten G erniedrigt Vlc, indem dadurch die Kapazität 155 entladen und die Spannungshübe an den Knoten / und K begrenzt werden.
Da es bestimmte Bedingungen gibt, unter denen VLg sich beim Einschalten nicht aufbauen kann, ist die Start-Steuerschaltung 160 (F i g. 1,9) vorgesehen. Wenn beim Einschalten der externe Takt nicht vorliegt, befindet sich der Knoten Fin der Verzögerungs-Vergleichsschaltung 130 auf dem unteren Spannungspegel, da der Vorlade-Impuls Csowie der Abtast-lmpuls £des Taktgenerators 100 nicht erzeugt werden und so den Knoten F nicht aufladen können. Deshalb wird der Knoten G auf dem oberen Spannungswert sein und VLG würde auf dem unteren Spannungswert festgehalten. Würde dann anschließend der Takt an den Eingang des Taktgenerators 100 angelegt, würde dennoch kein interner Taktimpuls abgeleitet, da der betreffende Schaltkreis für seine Betriebsweise eine Ktc-Spannung benötigt. Auf diese Weise würde das Schaltungssystem demnach nicht einschalten können. Mit Hilfe der Start-Steuerschaltung 160 wird jedoch der Knoten G solange auf den unteren Spannungspegel vorgespannt, bis Vlc auf den Betriebsspannungspegel ansteigt
Die in Fig.9 im einzelnen dargestellte Start-Steuerschaltung 160 besteht aus einem FET 161, dessen Drain-Elektrode mit einem Last-FET 162 verbunden ist Die Drain-Elektrode des FET 161 ist mit der Gate-Elektrode eines FET 163 gekoppelt. Dessen Drain-Elektrode ist mit dem Knoten G der Verzögerungs-Vergleichsschaltung 130 verbunden, während dessen Source-Elektrode auf Massepotential liegt Liegen bei einem Start keine Ausgangsimpulse vom Taktgenerator 100 vor, ist demnach der FET 161 gesperrt, so daß der FET 163 leitend ist und damit den Knoten G auf Massepotential fällt
Zwischen die Betriebsspannungsquelle VOo und die
Gate-Elektrode des FET 161 ist bei diesem Schaltkreis eine Impuls-Detektorschaltung mit dem FET 164, dem Kondensator 165, dem FET 166 sowie dem Kondensator 167 geschaltet. Die Gate-Elektrode des FET 164 ist mit dem Ausgang für die £-Impulse des Taktgenerators 100 und die Gate-Elektrode des FET mit dem Ausgang für die .4-Impulse gekoppelt. Bevor VLc einen Betriebswert erreicht, werden die £- und Λ-Impulse noch nicht vorliegen, und der Knoten M befindet sich deshalb auf dem unteren Spannungspegel. Wie bereits erwähnt wurde, bewirkt das den oberen Spannungspegel am Knoten N, wodurch der Knoten G unten gehalten wird und den Vlc-Anstieg erlaubt. Nachdem Vlc einen Betriebswert erreicht hat und der (externe) Takt vorliegt, treten auch die A- und t-Impulse in der in Fig.2 gezeigten Folge auf. Die damit verbundene Aufladung aus der Betriebsspannungsquelle VDd gelangt zunächst auf den Kondensator 165 und von dort auf den Kondensator 167, wobei der FET 161 eingeschaltet wird und seinerseits den Knoten N spannungsmäßig herunterzieht. Damit wird die Start-Steuerschaltung 160 dann vom Knoten G abgetrennt. Anschließend arbeitet die Schaltungsanordnung zur Erzeugung einer kompensierten Steuerspannung an den Last-FETs in der oben beschriebenen normalen Weise weiter.
Zu den vorangehend beschriebenen Teilschaltungen sind einige Schaltungsvarianten möglich, von denen eine in den Fig. 10 und 11 näher erläutert ist. Im einzelnen zeigt die F i g. 10 in Blockschaltbildform eine Alternative zum Taktgenerator 100, der Verzögerungskette 120 und der Verzögerungs-Vergleichsschaltung 130 von F i g. 1. Dabei ist festzustellen, daß der Ausgang der Verzögerungs-Yergleichsschaltung in gleicher Weise zur Steuerung von Vlc benötigt würde.
In dem Ausführungsbeispiel von Fig. 10 umfaßt der Taktgenerator einen Frequenzteiler 170, z. B. einen Zähler, einen Inverter 171 sowie ein UND-Glied 172. Dadurch werden ein Steuerimpuls P sowie ein Rückstellimpuls Q der in F i g. 11 gezeigten Form, erzeugt.
Die zur Feststellung der Schaltverzögerung vorgesehene Verzögerungskette ist zur Bildung eines Oszillators 174 geschlossen, dessen Frequenz damit eine Funktion der Schaltverzögerung darstellt. Ein sechsstufiger Zähler 173 wird durch den Steuerimpuls P angestoßen und zählt die vom Oszillator 174 gelieferten Impulse, bis er vom Q-Impuls zurückgestellt wird. Der extern zugeführte Takt sowie der Frequenzteiler 170 bestimmen die Zählperiode für den Zähler 173. Die Ausgänge der ersten 5 Zählerstufen sind über das ODER-Glied 175 mit einem Eingang des UND-Gliedes 176 verbunden. Der andere Eingang des UND-Gliedes 176 ist an den invertierten Ausgang der letzten bzw. sechsten Stufe des Zählers 172 angeschlossen. Der Zähler 173, das ODER-Glied 175 und das UND-Glied 176 stellen die Verzögerungs-Vergleichsschaltung dar, in der eine Folge von positiven Impulsen erzeugt wird, wenn während jeder Zählperiode der Zählwert größer als ein vorbestimmter Wert ist, d. h. im Fall des vorliegenden Ausführungsbeispiels größer als 32. Der Zählwert 32 wurde gewählt, weil damit in vernünftigen Grenzen erreichbare Genauigkeit der Steuerung möglich ist; ein Fehler in einer Zählstelle bedeutet dabei einen etwa 3%igen Fehler bezüglich der Verzögerung. Selbstverständlich können auch andere Kombinationen von Taktfrequenzen, Oszillatorfrequenzen und Fehlerstufen nach Maßgabe der genannten Auswirkungen benutzt werden. Die Anzahl von Leitungen vom Frequenzteiler 170 zum UND-Glied 172 zur Erzeugung des Rückstell-Impulses Q für den Zähler 173 hängt davon ab, wieviele Stufen der Frequenzteiler umfaßt und wie kurz der gewünschte Rückstellimpuls sein soll. Das Ausgangssignal der Verzögerungsvergleichsschaltung (G am Ausgang des UND-Gliedes 176) wird in genau derselben Weise weiterverwendet, wie das im Zusammenhang mit der Beschreibung von F i g. 1 erläutert worden ist.
Hierzu 4 Blatt Zeichnungen

Claims (7)

Patentansprüche:
1. Schaltungsanordnung zum Konstanthalten der Schaltverzögerung von FET-Inverterstufen in einer s integrierten Schaltung gegen äußere Parameterschwankungen, wie der Temperatur und der Betriebsspannung sowie gegenüber Fertigungstoleranzen der integrierten FETs, wobei die Inverterstufen der integrierten Schaltung jeweils aus einem in Source-Schaluing betriebenen FET und einem als Stromquelle betriebenen Last-FET bestehen, und die Gates der Last-FETs mit einer ebenfalls integrierten Einrichtung verbunden sind, welche den Ruhestrom in den Invertern im Sinne einer Konstant- is haltung der Schaltverzögerung steuert, dadurch gekennzeichnet, daß die Einrichtung das Stellglied einer Regelschaltung mit einer Vergleichsschaltung (130) ist, an welcher als Ist-Wert ein der jeweils vorliegenden Signalverzögerung einer Anzahl hintereinandergeschalteter Inverter (120) entsprechender Wert (B) anliegt, wobei diese Inverter (120) separat von den übrigen Invertern der integrierten Schaltung, jedoch auf dem gleichen Chip ausgebildet sind, und als Soll-Wert ein von einem der integrierten Schaltung von außen zugeführten Taktsignal mittels einer mitintergrierten Ablaufsteuerungsschaltung (100) abgeleitetes Bezugszeit-Signal M anliegt.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die hintereinandergeschalteten Inverter (100) einen Ring-Oszillator-Schaltkreis (174) bilden, dessen sich einstellende Schwingungsfrequenz ein Maß für die in der integrierten Schaltung vorherrschende Schaltverzögerungszeit ist.
3. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Vergleichsschaltung einen Zähler (173) umfaßt, der mit dem Oszillator (174) verbunden ist und über einen durch das Bezugszeit-Signal (A) vorgebbaren Zeitraum die Oszillatorschwingungen zählt.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Zähler (173) ein Binärzähler mit η Ausgängen ist, von denen die ersten n— 1 Ausgänge auf ein ODER-Glied mit n— 1 Eingängen (175) geführt sind, und daß einem weiterhin vorgesehenen UND-Glied (176) als Eingänge das invertierte Ausgangssignal am η-ten Ausgang des Zählers sowie das Ausgangssignal des ODER-Gliedes (175) zugeführt sind.
5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Vergleichsschaltung (130) einen von der Ablaufsteuerungs-Schaltung (100) angesteuerten ersten FET-Schalter aufweist, welcher bei Ansteuerung in einem ersten Zeitintervall einen mit einem ersten Schaltungsknoten (D) verbundenen Kondensator (132) auf einen vorgegebenen, gegen Masse bezogenen Spannungswert auflädt, daß die Vergleichsschaltung (130) ferner aufweist, einen zweiten und einen dritten FET-Schalter (133, 134), welche in Serie geschaltet und zwischen dem ersten Schaltungsknoten (D) und Masse angeordnet sind, und der zweite FET-Schalter (133) in einem zweiten Zeitintervall und der dritte FET-Schalter (134) in einem dritten Zeitintervall von der Ablaufsteuerungs-Schaltung (100) angesteuert sind, wobei das zweite und das dritte Zeitintervall entsprechend der Zeitverzögerung zwischen dem Bezugszeit-Signal (A) und dem durch die hintereinandergeschalteten Inverter verzögerten Signal (B) eine definierte zeitliche Überlappung aufweisen und der erste Kondensator (132), während dieser zeitlichen Überlappung über dem zweiten FET-Schalter (133) und dem dritten FET-Schalter (134) entsprechend der Dauer der zeitlichen Überlappung teilweise entladen wird, und daß die Vergleichsschaltung (130) schließlich aufweist, einen über einen vierten FET-Schalter (135) zum ersten Kondensator (132) parallel geschalteten zweiten Kondensator (136), wobei der vierte FET-Schalter (135) in einem vierten, mit den ersten bis dritten Zeitintervallen nicht überlappenden Zeitintervall von der Ablaufsteuerungs-Schaltung (100) aufgesteuert ist, so daß in diesem vierten Zeitintervall zwischen dem ersten und zweiten Kondensator (132,136) ein Ladungsaustausch mit einer sich dabei einstellenden Ladespannung am zweiten Kondensator (136) erfolgt und die sich dabei einstellende Ladespannung der Ausgangsspannung der Vergleichsschaltung (130) entspricht.
6. Schiitungsanordnung nach einem der vorhergehenden Ansprüche 1 bis 5, gekennzeichnet durch eine der Vergleichsschaltung (130) nachgeschalteten Spannungsverdopplerschaltung (140), deren Ausgang mit den Gates der Last-FETs (122) verbunden ist.
7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Steuerspannung an den Gates der Last-FETs der integrierten Schaltung ebenfalls an entsprechenden Stellen derjenigen Schaltkreise der Ablaufsteuerungs-Schaltung (100) anliegt, welche aus dem an der Ablaufsteuerungs-Schaltung (100) anliegenden, externen Taktsignal das Bezugszeit-Signal (A) ableiten, so daß die Signalverzögerung dieser Schaltkreise von äußeren Parameterschwankungen unabhängig ist.
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