JPS60116221A - 高電圧パルス整形回路 - Google Patents
高電圧パルス整形回路Info
- Publication number
- JPS60116221A JPS60116221A JP58223533A JP22353383A JPS60116221A JP S60116221 A JPS60116221 A JP S60116221A JP 58223533 A JP58223533 A JP 58223533A JP 22353383 A JP22353383 A JP 22353383A JP S60116221 A JPS60116221 A JP S60116221A
- Authority
- JP
- Japan
- Prior art keywords
- high voltage
- source
- transistor
- trt1
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Read Only Memory (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高電圧パルス波形を波形整形する高電圧パルス
整形回路に関する。
整形回路に関する。
電気的に書込み／消去可能なＥ”Ｐ ＲＯＭ （Ｅｌｅ
ｃ−ｔｒｉｃａｌｌｙ Ｅｒａｓａｂ１６ ａｄｄ Ｐ
ｒＱｇｒａｍｍａｂ１６ ＲｅａｄＯｎｌｙ Ｍｅｍｏ
ｒｙ ）においては、データの曹込み／消去時に、高電
圧をフローティングゲートトランジスタの極薄酸化膜に
加えることになる。ところがこの極薄酸化膜に急峻な立
ち上がりの高電圧を加えると、極薄酸化膜にストレスが
加わり劣化するという問題がある。
ｃ−ｔｒｉｃａｌｌｙ Ｅｒａｓａｂ１６ ａｄｄ Ｐ
ｒＱｇｒａｍｍａｂ１６ ＲｅａｄＯｎｌｙ Ｍｅｍｏ
ｒｙ ）においては、データの曹込み／消去時に、高電
圧をフローティングゲートトランジスタの極薄酸化膜に
加えることになる。ところがこの極薄酸化膜に急峻な立
ち上がりの高電圧を加えると、極薄酸化膜にストレスが
加わり劣化するという問題がある。
この劣化を防ぐために、印加される高電圧パルスを長い
立ち上がり時間になるように高電圧パルスを波形整形す
る高電圧パルス整形回路が必要となる。従来の高電圧パ
ルス整形回路を第１図に示す。高電圧■がドレインに印
加されたＭＯＳトランジスタＴのゲートに抵抗Ｒとコン
デンサＣとが接続され、コンデンサＣの他方の端子は接
地され、抵抗Ｒの他方の端子には高電圧制御用パルスΦ
＋カ印加される。ＭＯＳトランジスタＴのソースから出
力される高電圧パルスΦ０は時定数ＣＲの値によりその
立ち上がり時間を制御できる。極薄酸化膜の劣化防止の
ためには、高電圧パルスΦ０は例えば１ミリ秒以上の長
い立ち上がり時間が必要であるので時定数ＣＲ＝１０
以上にする必要があへところが高密度集積回路ではコン
デンサＣの容量はせいぜい１ＯＯｐＦ程度にしかならな
い。このため抵抗Ｒの値をＩＯＭΩという極めて大きな
値にする必要がある。ところが抵抗Ｒを多結晶シリコン
で作る場合抵抗値のばらつきが大きく、特に高抵抗にお
いて所望の値を得ることが困難である。
立ち上がり時間になるように高電圧パルスを波形整形す
る高電圧パルス整形回路が必要となる。従来の高電圧パ
ルス整形回路を第１図に示す。高電圧■がドレインに印
加されたＭＯＳトランジスタＴのゲートに抵抗Ｒとコン
デンサＣとが接続され、コンデンサＣの他方の端子は接
地され、抵抗Ｒの他方の端子には高電圧制御用パルスΦ
＋カ印加される。ＭＯＳトランジスタＴのソースから出
力される高電圧パルスΦ０は時定数ＣＲの値によりその
立ち上がり時間を制御できる。極薄酸化膜の劣化防止の
ためには、高電圧パルスΦ０は例えば１ミリ秒以上の長
い立ち上がり時間が必要であるので時定数ＣＲ＝１０
以上にする必要があへところが高密度集積回路ではコン
デンサＣの容量はせいぜい１ＯＯｐＦ程度にしかならな
い。このため抵抗Ｒの値をＩＯＭΩという極めて大きな
値にする必要がある。ところが抵抗Ｒを多結晶シリコン
で作る場合抵抗値のばらつきが大きく、特に高抵抗にお
いて所望の値を得ることが困難である。
もし抵抗Ｒの値が小さすぎる場合には、高電圧パルスΦ
０の立ち上がりが早くなりすぎ極薄酸化膜の劣化を招き
、抵抗Ｒの値が大きすぎる場合には。
０の立ち上がりが早くなりすぎ極薄酸化膜の劣化を招き
、抵抗Ｒの値が大きすぎる場合には。
高電圧パルスΦＧの立ち上がりが遅（なりすぎ書込み時
間の増大を招くことになり問題である。
間の増大を招くことになり問題である。
さらに高抵抗を形成するためには、標準のＥ−ＦＲＯＭ
のための工程に加えて、ＰＥＰ（フォトエツチングプロ
セス）工程の追加が必要であり、製造工程が複雑化する
という問題がある。
のための工程に加えて、ＰＥＰ（フォトエツチングプロ
セス）工程の追加が必要であり、製造工程が複雑化する
という問題がある。
本発明は上記事情を考慮してなされたもので高電圧パル
スの立ち上がり時間を正確にコントロールでき、標準の
工程で製造することが可能な高電圧パルス整形回路を提
供すること欠目的とする。
スの立ち上がり時間を正確にコントロールでき、標準の
工程で製造することが可能な高電圧パルス整形回路を提
供すること欠目的とする。
この目的ヲ達成するために本発明による高電圧パルス回
路は、ドレイ、７が第１人力端に接続された第１のＭＯ
８）ランジスタと、一端がこりｍｌのＭＯ８）ランジス
タのソースに接続され、他端が接地された第１の容量素
子と、ドレインが前記第１のＭＯ８）ランジスタのソー
スに接続された第２のＭＯ８）ランジスタと、一端がこ
の第２０′ＭＯ８）ランジスタのソースに接続され、他
端が接地された第２の６８素子と、ゲートが前記第２の
ＭＯ８）ランジスタのソースに接続され、ドレインが第
２入力端に接続され、ソースが出方端に接続された第３
のＭＯＳトランジスタとを備え。
路は、ドレイ、７が第１人力端に接続された第１のＭＯ
８）ランジスタと、一端がこりｍｌのＭＯ８）ランジス
タのソースに接続され、他端が接地された第１の容量素
子と、ドレインが前記第１のＭＯ８）ランジスタのソー
スに接続された第２のＭＯ８）ランジスタと、一端がこ
の第２０′ＭＯ８）ランジスタのソースに接続され、他
端が接地された第２の６８素子と、ゲートが前記第２の
ＭＯ８）ランジスタのソースに接続され、ドレインが第
２入力端に接続され、ソースが出方端に接続された第３
のＭＯＳトランジスタとを備え。
前記第１のＭＯ８）ランジスタと前記第２のＭＯＳトラ
ンジスタのそれぞれのゲートに同一周波数の互いに相貫
ならないクロックパルスを入力し、前記第２入力端に高
電圧を印加し、前記第１人力端に前記高電圧以上の電圧
の高電圧制御パルスを入力し、前記出力端から所望の立
ち上がり時間を有する高電圧パルスを得ることを特徴と
する。
ンジスタのそれぞれのゲートに同一周波数の互いに相貫
ならないクロックパルスを入力し、前記第２入力端に高
電圧を印加し、前記第１人力端に前記高電圧以上の電圧
の高電圧制御パルスを入力し、前記出力端から所望の立
ち上がり時間を有する高電圧パルスを得ることを特徴と
する。
本発明の一実施例による高電圧パルス整形回路を第２図
に示す。ドレインに高電圧ＶＰｐが印加されたＭｏＳト
ランジスタＴのゲートには他端が接地されたコンデンサ
Ｃが接続されている。さらに従来の回路における抵抗の
かわりにＭＯ８）ランジスタＴｌ、Ｔ２およびコンデン
サｃｏが接続されている。ＭＯ８）ランジスタＴ、のソ
ースとＭＯＳトランジスタＴ２のドレインとが接続され
、この接続点にコンデンサＣｏが接続されている。コン
デンサＣＯの他端は接地されている。ＭＯ８）ランジス
タＴ２のソースはＭＯ８）ランジスタＴのゲートに接続
されている。ＭＯＳトランジスタＴＩ 。
に示す。ドレインに高電圧ＶＰｐが印加されたＭｏＳト
ランジスタＴのゲートには他端が接地されたコンデンサ
Ｃが接続されている。さらに従来の回路における抵抗の
かわりにＭＯ８）ランジスタＴｌ、Ｔ２およびコンデン
サｃｏが接続されている。ＭＯ８）ランジスタＴ、のソ
ースとＭＯＳトランジスタＴ２のドレインとが接続され
、この接続点にコンデンサＣｏが接続されている。コン
デンサＣＯの他端は接地されている。ＭＯ８）ランジス
タＴ２のソースはＭＯ８）ランジスタＴのゲートに接続
されている。ＭＯＳトランジスタＴＩ 。
Ｔ！のゲートにはそれぞれ同一周波数のクロックパルス
φ１．φ２が印加されるが、これはクロックパルスφ１
．φ２は第２図に示すようにＨレベルの状態が重なりあ
わないようになっていることが望ましい。
φ１．φ２が印加されるが、これはクロックパルスφ１
．φ２は第２図に示すようにＨレベルの状態が重なりあ
わないようになっていることが望ましい。
次に動作を説明する。ＭＯ８）ランジスタＴ１のゲート
に入力するクロックパルスφＩがＨレベルになるとＭＯ
８）ランジスタＴ＋は導通ずる。
に入力するクロックパルスφＩがＨレベルになるとＭＯ
８）ランジスタＴ＋は導通ずる。
このときクロックパルスφ２はＬレベルであるかうＭＯ
，）トランジスタＴ２は非導通状態である。
，）トランジスタＴ２は非導通状態である。
したがってコンデンサＣ，に外部から電荷が流入し蓄積
される。次にクロックパルスφ凰がＬレベルになるとＭ
Ｏ８ｈランジスタ刀】が非導通状態になる。クロックパ
ルスφ２がＨレベルになるとＭＯＳトランジスタＴ２が
導通状態になり、コンデンサＣｏに蓄積された電荷が放
出される。コンデンサＣｏへの電荷の蓄積、放出がクロ
ックパルスφ１，６に従って繰り返えされることになり
、これは電流がＭＯＳトランジスタＴ１＠Ｔｘを流れて
いることに他ならない。
される。次にクロックパルスφ凰がＬレベルになるとＭ
Ｏ８ｈランジスタ刀】が非導通状態になる。クロックパ
ルスφ２がＨレベルになるとＭＯＳトランジスタＴ２が
導通状態になり、コンデンサＣｏに蓄積された電荷が放
出される。コンデンサＣｏへの電荷の蓄積、放出がクロ
ックパルスφ１，６に従って繰り返えされることになり
、これは電流がＭＯＳトランジスタＴ１＠Ｔｘを流れて
いることに他ならない。
今％ＭＯＳトランジスタＴ＋のドレインの電位を■１、
ＭＯＳ）ランジスタ１のソースの電位な■２とすると、
コンデンサＣｏに蓄積される電荷Ｑは、Ｑ″Ｃ０（Ｖ、
−Ｖ２） トナル。クロックパルスφ１．φ２の１パルス毎ニ電荷
Ｑが流れるから、ＭＯＳトランジスタＴ、、Ｔ２を流れ
る電流Ｉは。
ＭＯＳ）ランジスタ１のソースの電位な■２とすると、
コンデンサＣｏに蓄積される電荷Ｑは、Ｑ″Ｃ０（Ｖ、
−Ｖ２） トナル。クロックパルスφ１．φ２の１パルス毎ニ電荷
Ｑが流れるから、ＭＯＳトランジスタＴ、、Ｔ２を流れ
る電流Ｉは。
Ｉ ＝ ｆＱ ＝ ｆ Ｃｏ （Ｖ＋ −Ｖｘ ）とな
る。これは等動的に抵抗値１／ｆＣｏの抵抗と同じであ
る。したがって高電圧パルスの立ち上がり時間を定める
時定数はＣ／ｆＣｏとなる。このように時定数はクロッ
クパルスφ１．φ２の周波数ｆとコンデンサＣ，Ｃｏの
容量比で定まる。コンデンサＣ，Ｃ，の容量については
絶対値ではなく容量比であるため５面積比により制御で
き、比較的正確な制御が製造技術上可能である。またも
う−力の要素である周波ａｆは正確な制御が可能であり
外部から周波数ｆを与える場合は容量比が所定値からは
ずれた時にも周波数ｆを変えて所望の時定数にできる。
る。これは等動的に抵抗値１／ｆＣｏの抵抗と同じであ
る。したがって高電圧パルスの立ち上がり時間を定める
時定数はＣ／ｆＣｏとなる。このように時定数はクロッ
クパルスφ１．φ２の周波数ｆとコンデンサＣ，Ｃｏの
容量比で定まる。コンデンサＣ，Ｃ，の容量については
絶対値ではなく容量比であるため５面積比により制御で
き、比較的正確な制御が製造技術上可能である。またも
う−力の要素である周波ａｆは正確な制御が可能であり
外部から周波数ｆを与える場合は容量比が所定値からは
ずれた時にも周波数ｆを変えて所望の時定数にできる。
例えば立ち上がり時間を１ミリ秒とするため時定数を１
０−にする場合には、 Ｃ＝Ｉ００ｐＦ 、 Ｃｏ＝
０．１ｐＦ、ｆ＝ＩＭＨ２とすればよい。
０−にする場合には、 Ｃ＝Ｉ００ｐＦ 、 Ｃｏ＝
０．１ｐＦ、ｆ＝ＩＭＨ２とすればよい。
＄４図に本実施例による高電圧パルス整形回路−を用い
たＥ”ＦＲＯＭを示す。ＥｂＩζＯＭではデータ書込み
／消去時に高電圧を必要とするが、この高′亀圧を内部
の昇圧回路１０により得る方法が採用されている。との
昇圧回路１０としては２つのクロックパルスを用いて昇
圧するいわゆるチャージポンプ回路が採用されているた
め１本実施例による高電圧パルス整形回路にもこのクロ
ックパルス’ａ？用いればよい。高電圧パルス整形回路
用の新たなりロックパルスを発生する必要はない。した
がってクロック発生回路１２は第３図に示すようなりロ
ックパルスφ工、φ２を発生し、昇圧回路１ｏと高電圧
パルス整形回路の両方に送る。
たＥ”ＦＲＯＭを示す。ＥｂＩζＯＭではデータ書込み
／消去時に高電圧を必要とするが、この高′亀圧を内部
の昇圧回路１０により得る方法が採用されている。との
昇圧回路１０としては２つのクロックパルスを用いて昇
圧するいわゆるチャージポンプ回路が採用されているた
め１本実施例による高電圧パルス整形回路にもこのクロ
ックパルス’ａ？用いればよい。高電圧パルス整形回路
用の新たなりロックパルスを発生する必要はない。した
がってクロック発生回路１２は第３図に示すようなりロ
ックパルスφ工、φ２を発生し、昇圧回路１ｏと高電圧
パルス整形回路の両方に送る。
先の実施例では互いに相貫なることのない２つのクロッ
クパルスφｈφ２を用いたが、ひとつのクロックパルス
φとそれ乞反転したクロックパルスφヲ用いてもよい。
クパルスφｈφ２を用いたが、ひとつのクロックパルス
φとそれ乞反転したクロックパルスφヲ用いてもよい。
また、ＭＯＳ）ランジスタＴＩ 、 Ｔ２． Ｔ・はＮ
チャンネルでもＰチャンネルでもよい。更に等動的に抵
抗を構成するＭＯＳ ）ランジスタＴ＋ 、 Ｔ２とコ
ンデンサＣ，と同様な構成のものな複数段設けてもよい
。
チャンネルでもＰチャンネルでもよい。更に等動的に抵
抗を構成するＭＯＳ ）ランジスタＴ＋ 、 Ｔ２とコ
ンデンサＣ，と同様な構成のものな複数段設けてもよい
。
以上の通り本発明によれば、高電圧パルスの立ち上がり
時間を正確にコントロールできる。また製造する場合に
も特別の工程を付加することなく。
時間を正確にコントロールできる。また製造する場合に
も特別の工程を付加することなく。
標準の製造工程による製造が可能である。さらに製造誤
差により所定の容量比が得られない場合でも、印加する
クロックパルスの周波数により外部から時定数の制御が
可能であり、極めて正確な時定数が実現できる。
差により所定の容量比が得られない場合でも、印加する
クロックパルスの周波数により外部から時定数の制御が
可能であり、極めて正確な時定数が実現できる。
第１図は従来の高電圧パルス整形回路の回路図、第２図
は本発明の一実施例による高電圧パルス整形回路の回路
図、第３図は同回路に用（ζられるクロックパルスの波
形を示すタイムチャート、第４図は同回路を用いたＥ”
Ｆ ＲＯＭの部分回路図である。 ’ｒ、 、 Ｔ＋ 、 Ｔｚ”’ Ｍ ＯＳ トランジ
スタ、Ｃ１ｃｏ・・・コンデンサ、Ｒ・・・抵抗。 出願人代理人 猪 股 清 第１図 莞２図 児３図 見４図
は本発明の一実施例による高電圧パルス整形回路の回路
図、第３図は同回路に用（ζられるクロックパルスの波
形を示すタイムチャート、第４図は同回路を用いたＥ”
Ｆ ＲＯＭの部分回路図である。 ’ｒ、 、 Ｔ＋ 、 Ｔｚ”’ Ｍ ＯＳ トランジ
スタ、Ｃ１ｃｏ・・・コンデンサ、Ｒ・・・抵抗。 出願人代理人 猪 股 清 第１図 莞２図 児３図 見４図
Claims (1)
- 【特許請求の範囲】 ドレインが第１入力端に接続された第１のＭＯＳトラン
ジスタと。 一端がこの第１のＭＯＳトランジスタのソースに接続さ
れ他端が接地された第１の容量素子と、ドレインが前記
第１のＭＯＳ）ランジスタのソースに接続された第２の
ＭＯＳトランジスタと。 一端がこの第２のＭＯＳ）ランジスタのソースに接続さ
れ、他端が接地された第２の容量素子と、ケートカ前記
第２のＭＯＳトランジスタのソースに接続され、ドレイ
ンが第２入力端に接続され。 ソースが出力端に接続された第３のＭＯＳ）ランジスタ
とを備え、 綿己第１のＭＯＳ）ランジスタと前記第２のＭＯＳ）ラ
ンジスタのそれぞれのゲートに同一周波数の互いに相貫
ならないクロックパルスを入力し、前記第２入力端に高
電圧を印加し、前記第１入力端に前記高電圧以上の電圧
の高電圧制御パルスを入力し、前記出力端から所望の立
ち上がり時間を有する高電圧パルスを得ることを特徴と
する高電圧パルス整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223533A JPS60116221A (ja) | 1983-11-28 | 1983-11-28 | 高電圧パルス整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223533A JPS60116221A (ja) | 1983-11-28 | 1983-11-28 | 高電圧パルス整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116221A true JPS60116221A (ja) | 1985-06-22 |
Family
ID=16799641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223533A Pending JPS60116221A (ja) | 1983-11-28 | 1983-11-28 | 高電圧パルス整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476500A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Non-volatile storage device |
| JPH0223597A (ja) * | 1988-07-11 | 1990-01-25 | Hitachi Ltd | 不揮発性半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839508A (ja) * | 1971-09-21 | 1973-06-11 | ||
| JPS5159365A (en) * | 1974-11-19 | 1976-05-24 | Ibm | Fet fukageetohoshosochi |
-
1983
- 1983-11-28 JP JP58223533A patent/JPS60116221A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4839508A (ja) * | 1971-09-21 | 1973-06-11 | ||
| JPS5159365A (en) * | 1974-11-19 | 1976-05-24 | Ibm | Fet fukageetohoshosochi |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476500A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Non-volatile storage device |
| JPH0223597A (ja) * | 1988-07-11 | 1990-01-25 | Hitachi Ltd | 不揮発性半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3735476B2 (ja) | 高電圧発生回路 | |
| JP3372923B2 (ja) | 半導体集積回路 | |
| JPH01259751A (ja) | 昇圧回路 | |
| JPH0519311B2 (ja) | ||
| JPS63290159A (ja) | 昇圧回路 | |
| US5066870A (en) | Charge pump having pull-up circuit operating with two clock pulse sequences | |
| JP3043201B2 (ja) | 昇圧回路 | |
| JPH0159772B2 (ja) | ||
| US6670844B2 (en) | Charge pump circuit | |
| JPS63268196A (ja) | 半導体集積回路 | |
| JPS60116221A (ja) | 高電圧パルス整形回路 | |
| JPH0622318B2 (ja) | パルス遅延回路 | |
| JPS6143896B2 (ja) | ||
| JPS607854B2 (ja) | 単安定マルチバイブレ−タ回路 | |
| JPH011472A (ja) | 昇圧回路 | |
| JPH02276467A (ja) | 昇圧回路 | |
| CN105336368B (zh) | 一种非交叠四相位时钟产生电路 | |
| JP3408006B2 (ja) | 発振回路 | |
| JPS6285669A (ja) | 昇圧回路 | |
| JPH01134796A (ja) | 不揮発性半導体記憶装置 | |
| JP3354708B2 (ja) | 半導体昇圧回路 | |
| JPH0410807A (ja) | クロック信号発生回路 | |
| JPS63185054A (ja) | 昇圧回路 | |
| JPH02241355A (ja) | 昇圧回路 | |
| JPS6217755B2 (ja) |