JPH02241355A - 昇圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は昇圧回路に関し、特に半導体装置に用いられる
昇圧回路に関するものである。

（従来の技術） 以下第６図乃至第７図を参照して、従来技術による昇圧
回路について説明する。第６図は従来技術による昇圧回
路を示した回路図である。

従来技術による昇圧回路は、制御信号が旧ｇｈしベルと
なると、最高値がＶ　、最低値が０であるｐｐ パルス波を出力する発振回路（６１）と、その発振回路
（６１）の出力端に一端が接続されたコンデンサＣ（６
２）と、そのコンデンサＣ（６２）の他端と陰極が接続
され、陽極と基準電圧端子Ｖ　　（０＜　Ｖ　、Ｎ＜Ｉ
Ｎ ■　）が接続されているダイオードＤ１（６３）と、ｐ
ｐ コンデンサＣ（６２）の他端に陽極が接続され、陰極が
出力端子となっているダイオードＤ２（６４）と、出力
端子に接続されたコンデンサＣＬ（８５）とから構成さ
れていた。

まず、Ｈ１ｇｈレベルの制御信号が発振回路（６１）に
入力されると、最高値がＶ　、最低値がＯであるｐｐ パルス波が出力される。このパルス波が０レベルの時は
、ダイオードＤ１（６３）が順方向にバイアスされる為
に、コンデンサＣ（８２）とダイオードＤＩ（Ｂ３）の
接続点の電位は、基準電圧端子ＶＩＮに加わる電圧Ｖ　
からダイオードＤｌ（８３）のドロップ電ｎ 圧Ｖ　　分だけ低い電位になる。そして、この電ｈｌ 圧はコンデンサＣ（８２）に充電され、更に、ダイオー
ドＤ２（８４）が順方向にバイアスされる為に、この電
圧からダイオードＤ２（８４）のドロップ電圧Ｖｔｈ２
分だけ低い電圧Ｖ（−Ｖ−Ｖ ｏｕｔｌ　　　　　　　ｉｎ　　　　　ｔｈｌ■　　）
が出力されることになる。

ｈ２ 次に、パルス波がＶ　レベルになると、コンテｐ ンサＣ（６２）とダイオードＤ１（８３）の接続点の電
位は、コンデンサＣ（８２）にＶ　−■　　が充電され
ｉｎ　　　ｔｈｌ ている為に、Ｖ　　＋Ｖ　　−Ｖ　　　となる。すると
、ｐｐ　　　１ｎ　　　ｔｈＬ ダイオードＤ１（６３）は逆方向にバイアスされＯＦＦ
となり、ダイオードＤ２（６４）は順方向にバイアスさ
れる為に、この電圧からダイオードＤ２（６４）のドロ
ップ電圧Ｖ　　分だけ低い電圧Ｖ　　　（−ｔｈ２　　
　　　　　　　ｏｕｔ２ Ｖ＋Ｖ−Ｖ−Ｖ）が出力されること ｐｐ　　　ｉｎ　　　ｔｈｌ　　　ｔｈ２になる。

次に、パルス波がＯレベルになると前述した動作をし、
パルス波の周期でこの動作を繰り返すことになる。つま
り、出力端子はＶ　　とＶ　　とｏｕｔｌ　　　ｏｕｔ
２ を繰り返し出力するが、ダイオードＤ２（６４）に接続
されたコンデンサＣＬ（８５）により平滑されるので、
出力電圧は一定値となる。

第７図は第６図に示した回路をトランジスタで構成した
昇圧回路を示した回路図である。

第６図中のダイオードＤ１（８３）、　Ｄ２（６４）は
トランジスタ（７１）、　（７２）で構成されている。

トランジスタ（７３）、　（７４）は、基準電圧端子”
ＩＮに始めはｖＤＤを、次にｖ９．を加える為の切換え
スイッチである。トランジスタ（７５）のドロップ電圧
をｖｔｈ５とすると、出力電圧は２Ｖ−Ｖ−Ｖ ｐｐ　　　ｔｈｌ　　　ｔｈ２ ｖｔｈ５となり、トランジスタ（７６）、　　（７７）
は、その出力電圧Ｖ　　が必要な電圧より高い時に、所
望ｕｔ の電圧を得る為の電圧リミッタ回路である。又トランジ
スタ（７８）、　（７９）は、昇圧開始信号がＬｏｗレ
ベルとなった時に、トランジスタ（７２）とトランジス
タ（７５）の接続点電位をθレベルにするものである。

（発明が解決しようとする課題） 上記の様な昇圧回路では、昇圧電圧がトランジスタで形
成されたダイオードのドロップ電圧で決まる。このドロ
ップ電圧は、トランジスタの基板濃度に依存しており、
製造ばらつき等を考慮すると精度の良い所望の昇圧電圧
を得ることができない。昇圧回路を使用するＥＦＲＯＭ
では、書き込み特性は昇圧電圧に強く依存しているので
、安定した昇圧電圧を得ることが極めて重要となる。

本発明は、上記の様な従来技術にょる昇圧回路の欠点を
除去し、製造ばらつきの影響を受けない、所望の昇圧電
圧を得ることができる昇圧回路を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために本発明においては、従来技術
による昇圧回路に更に、昇圧部の出方電圧が入力された
第１の入力端と、基準電圧が入力された第２の入力端を
有し、昇圧部の出力電圧が基準電圧より低い時は、第１
の電圧を出力し、昇圧部の出力電圧が基準電圧より高い
時は、第１の電圧より低い第２の電圧を出力する比較部
と、端が比較部の出力端に接続され、他端が比較部の第
１の入力端に接続されたコンデンサとを備えた昇圧回路
を提供する。

（作用） この様な昇圧回路によれば、Ｈ１ｇｈレベルである制御
信号が昇圧部に入力されると、昇圧部により昇圧された
出力電圧が比較部の第１の入力端に入力される。続いて
、比較部では入力された電圧と、第２の入力端に入力さ
れた基準電圧とを比較する。その時、基準電圧が入力さ
れた電圧より高ければＶｌ、レベルの電圧を出力し、入
力された電圧が基準電圧より高ければθレベルの電圧を
出力する。この出力電圧を、コンデンサを介して比較部
の入力端に伝える。この様な負帰還系の回路を構成し、
系が安定するまで上記動作を繰り返すことにより、所望
の昇圧電圧を精度良く得ることのできる昇圧回路を提供
できる。

（実施例） 以下第１乃至第６図を参照して、本発明の実施例に係る
昇圧回路を説明する。

第１図は、本発明の実施例に係る昇圧回路の構成を示し
たブロック図である。

本発明による昇圧回路は、昇圧部（１）と、その昇圧部
（１）の出力端に接続され一端には基準電圧が入力され
て、他端には昇圧部の出力電圧が入力された比較部（２
）と、その比較部（２）の出力端と昇圧部（１）の出力
端の間に接続されたコンデンサＣｏ（３）と、昇圧部（
１）の出方端に接続されたコンデンサＣＬ（４） とから構成されている。

まず、Ｈｉｇｈレベルである制御信号が昇圧部（１）に
入力されると、昇圧部により入力電圧に対する昇圧が開
始される。この昇圧部（１）は、前述した従来技術によ
る第７図の様な回路で構成されている。続いて、昇圧部
（１）の出力電圧を比較部（２）に入力する。この比較
部（２）は、降圧部（８）と比較器（７）から構成され
ている。つまり、昇圧部（１）の出力電圧を降圧部（６
）に入力し、この人力電圧に対応する（例えばα倍（１
〉α〉０））降圧電圧を得る。続いて、その降圧電圧を
、＋側に基準電圧Ｖ　が入力されている比較器（７）の
−側Ｄ に入力する。この比較器（７）は、＋側と一側に入力さ
れている電圧を比較し、＋側の電圧が高い時にはｖｐｐ
レベルの電圧を出力し、−側の電圧が高い時にはθレベ
ルの電圧を出力する。この出力電圧は昇圧部（１）に入
力され、前述した様な動作を繰り返す。又、比較器（７
）の出力電圧は、コンデンサＣ（３）を介して降圧部（
６）の入力端に伝えられる。この様な動作を繰り返すこ
とによって得られたパルス状の昇圧電圧は、昇圧部（１
）の出力端に接続されたコンデンサＣＬ（４）により平
滑される。

第２図は、第１図に示したブロック図に基づいて構成さ
れた昇圧回路の回路図である。

この昇圧回路は、制御信号が入力されている発振回路（
２１）と、この発振回路（２１）の出力に入力端が接続
されている第２のレベルシフト回路（２３）と、この第
２のレベルシフト回路（２３）の出力端に接続されたコ
ンデンサＣ（２６）と、このコンデンサＣ（２６）の他
端に一端（ドレイン又はソース）及びゲートが接続され
たＮチャネルトランジスタ（２７）と、このＮチャネル
トランジスタ（２７）の他端（ソース又はドレイン）と
アース間に直列に接続された抵抗Ｒ１（２９）、　Ｒ２
（２１０）と、コノ抵抗Ｒ１（２９）と抵抗Ｒ２（２１
０）間の接続点に一側の入力端が接続され、＋側の入力
端に基準電圧ＶＤＤが入力されている比較器（２１１）
と、この比較器（２１１）の出力端とＮチャネルトラン
ジスタ（２７〉の他端（ソース又はドレイン）間に接続
されたコンデンサＣ（２８）と、比較器（２１１）の出
力端に一端（ドレイン又はソース）が接続されたＮチャ
ネルトランジスタ（２４）と、このＮチャネルトランジ
スタ（２４）のゲート側にゲート側が接続されたＰチャ
ネルトランジスタ（２１２）と、このＰチャネルトラン
ジスタ（２１２）の一端（ドレイン又はソース）に一端
（ドレイン又はソース）及びゲートが接続されたＮチャ
ネルトランジスタ（２５）と、制御信号が入力され、出
力がＮチャネルトランジスタ（２４）のゲート側に接続
されている第１のレベルシフト回路（２２）と、昇圧回
路の出力端に接続されたコンデンサｃＬ（２１３）から
構成されている。

この昇圧回路は、制御信号が０レベルの時は停止状態で
あり、ｖＤＤレベルの時は動作状態である。

次に、第２図中の発振回路（２１）とレベルシフト回路
（２２）、　（２３）の詳細を第３図、第４図に示す。

第３図に示した発振回路（２１）は、第１のインバータ
（４１）と、二つの入力端の一端に第１のインバータ（
４１）の出力が接続されているＮＯＲ回路（４２）と、
このＮＯＲ回路（４２）の出力に接続されている第２の
インバータ（４３）と、ＮＯＲ回路（４２）の出力が入
力端と接続され、出力端がＮＯＲ回路（４２）の他端の
入力端と接続されている遅延回路（４４）から構成され
ている。この発振回路（２１）は、入力される制御信号
が０レベルの時は停止状態であり、この制御信号がｖＤ
Ｄレベルとなるとパルス波を出力する。

まず、Ｏレベルの制御信号が入力されている間は、この
０レベルの制御信号が第１のインバータ（４１）に入力
されると、反転したＶＤＤレベルが、ＮＯＲ回路（４２
）の二つの入力端の一端に入力されることになる。ＮＯ
Ｒ回路（４２）の入力端の一端にｖＤＤレベルが入力さ
れると、ＮＯＲ回路（４２）の出力はθレベルとなり、
第２のインバータ（４３）によりｖＤＤレベルに反転す
る。又、ＮＯＲ回路（４２）の出力は遅延回路（４４）
の入力端と接続されているので、遅延回路（４４）の人
力と出力が同相となるように構成すれば、一定時間後の
遅延回路（４４）の出力はＯレベルになる。この遅延回
路（４４）は具体的には、偶数個のインバータで構成す
ればよい。つまり、このとき遅延回路（４４）の出力は
θレベルに設定しであることになる。

続いて、ＶＤＤレベルの制御信号が第１のインバータ（
４１）に入力されると、第１のインバータ（４１）の出
力はＯレベルに反転し、ＮＯＲ回路（４２）の二つの入
力端の一端に入力されることになる。この時、遅延回路
（４４）の出力はＯレベルに設定しであるので、ＮＯＲ
回路（４２）の二つの入力端にはθレベルが入力される
ことになる。すると、ＮＯＲ回路（４２）はＶ　レベル
を出力し、この■ＤＤレベルのＤ 電圧は第２のインバータ（４３）により０レベルに反転
する。又、ＮＯＲ回路（４２）の二つの入力端には■Ｄ
Ｄレベルとθレベルが入力されることになるので、ＮＯ
Ｒ回路（４２）の出力は０レベルになる。この０レベル
の電圧は第２のインバータ（４３）によりＶＤＤレベル
に反転する。つまり、前記の動作が繰り返し行なわれる
ことによって、最高値がＶＤＤ’最低値が０であるパル
ス波が出力されることになる。

続いてこのパルス波は第４図に示した第２のレベルシフ
ト回路（２３）に入力される。この第２のレベルシフト
回路（２３）は、発振回路（２１）の出力に接続された
インバータ（３１）と、このインバータ（３１）の出力
に一端（ドレイン又はソース）が接続されゲートにｖＤ
Ｄレベルの電位が供給されたＮチャネルトランジスタ（
３２）と、このＮチャネルトランジスタ（３２）の他端
（ソース又はドレイン）にゲート側が接続され、ソース
にＶ　レベルの電位が供給ｐ されたＰチャネルトランジスタ（３５）と、このＰチャ
ネルトランジスタ（３５）のドレイン側にドレイン側が
接続され、ゲート側がインバータ（３１）の出力に接続
され、ソースが接地されたＮチャネルトランジスタ（３
３）と、このＮチャネルトランジスタ（３３）のドレイ
ン側に入力が接続されたインバータ（３４）と、このイ
ンバータ（３４）の入力端にゲート側が接続され、ドレ
イン側がＰチャネルトランジスタ（３５）のゲート側に
接続され、ソースにＶ　レベｐ ルの電位が供給されたＰチャネルトランジスタ（３６）
から構成されている。

まずインバータ（３１）に０レベルの電圧が入力される
と、インバータ（３１）の出力はｖＤＤレベルに反転さ
れ、Ｎチャネルトランジスタ（３２）をＯＦＦとする。

このインバータ（３１）の出力であるｖＤＤレベルの電
圧は、Ｎチャネルトランジスタ（３３）をＯＮにし、０
レベルの電圧がＰチャネルトランジスタ（３６）のゲー
トに入力され、Ｐチャネルトランジスタ（３６）をＯＮ
にする。Ｐチャネルトランジスタ（３６）がＯＮすると
、Ｐチャネルトランジスタ（３５）のゲートにＶ　レベ
ルの電圧が入力され、Ｐチャｐ ネルトランジスタ（３５）はＯＦＦとなる。又、Ｎチャ
ネルトランジスタ（３３）はＯＮしているので、Ｏレベ
ルの電圧がインバータ（３４）に入力される。するとイ
ンバータ（３４）の出力はＶ　レベルに反転さｐ れ、このレベルシフト回路の出力となる。

又、インバータ（３１）にｖＤＤレベルの電圧が入力さ
れると、インバータ（３１）の出力は０レベルに反転さ
れ、Ｎチャネルトランジスタ（３３）はＯＦＦとなり、
Ｎチャネルトランジスタ（３２）はＯＮとなる。

又、このインバータ（３１）の出力であるＯレベルの電
圧は、Ｐチャネルトランジスタ（３５）をＯＮにし、Ｖ
　レベルの電圧がＰチャネルトランジスタ（３６）ｐｐ のゲートに入力され、Ｐチャネルトランジスタ（３６）
はＯＦＦとなる。又、このＶ　レベルの電圧ｐ がインバータ（３４）に入力される。するとインバータ
（３４）の出力は０レベルに反転され、このレベルシフ
ト回路の出力となる。

上記動作を繰り返すことにより、最高値がＶ　。

ｐｐ 最低値がＯであるパルス波が出力されることになる。

尚、ここでは第２のレベルシフト回路（２３）について
述べているが、第１のレベルシフト回路（２２）につい
ても同様な動作をする。但し、第１のレベルシフト回路
（２２）には制御信号が入力されているので、制御信号
がＯレベルの時はＯレベル、制御信号がＶＤＤレベルの
時はｖｐ、レベルを出力することになる。

次に、第２図に示した昇圧回路の動作について説明する
。

まず、制御信号がＯレベルの時は、第１のレベルシフト
回路（２２）の出力は０レベルであり、Ｎチャネルトラ
ンジスタ（２４）はＯＦＦとなる。又、この０レベルの
出力はＰチャネルトランジスタ（２１２）をＯＮにし、
Ａ点はＶＤＤレベルとなる。又、第２のレベルシフト回
路（２３）の出力はＯレベルであるので、Ｂ点はＯレベ
ルとなりＮチャネルトランジスタ（２５）はＯＮする。

Ｎチャネルトランジスタ（２５）がＯＮすると、Ｂ点の
電位は、ｖＤＤレベルよりＮチャネルトランジスタ（２
５）のドロップ電圧”ｔｈ（ａ）分だけ低くなった”　
ＤＤ−Ｖｔｈ（ａ）となる。

続いて、６点の電位は、Ｂ点の電位よりＮチャネルトラ
ンジスタ（２７）のドロップ電圧Ｖ　　　だけｔｈ（ｂ
） 低”　ｖＤＯ−ｖｔｈ（ａ）　　　ｔｈ（ｂ）とな６・
続パフ・Ｖ この電圧が抵抗Ｒ（２９）、　Ｒ２（２１０）により分
圧され、Ｒ／（Ｒ＋Ｒ２）倍の電圧が比較器（２１１）
の−側に入力される。比較器の＋側には、基準電圧とな
るｖＤＤレベルの電圧が入力されている為、−側の入力
端子がＶＤＤレベルよりも低ければＶ　レベルの電圧を
出力する。この時、−側のｐｐ 入力電圧ハ（ｖＤＤ　　’ｔｈ（ａ）　　　ｔｈ（ｂ）
　）×Ｒ１Ｖ ／（Ｒ＋Ｒ）であるので、ｖＤＤレベルよりも低くなる
。よってＤ点の電位はＶ　レベルとなり、ｐｐ この電位はコンデンサＣ（２ｇ）により、６点に伝えら
れる。

次に、ここで制御信号が■ＤＤレベルになると、第１の
レベルシフト回路（２２）の出力はＶ　レベルｐ となり、Ｐチャネルトランジスタ（２１２）はＯＦＦし
、Ｎチャネルトランジスタ（２４）はＯＮとなる。

Ｎチャネルトランジスタ（２４）がＯＮすると、Ａ点の
電位は、Ｖ　レベルよりＮチャネルトランジスｐ り（２４）のドロップ電圧Ｖ　　　分だけ低いＶ、。

ｔｈ（ｃ） Ｖｔｈ（。）になる。一方、制御信号がＶＤＤレベルに
なると、発振回路（２１）により発振が開始され、第２
のレベルシフト回路（２３）により最高値がＶ　。

ｐｐ 最低値が０であるパルス波が出力される。

このパルス波が０レベルの時は、Ｂ点の電位は変化せず
■ＤＤ−Ｖｔｈ（ａ）であるので、Ｎチャネトランジス
タ（２５）はＯＮする。Ｎチャネルトランジスタ（２５
）がＯＮすると、Ｂ点の電位は、Ａ点の電位よりＮチャ
ネルトランジスタのドロップ電圧Ｖ　　　　分だけ低い
”ｐｐ　−ｖｔｈ（ｃ）　　　ｔｈ（ａ）ｔｈ（ａ）　
　　　　　　　　　　　　　　−７となる。続いて、６
点の電位は、Ｂ点の電位よりＮチャネルトランジスタ（
２７）のドロップ電圧Ｖｔｈ（ｂ）分だ９す低’　”　
Ｉ）り−”　ｔｈ（ａ）　　　ｔｈ（ｂ）−■ Ｖｔｈ（。）となる。続いて、この電圧が抵抗Ｒ１（２
９）、　Ｒ２（２１０）により分圧され、Ｒ１／　（Ｒ
。

＋Ｒ２）倍の電圧が比較器（２１１）の−側に入力され
る。この−側の入力電圧がＶＤＤレベルよりも低ければ
、前記と同様にＶ　レベルの電圧を出力し、ｐｐ この電位はコンデンサＣ（２８）により６点に伝えられ
る。

次に、ここでパルス波がＶ　レベルになると、ｐｐ Ｂ点の電位はＶ　レベルだけ高い２Ｖｐｐ−Ｖｔｈ（。

）ｐｐ −ｖｔｈ（ａ）となり、Ｎチャネルトランジスタ（２５
）はＯＦＦとなる。又、６点の電位は、Ｎチャネルトラ
ンジスタ（２７）のドロップ電圧Ｖ　　　分ｔｈ（ｂ） だけ低くな−た２”　Ｉ）Ｉ）　　”　ｔｈ（ａ）　　
　ｔｈ（ｂ）−■ Ｖｔｈ（。）となる。続いて、この電圧が抵抗Ｒ１（２
９）、　Ｒ２（２１０）により分圧され、Ｒ１／（Ｒ１
＋Ｒ２）倍の電圧が比較器（２１１）の−側に入力され
る。この−側の入力電圧がＶＤＤレベルよりも低ければ
、前記と同様にＶ　レベルの電圧を出力すｐｐ る。そして前記の様な動作を繰り返し行なう。又、この
−側の入力電圧がＶＤＤレベルよりも高ければ、比較器
（２１１）の出力はＯレベルの電圧となる。つまり、Ｄ
点の電位がＶ　レベルからθレベルに変ｐ 化し、コンデンサＣ（２８）によって、この０レベルの
電圧が０点に伝えられる。従って、０点の電位力”　　
　２　ｖ　ｐｐ　　　”ｔｈ（ａ）　　　　　　　ｔｈ
（ｂ）　　　　　　　ｔｈ（ｃ）　　”−Ｖ　　　　−
Ｖ あったのが、０レベルの電位に近づいて変化していく。

そしてこの電圧が、抵抗Ｒ１（２９）、　Ｒ２（２１０
）により分圧され、比較器（２１１）の−側に入力され
、前述の様な動作を繰り返し行なう。

この様な動作を繰り返し行なうことによって得られたパ
ルス状の昇圧電圧は、昇圧回路の出力端に接続されたコ
ンデンサＣＬ（２１３）によって、平滑される。

つまり、発振回路（２１）から出力される最高値がＶ　
、最低値がＯであるパルス波の値によって、ｐｐ 前述の様な動作を繰り返し行う。そして、抵抗Ｒ（２９
）、　Ｒ２（２１０）により分圧した電圧値が基準電圧
と等しくなったら、つまり安定したらθレベルである制
御信号を発振回路（２１）に入力する。

第２図に示した昇圧回路を実際に動作させた結果を第５
図に示す。第５図は、横軸に昇圧時間、縦軸にその時間
での昇圧電圧を示している。

第５図によると、３．５μｓまでは緩やかな曲線をえか
いて昇圧電圧は上昇していき、それ以後は程１５Ｖに安
定していることがわかる。

尚、この時の本発明の昇圧回路の素子定数は、発振回路
の周波数ｆ−５Ｍ　Ｈｚ　＋コンデンサＣ−Ｃ−５ＰＦ
、ＣＬ−５０ＰＦ、抵抗Ｒ，−ＩＭΩｒ　Ｒ２−２ＭΩ
、基準電圧Ｖ　ＤＤ−５Ｖ　。

Ｖ　　−１２，５Ｖ　、昇圧電圧Ｖ　　　−１５Ｖとし
ティｐｐ　　　　　　　　　　　　　　　　　　　　　
　　ｏｕする。

この様な昇圧回路によれば、比較器（２１１）の出力は
入力電圧が基準電圧ＶＤＤよりも低い間（つまり出力電
圧が昇圧電圧に達っしない間）は、常にＶ　レベルの高
い電圧となる。つまり、高い電圧ｐ がＮチャネルトランジスタ（２４）の一端に常に加わっ
ていることになる。又、比較器（２１１）の出力はコン
デンサＣｃ（２ｇ）により、すぐに降圧部（６）の入力
端に伝えられる。これらのことがら昇圧スピードの向上
した昇圧回路を得ることができる。

又、降圧部（６）の二つの抵抗Ｒ１（２９）、　Ｒ２（
２１０）の比と、比較器（２１１）の＋側の入力端に入
力された基準電圧Ｖ。、とを、昇圧電圧に合わせて設定
することにより、更に製造上のばらつきによる影響を受
けないことにより、所望の精度の良い、安定した昇圧電
圧を得ることができる。

尚、本実施例では降圧部を２つの抵抗で構成しているが
、この他にも抵抗Ｒ２をいくつかのダイオードを直列接
続することで置き換えても、同様な効果を得ることがで
きる。

［発明の効果］ 以上詳述した様に本発明によれば、製造上のばらつきに
よる影響を受けないことにより、又比較部を調整するこ
とにより、精度の良い、安定した所望の昇圧電圧を得る
ことのできる昇圧回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例に係る昇圧回路を示したブロッ
ク図、第２図は本発明の実施例に係る昇圧回路を示した
回路図、第３図は本発明の実施例に係る昇圧回路に用い
られる発振回路を示した回路図、第４図は本発明の実施
例に係る昇圧回路に用いられるレベルシフト回路を示し
た回路図、第５図は本発明の実施例に係る昇圧回路の昇
圧時間を示したグラフ、第６図は従来技術による昇圧回
路を示したブロック図、第７図は従来技術による昇圧回
路を示した回路図である。 １・・・昇圧部　　　　　　　２・・・比較部３．４，
２８，２１３・・・コンデンサ６・・・降圧部　　　　
　　　７，２１１・・・比較器２９．２１０・・・抵抗 Ｏ Ｏ５ 昇圧−ラ関（戸５ａｃ）− 第 図 ど−互 第 図 第 図 第

Claims (3)

【特許請求の範囲】
1. （１）入力電圧を昇圧する昇圧部と、 この昇圧部の出力電圧が入力された第１の入力端と、基
   準電圧が入力された第２の入力端を有し、前記昇圧部の
   出力電圧が前記基準電圧より低い時は、第１の電圧を出
   力し、前記昇圧部の出力電圧が前記基準電圧より高い時
   は、第１の電圧より低い第２の電圧を出力する比較部と
   、 一端が前記比較部の出力端に接続され、他端が前記比較
   部の第１の入力端に接続されたコンデンサとを備えた昇
   圧回路。
2. （２）入力電圧を昇圧する昇圧部と、 前記昇圧部の出力電圧を降圧する降圧部と、この降圧部
   の出力電圧が入力された第１入力端子と、基準電圧が入
   力された第２入力端子を有し、前記降圧部の出力電圧が
   前記基準電圧より低い時は、第１の電圧を出力し、前記
   降圧部の出力電圧が前記基準電圧より高い時は、第１の
   電圧より低い第２の電圧を出力する比較器と、 一端が前記比較器の出力端に接続され、他端が前記比較
   器の第１入力端子に接続されたコンデンサとを備えた昇
   圧回路。
3. （３）前記降圧部は、固定電位と前記昇圧部の出力端の
   間に直列接続された第１及び第２の抵抗とを有し、前記
   第１及び第２の抵抗の共通接続点から前記出力電圧を得
   ることを特徴とする請求項２記載の昇圧回路。