KR100426401B1 - 분압 저항의 기생 커패시턴스가 향상된 고전압 생성 회로 - Google Patents

분압 저항의 기생 커패시턴스가 향상된 고전압 생성 회로 Download PDF

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Abstract

본 발명은 전압 레벨을 상승시키는 제1의 회로와, 상기 제1의 회로의 입력측에 접속된 출력 단자를 구비한 비교 회로와, 상기 고전압 출력선과 상기 고전압 출력선 보다 전위가 거의 일정하게 낮은 저전압선 사이에 접속된 분압 회로를 포함하고, 상기 제1의 회로는 고전압 출력을 출력하는 고전압 출력선에 접속된 출력 단자를 구비하고, 상기 비교 회로는 기준 전압을 수신하는 제2의 입력 단자와 제1의 입력 단자를 더 구비하고, 상기 분압 회로는 분할된 전압 출력을 출력하는 상기 비교 회로의 상기 제1의 입력 단자에 접속된 출력 노드를 구비하고, 상기 분압 회로는 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저항을 구비하고, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 회로를 제공한다.

Description

분압 저항의 기생 커패시턴스가 향상된 고전압 생성 회로{HIGH VOLTAGE GENERATING CIRCUIT IMPROVED IN PARASITIC CAPACITANCE OF VOLTAGE-DIVIDING RESISTANCE}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 상세하게는 메모리 디바이스에 대한 고전압 생성 회로에서의 분압 저항의 기생 커패시턴스가 향상된 반도체 집적 회로에 관한 것이다.
디바이스의 내압, 기록 및 소거 동작을 위해 고출력 전압 레벨을 매우 정확하게 제어하기 위한 불휘발성 반도체 메모리의 개발이 요구되고 있는 실정이다. 도 1은 불휘발성 메모리의 기록 및 소거 동작을 위한 매우 정확한 고전압을 생성하는 종래의 고전압 생성 회로를 도시하는 회로도이다. 제1의 종래의 고전압 생성 회로는 부스터 회로(1)와, 비교 회로(2)와, 제1 및 제2의 분압 저항(R1, R2)을 포함한다. 상기 부스터 회로(1)는 클록 신호(CLK)를 수신하는 제1의 입력 단자와 비교 회로(2)로부터 제어 신호(Vc)를 수신하는 비교 회로(2)의 출력 단자에 접속된 제2의 입력 단자를 구비한다. 부스터 회로(1)는 그 출력 단자로부터 출력되는 고전압 출력(Vo)을 생성한다. 접지선과 상기 부스터 회로(1)의 출력 단자 사이의 제1 및 제2의 분압 저항(R1, R2)의 직렬 접속을 포함하는 분압 회로가 제공된다. 제1의 분압 저항(R1)은 부스터 회로(1)의 출력 단자와 제2의 분압 저항(R2) 사이에 직렬로 접속된다. 제2의 분압 저항(R2)은 접지 단자와 제1의 분압 저항(R1) 사이에 직렬로 접속된다. 비교 회로(2)는 분압 회로에 의해 분할된 전압(Vi)을 수신하는 제1의 분압 저항(R1)과 제2의 분압 저항(R2) 사이의 중간점 또는 분압 회로의 출력 단자에 접속된 제1의 입력 단자를 구비한다. 비교 회로(2)는 전압(Vi)이 기준 전압(Vr)과 비교되도록 상기 기준 전압(Vr)을 수신하는 제2의 입력 단자를 구비하며, 비교 회로(2)는 제어 신호(Vc)를 생성하고 그 출력 단자로부터 상기 제어 신호(Vc)를 출력한다. 제1의 분압 저항(R1)은 제1의 기생 커패시턴스(C2)를 구비한다. 제2의 분압 저항(R2)은 제2의 기생 커패시턴스(C3)를 포함한다. 부스터 회로(1)는 전류를 공급하는 능률이 낮기 때문에 제1 및 2의 분압 저항(R1, R2)의 직렬 접속을 통해 흐르는 전류를 감소시킬 필요성이 있다. 제1 및 2의 분압 저항(R1, R2)의 저항값은 제1 및 2의 분압 저항(R1, R2) 각각의 저항값의 상대적으로 높은 정확성이 또한 필요하다면 높을 것이 요구된다. 상기 목적을 위해서, 제1 및 2의 분압 저항(R1, R2)은 바이어스 의존성이 낮고 확산 저항보다 더 높은 저항이 되는데 적합한 폴리실리콘 저항을 더 포함한다.
제1 및 2의 분압 저항(R1, R2)은 다른 저항보다 점유 면적을 넓게 필요로 하고, 제1 및 2의 분압 저항(R1, R2)의 넓은 점유 면적은 결과적으로 기생 커패시턴스(C2, C3)의 증가로 이어진다. 제1의 분압 저항(R1)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제1의 시상수를 갖는다. 제2의 분압 저항(R2)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제2의 시상수를 갖는다. 고전압 출력의 전압 레벨의 정확성은 시상수에 의존한다. 제1 및 2의 분압 저항(R1, R2)의 시상수가 증가함에 따라, 고전압 출력의 전압 레벨의 정확성이 악화된다. 도 2는 수직인 화살표에 의해 도시된 리플 폭(v), 수평의 파선으로 도시된 예상되는 레벨, 및 두 개의 수평의 짧은 화살표에 의해 도시된 비교 회로의 지연 시간, 및 수평의 긴 화살표에 의해 도시된 분압 저항의 지연을 도시하고 있다. 제1의 분압 저항(R1)과 제1의 기생 커패시턴스(C2)에 의해 정의된 제1의 시상수와, 제2의 분압 저항(R2)과 제2의 기생 커패시턴스(C3)에 의해 정의된 제2의 시상수는 분압 회로의 제1의 분압저항(R1)과 제2의 분압저항(R2) 사이의 출력 단자상에 나타나는 분할된 전압(Vi)의 시간의 지연을 야기시킨다. 상기 분할된 전압(Vi)의 시간의 지연은 부스터 회로(1)의 출력 단자로부터 비교 회로(2)의 출력 단자까지의 피드백 경로(path)의 지연 시간을 증가시킨다. 상기의 지연 시간 기간 동안에 부스터 회로를 제어하는 것은 매우 어려우며 고전압 출력은 리플 폭이 크고 전압 레벨의 정확성이 악화된다.
상기 리플 폭은 이하의 식으로 주어진다.
V = {Dt1 ×(R1 ×C2) + Dt2} ×Vdt
여기서, "Dt1"은 분압 저항의 지연을 나타내고 "Dt2"는 비교 회로의 지연을 나타내고 "Vdt"는 단위 시간당 전압 상승율 또는 부스팅 능률을 나타낸다. 도 3은 도 1의 종래의 회로에 대한 시물레이션의 결과를 도시하는 도면이다. 고전압 출력의 리플 폭은 700mV이다. 큰 리플 폭이 의미하는 것은 고전압 출력의 전압 레벨이 낮다는 것을 뜻한다. 고전압 출력의 전압 레벨의 정확성을 개선하기 위해서는 고전압 출력의 리플 폭을 감소시킬 필요성이 있다. 제2의 종래의 전압 생성 회로는 상기 리플폭을 감소시키기 위해 제안되었다.
도 4는 제2의 불휘발성 반도체 메모리의 기록 및 소거 동작을 위한 매우 정확한 전압을 생성하는 종래의 고전압 생성 회로를 도시하는 회로도이다. 상기 제2의 종래의 고전압 생성 회로는 가속 커패시터(C1)를 더 포함한다. 즉, 제2의 종래의 고전압 생성 회로는 부스터 회로(1)와, 비교 회로(2)와, 소위 가속 커패시터로서의 커패시터(C1) 뿐만 아니라 제1 및 2의 분압 저항(R1, R2)을 포함한다. 부스터 회로(1)는 클록 신호(CLK)를 수신하는 제1의 입력 단자와, 비교 회로(2)로부터 제어 신호(Vc)를 수신하는 비교 회로(2)의 출력 단자에 접속된 제2의 입력 단자를 구비한다. 부스터 회로(1)는 그 출력 단자로부터 출력되는 고전압 출력(Vo)을 생성한다. 접지선과 상기 부스터 회로(1)의 출력 단자 사이의 제1 및 제2의 분압 저항(R1, R2)의 직렬 접속을 포함하는 분압 회로가 제공된다. 제1의 분압 저항(R1)은 부스터 회로(1)의 출력 단자와 제2의 분압 저항(R2) 사이에 직렬로 접속된다. 제2의 분압 저항(R2)은 접지 단자와 제1의 분압 저항(R1) 사이에 직렬로 접속된다. 비교 회로(2)는 분압 회로에 의해 분할된 전압(Vi)을 수신하는 제1의 분압 저항(R1)과 제2의 분압 저항(R2) 사이의 중간점 또는 분압 회로의 출력 단자에 접속된 제1의 입력 단자를 구비한다. 비교 회로(2)는 전압(Vi)이 기준 전압(Vr)과 비교되도록 상기 기준 전압(Vr)을 수신하는 제2의 입력 단자를 구비하며, 비교 회로(2)는 제어 신호(Vc)를 생성하고 그 출력 단자로부터 상기 제어 신호(Vc)를 출력한다. 제1의 분압 저항(R1)은 제1의 기생 커패시턴스(C2)를 구비한다. 제2의 분압 저항(R2)은 제2의 기생 커패시턴스(C3)를 포함한다. 가속 커패시터로서의 커패시터(C1)는 부스터 회로(1)의 출력 단자와 비교 회로(2)의 입력 단자 사이에 접속된다. 즉, 가속 커패시터로서의 커패시터(C1)는 부스터 회로(1)의 출력 단자와 분압 회로의 출력 단자 사이에 접속된다. 리플 폭의 감소를 위해 가속 커패시터(C1)을 추가로 공급하면 고전압 생성 회로의 점유 면적이 증가되게 된다. 도 5는 도 4의 제2의 종래의 회로에 대한 시물레이션 결과를 도시하는 도면이다. 가속 커패시턴스(C1)가 0.3pF이라면, 고전압 출력의 리플 폭은 300mV까지 감소된다. 제2의 종래의 고전압 생성 회로의 가속 커패시터를 추가로 공급하면 리플 폭을 감소시키거나 고전압 생성 회로의 점유 면적이 증가됨이 없이 고전압 출력의 전압 레벨의 정확성을 향상시킨다.
전술한 환경에서, 전술한 문제점으로부터 자유로운 신규의 고전압 생성 회로를 개발할 필요성이 대두되었다.
제1의 발명은 전압 레벨을 상승시키는 제1의 회로와, 상기 제1의 회로의 입력측에 접속된 출력 단자를 구비한 비교 회로와, 상기 고전압 출력선과 상기 고전압 출력선 보다 전위가 거의 일정하게 낮은 저전압선 사이에 접속된 분압 회로를 포함하고, 상기 제1의 회로는 고전압 출력을 출력하는 고전압 출력선에 접속된 출력 단자를 구비하고, 상기 비교 회로는 기준 전압을 수신하는 제2의 입력 단자와 제1의 입력 단자를 더 구비하고, 상기 분압 회로는 분할된 전압 출력을 출력하는 상기 비교 회로의 상기 제1의 입력 단자에 접속된 출력 노드를 구비하고, 상기 분압 회로는 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저항을 구비하고, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 회로를 제공한다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 다수의 저항을 포함하고, 상기 저항 중의 상기 출력 노드에 가장 근접한 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속된다.
상기에서, 모든 상기 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속된다.
상기에서, 상기 저항은 서로에 접속된 기생 커패시턴스를 더 포함한다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 두 개의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속된다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 출력 노드에 보다 근접한 상기 두개의 저항 중의 제1의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되고, 상기 고전압 출력선에 보다 근접한 상기 두개의 저항 중의 제2의 저항의 기생 커패시턴스는 상기 저전압선에 접속된다.
상기에서, 상기 제1의 회로는 부스터 회로를 포함한다.
상기에서, 상기 저전압선은 접지선을 포함한다.
상기에서, 상기 분압 회로의 저항은 반도체 기판의 상부에서 연장되는 절연층에 제공된 전기 도전층을 포함하고, 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저항의 상기 전기 도전층은 상기 반도체 기판내의 웰(well) 영역의 상부에 위치하면서 상기 절연층에 의해 분리되어, 상기 적어도 하나의 기생 커패시턴스는 상기 웰 영역과 상기 전기 도전층 사이에 형성되고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속된다.
상기에서, 상기 웰 영역은 제1의 도전형이며, 상기 반도체 기판은 제2의 도전형이며, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속된다.
상기에서, 상기 저전압선은 접지선을 포함한다.
상기에서, 상기 고전압 출력선, 상기 출력 노드 및 상기 저전압선은 상기 절연층의 상면상에 제공된다.
상기에서, 상기 전기 도전층은 폴리실리콘층을 포함한다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 제1 및 제2의 저항을 포함하고, 상기 제1의 저항은 반도체 기판의 웰 영역의 상부로 연장되는 제1의 절연층의 상부에 연장되는 제1의 전기 도전층을 포함하고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속하고, 상기 제1의 저항의 기생 커패시턴스는 상기 웰 영역과 상기 제1의 전기 도전층 사이의 상기 제1의 절연층을 가로질러 제공되고, 상기 제2의 저항은 상기 제1의 전기 도전층의 상부에 연장되는 제2의 절연층의 상부에 연장되는 제2의 전기 도전층을 포함하고, 상기 제2의 전기 도전층은 상기 고전압 출력선에 전기적으로 접속된다.
상기에서, 상기 웰 영역은 제1의 도전형이고, 상기 반도체 기판은 제1의 도전형이고, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속된다.
상기에서, 상기 저전압선은 접지선을 포함한다.
상기에서, 상기 제1 및 제2의 전기 도전층은 폴리실리콘층을 포함한다.
상기에서, 상기 분압 회로는 상기 출력 노드와 상기 저전압선 사이의 적어도 하나의 저전압측 저항을 구비하고, 상기 적어도 하나의 저전압측 저항의 기생 커패시턴스는 상기 저전압선에 접속된다.
제2의 본 발명은 반도체 디바이스의 고전압 생성 회로에 있어서, 클록 신호를 수신하는 제1의 입력 단자 및 제2의 입력 단자를 포함하는 부스터 회로와, 상기 부스터 회로의 상기 제2의 입력 단자에 접속된 출력 단자를 포함하는 비교 회로와, 상기 고전압 출력선과 상기 고전압 출력선 보다 전위가 거의 일정하게 낮은 저전압선 사이에 접속된 분압 회로를 포함하고, 상기 부스터 회로는 고전압 출력을 출력하는 상기 고전압 출력선에 접속된 출력 단자를 또한 구비하고, 상기 비교 회로는 기준 전압을 수신하는 제2의 입력 단자와 제1의 입력 단자를 더 포함하고, 상기 분압 회로는 분할된 전압 출력을 출력하는 상기 비교 회로의 상기 제1의 입력 단자에 접속된 출력 노드를 구비하고, 상기 분압 회로는 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저항을 구비하고, 상기 분압 회로는 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저전압측 저항을 포함하고, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되고, 상기 적어도 하나의 저전압측 저항의 기생 커패시턴스는 상기 저전압선에 접속되는 고전압 생성 회로를 제공한다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 다수의 저항을 포함하고, 상기 출력 노드에 가장 근접한 상기 저항 중의 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속된다.
상기에서, 모든 상기 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속된다.
상기에서, 상기 저항은 서로에 접속된 기생 커패시턴스를 더 포함한다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 두 개의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속된다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 출력 노드에 보다 더 근접한 상기 두 개의 저항 중의 제1의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되고, 상기 고전압 출력선에 보다 더 근접한 상기 두 개의 저항 중의 제2의 저항의 기생 커패시턴스는 상기 저전압선에 접속된다.
상기에서, 상기 저전압선은 접지선을 포함한다.
상기에서, 상기 분압 회로의 저항은 반도체 기판의 상부에 연장되는 절연층에 제공된 전기 도전층을 포함하고, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항의 상기 전기 도전층은 상기 반도체 기판의 웰 영역의 상부에 위치하며 상기 절연층에 의해 분리되어, 상기 적어도 하나의 저항의 기생 커패시턴스는 상기 웰 영역과 상기 전기 도전층 사이에 형성되고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속된다.
상기에서, 상기 웰 영역은 제1의 도전형이고, 상기 반도체 기판은 제2의 도전형이고, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속된다.
상기에서, 상기 저전압선은 접지선을 포함한다.
상기에서, 상기 고전압 출력선, 상기 출력 노드 및 상기 저전압선은 상기 절연층의 상면상에 제공된다.
상기에서, 상기 전기 도전층은 폴리실리콘층을 포함한다.
상기에서, 상기 출력 노드와 상기 고전압 출력선 사이의 사이 적어도 하나의 저항은 제1 및 제2의 저항을 포함하고, 상기 제1의 저항은 반도체 기판의 웰 영역의 상부에 연장되는 제1의 절연층의 상부에 연장되는 제1의 전기 도전층을 포함하고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속되고, 상기 제1의 저항의 기생 커패시턴스는 상기 웰 영역과 상기 제1의 전기 도전층 사이의 상기 제1의 절연층을 가로질러 제공되고, 상기 제2의 저항은 상기 제1의 전기 도전층의 상부에 연장되는 제2의 절연층의 상부에 연장되는 제2의 전기 도전층을 포함하고, 상기 제2의 전기 도전층은 상기 고전압 출력선에 전기적으로 접속된다.
상기에서, 상기 웰 영역은 제1의 도전형이고, 상기 반도체 기판은 제2의 도전형이고, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속된다.
상기에서, 상기 저전압선은 접지선을 포함한다.
상기에서, 상기 제1 및 제2의 전기 도전층은 폴리실리콘층을 포함한다.
도 1은 불휘발성 반도체 메모리의 기록 및 소거 동작을 위한 매우 정확한 전압을 생성하는 제1의 종래기술에 따른 고전압 생성 회로의 회로도.
도 2는 수직인 화살표에 의해 도시된 리플 폭(v), 수평의 파선으로 도시된 예상되는 레벨, 두 개의 수평의 짧은 화살표에 의해 도시된 비교 회로의 지연 시간, 및 수평의 긴 화살표에 의해 도시된 분압 저항의 지연을 도시하는 도면.
도 3은 도 1의 종래의 회로에 대한 시물레이션의 결과를 도시하는 도면.
도 4는 불휘발성 반도체 메모리의 기록 및 소거 동작을 위한 매우 정확한 전압을 생성하는 종래의 제2의 고전압 생성 회로를 도시하는 회로도.
도 5는 도 4의 제2의 종래의 회로에 대한 시물레이션 결과를 도시하는 도면.
도 6은 본 발명에 따른 제1의 실시예에서 불휘발성 반도체 메모리의 기록 및 소거 동작을 위해 매우 정확한 고전압을 생성하는 제1의 신규의 고전압 생성 회로를 도시하는 회로도.
도 7a는 본 발명에 따른 제1의 실시예의 반도체 집적 회로에서 실현된 도 6의 제1의 신규의 고전압 생성 회로의 분압 회로를 도시하는 평면도.
도 7b는 본 발명에 따른 제1의 실시예의 반도체 집적 회로에서 실현된 도 6의 제1의 신규의 고전압 생성 회로의 분압 회로를 나타내는 단면도.
도 8은 도 6의 제1의 신규의 고전압 생성 회로의 고전압 출력의 파형을 도시하는 도면.
도 9는 도 6의 제1의 신규의 회로에 대한 시물레이션의 결과를 도시하는 도면.
도 10은 본 발명에 따른 제2의 실시예에서 불휘발성 반도체 메모리의 기록 및 소거 동작을 위해 매우 정확한 고전압을 생성시키는 제2의 신규의 고전압 생성 회로를 도시하는 회로도.
도 11은 본 발명에 따른 제2의 실시예의 반도체 집적 회로에서 실현된 도 10의 제2의 신규의 고전압 생성 회로의 분압 회로를 나타내는 단면도.
도 12는 본 발명에 따른 제3의 실시예에서 불휘발성 반도체 메모리의 기록 및 소거 동작을 위해 매우 정확한 고전압을 생성시키는 제3의 신규의 고전압 생성 회로를 도시하는 회로도.
제1의 실시예
본 발명에 따른 제1의 실시예는 도면을 참조하여 상세히 기술될 것이다. 도 6은 본 발명에 따른 제1의 실시예에서 불휘발성 반도체 메모리의 기록 및 소거 동작을 위해 매우 정확한 고전압을 생성시키는 제1의 신규의 고전압 생성 회로를 도시하는 회로도이다. 본 신규의 제1의 고전압 생성 회로는 부스터 회로(1)와, 비교 회로(2)와, 제1 및 제2의 분압 저항(R1, R2)의 직렬 접속을 더 포함하는 분압 회로를 포함한다. 상기 부스터 회로(1)는 클록 신호(CLK)를 수신하는 제1의 입력 단자와, 비교 회로(2)로부터 제어 신호(Vc)를 수신하는 비교 회로(2)의 출력 단자에 접속된 제2의 입력 단자를 구비한다. 부스터 회로(1)는 그 출력 단자로부터 출력되는 고전압 출력(Vo)을 생성시킨다. 제1 및 제2의 분압 저항(R1, R2)의 직렬 접속을 포함하는 분압 회로는 접지선과 상기 부스터 회로(1)의 출력 단자에 접속된 고전압 출력선 사이에 제공된다. 제1의 분압 저항(R1)은 부스터 회로(1)의 출력 단자와 제2의 분압 저항(R2) 사이에 직렬로 접속된다. 제2의 분압 저항(R2)은 접지 단자와 제1의 분압 저항(R1) 사이에 직렬로 접속된다. 출력 노드(N1)는 제1의 분압 저항(R1)과 제2의 분압 저항(R2) 사이의 중간점에 제공된다. 즉, 제1의 분압 저항(R1)은 고전압 출력선과 분압 회로의 출력 노드(N1) 사이에서 직렬로 접속된다. 제2의 분압 저항(R2)은 접지선과 분압 회로의 출력 노드(N1) 사이에 직렬로 접속된다. 비교 회로(2)는 분압 회로의 출력 노드(N1) 또는 분압 회로에 의해 분할된 전압(Vi)을 수신하는 제1의 분압 저항(R1)과 제2의 분압 저항(R2) 사이의 중간점에 접속된 제1의 입력 단자를 구비한다. 또한, 비교 회로(2)는 전압(Vi)이 기준 전압(Vr)과 비교되도록 기준 전압(Vr)을 수신하는 제2의 입력 단자를 구비하며, 비교 회로(2)는 제어 신호(Vc)를 생성하고 그 출력 단자로부터 상기 제어 신호(Vc)를 출력한다. 고전압 출력선과 분압 회로의 출력 노드(N1) 사이에 직렬로 접속된 제1의 분압 저항(R1)은 제1의 기생 커패시턴스(C1)를 갖는다. 접지선과 분압 회로의출력 노드(N1) 사이에 직렬로 접속된 제2의 분압 저항(R2)은 제2의 기생 커패시턴스(C3)를 갖는다. 제1 및 2의 분압 저항(R1, R2) 각각의 저항값은 제1 및 2의 분압 저항(R1, R2) 각각의 저항값이 상대적으로 높은 정확성이 또한 필요하다면 높을 것이 요구된다. 상기 목적을 위해서, 제1 및 2의 분압 저항(R1, R2)은 바이어스 의존성이 낮고 확산 저항보다 더 높은 저항이 되는데 적합한 폴리실리콘 저항을 더 포함한다.
제1 및 2의 분압 저항(R1, R2)은 다른 저항보다 점유 면적을 넓게 필요로 하고, 제1 및 2의 분압 저항(R1, R2)의 넓은 점유 면적은 결과적으로 제1 및 제2의 커패시턴스(C1, C3)의 증가로 이어진다. 제1의 분압 저항(R1)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제1의 시상수를 갖는다. 제2의 분압 저항(R2)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제2의 시상수를 갖는다. 고전압 출력의 전압 레벨의 정확성은 시상수에 의존한다. 제1의 기생 커패시턴스(C1)는 제1의 신규의 고전압 생성 회로의 출력 단자에 접속되고, 상기 제1의 신규의 고전압 생성 회로의 출력 단자는 부스터 회로(1)의 출력 단자에 접속되어 제1의 기생 커패시턴스(C1)는 가속 커패시터로서 기능한다. 제2의 기생 커패시턴스(C3)는 접지선에 접속된다.
본 발명에서는 제1의 분압 저항(R1)의 제1의 기생 커패시턴스(C1)가 제1의 신규의 고전압 생성 회로의 출력 단자에 접속되어 제1의 기생 커패시턴스(C1)가 가속 커패시터로서 기능하는 것이 중요하다. 또 다른 가속 커패시터를 추가로 제공하는 것은 필요치 않다. 따라서, 제1의 분압 저항(R1)의 가속 커패시터로서 기능하는제1의 기생 커패시터는 리플(ripple) 폭을 감소시키거나 또는 고전압 생성 회로의 점유 면적의 증가가 없이 고전압 출력의 전압 레벨의 정확성을 향상시킨다.
전술한 제1의 고전압 생성 회로는 반도체 집적 회로 내에서 합체된다. 도 7a는 본 발명에 따른 제1의 실시예의 반도체 집적 회로에서 실현된 도 6의 제1의 신규의 고전압 생성 회로의 분압 회로를 나타내는 평면도이다. 도 7b는 본 발명에 따른 제1의 실시예의 반도체 집적 회로에서 실현된 도 6의 제1의 신규의 고전압 생성 회로의 분압 회로를 나타내는 단면도이다.
P형 반도체 기판(10)은 그 선택적인 상부 영역 내에 N-웰 영역(11)을 갖는다. 절연막(12)은 P형 반도체 기판(10)과 N-웰 영역(11)의 상부에 연장된다. 제1의 폴리실리콘층(13-1)은 소정의 깊이에서 절연층(12)에 선택적으로 형성되어 제1의 폴리실리콘층(13-1)은 N-웰 영역(11)의 상부에 위치하며 절연층(12)에 의해 N-웰 영역(11)으로부터 분리되고, 또한 제1의 폴리실리콘층(13-1)은 절연층(12)내에 완전히 매입되어 제1의 폴리실리콘층(13-1)의 상면은 절연층(12)에 의해 피복된다. 커패시터(C1)는 제1의 폴리실리콘층(13-1)과 N-웰 영역(11) 사이에 형성된다. 제2의 폴리실리콘층(13-2)은 소정의 깊이에서 절연층(12)내에서 형성되어 제2의 폴리실리콘층(13-2)은 제1의 폴리실리콘층(13-1)과 동일한 깊이 또는 동일한 높이에 위치되고 절연층(12)에 의해 제1의 폴리실리콘층(13-1)으로부터 분리된다. 제2의 폴리실리콘층(13-2)은 절연층(12)에 의해 P형 반도체 기판(10)으로부터 또한 분리되고, 또한 제1의 폴리실리콘층(13-1)은 절연층(12)내에 완전히 매입되어 제1의 폴리실리콘층(13-1)의 상면이 절연층(12)에 의해 피복된다. 제2의 기생 커패시터(C3)는제2의 폴리실리콘층(13-2)과 P형 반도체 기판(10) 사이에서 형성된다. 제1의 배선(18-1)은 절연층(12)의 상면상에 선택적으로 제공된다. 제1의 배선(18-1)은 알루미늄으로 이루어진다. 제1의 배선(18-1)은 접지 포텐셜이 있어 상기 제1의 배선(18-1)은 접지선으로서 기능한다. 제1의 배선(18-1)은 제1의 콘택트(19-1)를 통해 제2의 폴리실리콘층(13-2)에 전기적으로 접속된다. 제2의 폴리실리콘층(13-2)은 제2의 분압 저항(R2)으로서 기능한다. 제2의 배선(18-2)은 절연층(12)의 상면상에 선택적으로 제공된다. 제2의 배선(18-2)은 알루미늄으로 이루어진다. 제2의 배선(18-2)은 분할된 전압(Vi)을 구비하여 제2의 배선(18-2)은 분압 회로의 출력 단자를 비교 회로의 제1의 입력 단자와 접속하는 분압선으로서 기능한다. 제2의 배선(18-2)은 제2의 콘택트(19-2)를 통해 제2의 폴리실리콘층(13-2)에 전기적으로 접속된다. 제2의 배선(18-2)은 제3의 콘택트(19-3)를 통해 제1의 폴리실리콘층(13-1)에 또한 전기적으로 접속되다. 제1의 폴리실리콘층(13-1)은 제1의 분압 저항(R1)으로서 기능한다. 제3의 배선(18-3)은 절연층(12)의 상면상에 선택적으로 제공된다. 제3의 배선(18-3)은 알루미늄으로 이루어진다. 제3의 배선(18-3)은 고전압 출력(Vo)을 구비하여 제3의 배선(18-3)은 부스터 회로(1)의 출련 단자에 접속된 고전압 출력선으로서 기능한다. 제3의 배선(18-3)은 제4의 콘택트(19-4)를 통해 제1의 분압 저항(R1)으로서 기능하는 제1의 폴리실리콘층(13-1)에 전기적으로 접속된다. 고전압 출력선으로서 기능하는 제3의 배선(18-3)은 제5의 콘택트(19-5)를 통해 N-웰 영역(11)에 더 접속된다. 제1의 기생 커패시턴스(C1)는 제1의 분압 저항(R1)으로서 기능하는 제1의 폴리실리콘층(13-1)과, 제1의 콘택트(19)를 통해 고전압 출력선으로서 기능하는 제3의 배선(18-3)에 더 접속된 N-웰 영역(11)의 사이에 형성된다. 제1의 기생 커패시턴스(C2)는 제2의 분압 저항(R2)으로서 기능하는 제2의 폴리실리콘층(13-2)과 접지되어 있는 P형 반도체 기판(10) 사이에서 형성된다.
도 8은 도 6의 제1의 신규의 고전압 생성 회로의 고전압 출력의 파형을 도시하는 도면이다. 도 8은 수직인 화살표에 의해 도시된 리플 폭(v), 수평의 파선으로 도시된 예상되는 레벨, 및 두 개의 수평의 짧은 화살표에 의해 도시된 비교 회로의 지연 시간을 도시하고 있다. 제1의 시상수는 제1의 분압 저항(R1)과 제1의 기생 커패시턴스(C2)에 의해 정의된다. 제2의 시상수는 제2의 분압 저항(R2)과 제2의 기생 커패시턴스(C3)에 의해 정의된다. 고전압 출력선의 고전압 레벨은 커패시터(C1)를 통해 분압 회로의 제1 및 2의 분압 저항(R1, R2) 사이의 출력 단자상에 나타나는 전압(Vi)을 갖는 분압선까지 전달되고, 그에 따라 부스터 회로(1)의 출력 단자로부터 비교 회로(2)의 출력 단자까지의 피드백 경로(path)의 지연 시간이 대단히 감소되는 곁과가 된다. 상기의 현저한 지연 시간 기간 동안에 부스터 회로를 제어하는 것은 매우 어려우며 고전압 출력은 리플 폭이 감소되고 전압 레벨의 정확성이 악화되지 않는다.
상기 리플 폭은 이하의 식으로 주어진다.
V = Dt2 ×Vdt
여기서, 분압 저항이 거의 0이라고 하면 "Dt2"는 비교 회로의 지연이고, "Vdt"는 단위 시간당 전압 상승율 또는 부스팅 능률이다. 도 9는 도 6의 제1의 신규의 회로에 대한 시물레이션의 결과를 도시하는 도면이다. 고전압 출력의 리플 폭은 제1의 분압 저항의 제1의 기생 커패시턴스(C1)가 1pF라고 하면 350mV이다. 감소된 리플 폭이 의미하는 것은 고전압 출력의 전압 레벨이 매우 높다는 것을 뜻한다. 제1의 분압 저항(R1)의 제1의 기생 커패시턴스(C1)는 제1의 신규의 고전압 생성 회로의 출력단에 접속되어 제1의 기생 커패시턴스(C1)는 가속 커패시터로서 기능한다. 또 다른 가속 커패시터를 추가로 제공할 필요성은 없다. 따라서, 제1의 분압 저항(R1)의 가속 캐피시터로서 기능하는 제1의 기생 커패시터는 리플 폭을 감소시키거나 고전압 생성 회로의 점유 면적의 증가가 없이도 고전압 출력의 전압 레벨의 정확성을 개선시킨다.
제2의 실시예
본 발명에 따른 제2의 실시예는 도면을 참조하여 상세히 기술될 것이다. 도 10은 본 발명에 따른 제2의 실시예에서 불휘발성 반도체 메모리의 기록 및 소거 동작을 위해 매우 정확한 고전압을 생성시키는 제2의 신규의 고전압 생성 회로를 도시하는 회로도이다. 본 신규의 제2의 고전압 생성 회로는 부스터 회로(1)와, 비교 회로(2)와, 제1, 제2 및 제3의 분압 저항(R1, R2, R3)의 직렬 접속을 더 포함하는 분압 회로를 포함한다. 상기 부스터 회로(1)는 클록 신호(CLK)를 수신하는 제1의 입력 단자와, 비교 회로(2)로부터 제어 신호(Vc)를 수신하는 비교 회로(2)의 출력 단자에 접속된 제2의 입력 단자를 구비한다. 부스터 회로(1)는 그 출력 단자로부터 출력되는 고전압 출력(Vo)을 생성시킨다. 제1, 제2 및 제3의 분압 저항(R1, R2, R3)의 직렬 접속을 포함하는 분압 회로는 접지선과 상기 부스터 회로(1)의 출력 단자에 접속된 고전압 출력선 사이에 제공된다. 제1 및 제3의 분압 저항(R1, R3)은 부스터 회로(1)의 출력 단자와 제2의 분압 저항(R2) 사이에 직렬로 접속된다. 제1의 분압 저항(R1)은 고전압 출력선과 제3의 분압 저항(R3) 사이에 직렬로 접속된다. 제3의 분압 저항(R3)은 제1의 분압 저항(R1)과 제2의 분압 저항(R2) 사이에 직렬로 접속된다. 제2의 분압 저항(R2)은 접지 단자와 제3의 분압 저항(R3) 사이에 직렬로 접속된다. 출력 노드(N1)는 제3의 분압 저항(R3)과 제2의 분압 저항(R3) 사이의 중간점에 제공된다. 즉, 제1 및 제3의 분압 저항(R1,R3)은 고전압 출력선과 분압 회로의 출력 노드(N1) 사이에서 직렬로 접속된다.
제1의 분압 저항(R1)은 고전압 출력선과 제3의 분압 저항(R3) 사이에 직렬로 접속된다. 제3의 분압 저항(R3)은 제1의 분압 저항(R1)과 분압 회로의 출력 노드(N1) 사이에 직렬로 접속된다. 제2의 분압 저항(R2)은 접지선과 분압 회로의 출력 노드(N1) 사이에 직렬로 접속된다. 비교 회로(2)는 분압 회로의 출력 노드(N1) 또는 분압 회로에 의해 분할된 전압(Vi)을 수신하는 제3의 분압 저항(R3)과 제2의 분압 저항(R2) 사이의 중간점에 접속된 제1의 입력 단자를 구비한다. 비교 회로(2)는 전압(Vi)이 기준 전압(Vr)과 비교되도록 기준 전압(Vr)을 수신하는 제2의 입력 단자를 또한 구비하며, 비교 회로(2)는 제어 신호(Vc)를 생성하고 그 출력 단자로부터 상기 제어 신호(Vc)를 출력한다. 제1의 분압 저항(R1)은 고전압 출력선에 접속된 제1의 기생 커패시턴스(C1)를 구비한다. 제2의 분압 저항(R2)은 접지선에 접속된 제2의 기생 커패시턴스(C3)를 구비한다. 제3의 분압 저항(R3)은 고전압 출력선에 접속된 제3의 기생 커패시턴스(C4)를 구비한다. 또한, 제4의 기생커패시턴스(C5)는 제1의 분압 저항(R1)과 제3의 분압 저항(R3) 사이에 제공된다. 제1 및 제2의 분압 저항(R1, R2) 각각의 저항값의 상대적으로 높은 정확성이 또한 필요하다면 제1 및 제2의 분압 저항(R1, R2)의 저항값은 높을것이 요구된다. 상기 목적을 위해 제1, 제2, 제3 및 4의 분압 저항(R1, R2, R3, R4)은 바이어스 의존성이 낮고 확산 저항보다 저항이 높아지는데 적합한 폴리실리콘 저항을 또한 포함한다.
제1, 제2, 및 제3의 분압 저항(R1, R2, R3)은 다른 저항보다 점유 면적을 넓게 필요로 하고 제1, 제2, 및 제3의 분압 저항(R1, R2, R3)의 넓은 점유 면적은 결과적으로 제1, 제2, 제3, 및 제4의 기생 커패시턴스(C1, C3, C4, C5)의 증가로 이어진다. 제1의 분압 저항(R1)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제1의 시상수를 갖는다. 제2의 분압 저항(R2)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제2의 시상수를 갖는다. 고전압 출력의 전압 레벨의 정확성은 시상수에 의존한다. 제1의 기생 커패시턴스(C1)는 부스터 회로(1)의 출력 단자에 접속된 고전압 출력선에 접속되어 제1의 기생 커패시턴스(C1)는 가속 커패시터로로 기능한다. 제2의 기생 커패시턴스(C3)는 접지선에 접속된다. 제3의 기생 커패시턴스(C4)는 부스터 회로(1)의 출력 단자에 접속된 고전압 출력선에 또한 접속되어 제3의 기생 커패시턴스(C4)는 가속 커패시터로서 기능한다.
본 발명에 대해 중요한 점은 제1의 분압 저항(R1)의 제1의 기생 커패시턴스(C1)가 고전압 출력선에 접속되어 제1의 기생 커패시턴스(C1)는 가속 커패시터로서 기능하며, 제3의 분압 저항(R3)의 제3의 기생 커패시턴스(C4)가 고전압출력선에 또한 접속되어 제1 및 제3의 기생 커패시턴스(C1, C4)는 가속 커패시터로서 기능한다는 점이다. 다른 가속 커패시터를 추가로 제공하는 것은 불필요하다. 따라서, 가속 커패시터로서 기능하는 제1의 기생 커패시터(C1)와 제3의 기생 커패시터(4)는 리플(ripple) 폭을 감소시키거나 또는 고전압 생성 회로의 점유 면적의 증가가 없이 고전압 출력의 전압 레벨의 정확성을 향상시킨다.
전술한 제2의 고전압 생성 회로는 반도체 집적 회로 내에서 합체된다. 도 11은 본 발명에 따른 제2의 실시예의 반도체 집적 회로에서 실현된 도 10의 제2의 신규의 고전압 생성 회로의 분압 회로를 나타내는 단면도이다.
N-웰 영역(11)은 P형 반도체 기판(10)에 선택적으로 제공된다. 상기 N-웰 영역(11)은 도시되지 않은 콘택트를 통해 도시되지 않는 고전압 출력선에 접속된다. P형 반도체 기판(10)의 상면 및 N-웰 영역(11)의 상면상에 연장되는 절연층(12)이 제공된다. 절연층(12)의 상면상에 연장되는 제1의 분압 저항(R1)으로 기능하는 제1의 폴리실리콘층(13)은 선택적으로 제공된다. 고전압 출력선에 접속된 제1의 폴리실리콘층(13)은 N-웰 영역(11)상에 간접적으로 위치하고 제1의 기생 커패시턴스(C1)로서의 제1의 기생 커패시턴스(14)는 N-웰 영역(11)과 제1의 분압 저항(R1)으로서 기능하는 제1의 폴리실리콘층(13)의 사이에 절연층(12)을 가로질러 형성된다. 제1의 폴리실리콘층(13)의 상면상에 연장되는 제2의 절연층(15)이 제공된다. 제2의 절연층(15)의 상면상에 연장되는 제3의 분압 저항(R3)으로서 기능하는 제2의 폴리실리콘층(16)은 선택적으로 제공된다. 커패시턴스(C5)로서의 제5의 기생 커패시턴스(17)는 제1의 폴리실리콘층(13)과 제2의 폴리실리콘층(16)의 사이에서제2의 절연층(15)을 가로질러 형성된다. 제2의 폴리실리콘층(16)은 분압 회로의 출력 노드(N1)에 접속된다. 제2의 폴리실리콘층(16)은 고전압 출력선으로부터 도시되지 않은 절연층에 의해 또한 분리되어 제3의 기생 커패시턴스(C4)는 도시되지 않은 절연층을 가로질로 형성된다. 제1 및 제2의 폴리실리콘층(13, 16)은 적층 구조체에 포함되어 리플 폭을 더욱 감소시키기 위해 심지어 두개의 가속 커패시터가 제공되는 경우에도 회로의 점유 면적이 증가되지 않는다. 고전압 출력선과 분압 회로의 출력 노드(N1)의 사이에서 직렬로 접속된 모든 분압 저항에 의해 프로세싱되는 모든 기생 커패시턴스에 상기 고전압 출력선이 접속되면 양호하다. 따라서, 가속 커패시터로서 기능하는 제1의 기생 커패시터(C1)와 제3의 기생 커패시터(C4)는 고전압 생성 회로의 점유 면적의 증가가 없이도 고전압 출력의 전압 레벨의 정확성을 더욱 향상시키거나 리플 폭을 감소시킨다.
제3의 실시예
본 발명의 제3의 실시예가 도면을 참조하여 보다 상세하게 설명될 것이다. 도 12는 본 발명에 따른 제3의 실시예에서 불휘발성 반도체 메모리의 기록 및 소거 동작을 위해 매우 정확한 고전압을 생성시키는 제3의 신규의 고전압 생성 회로를 도시하는 회로도이다. 본 신규의 제3의 고전압 생성 회로는 부스터 회로(1)와, 비교 회로(2)와, 제1, 제2 및 제3의 분압 저항(R1, R2, R3)의 직렬 접속을 더 포함하는 분압 회로를 포함한다. 상기 부스터 회로(1)는 클록 신호(CLK)를 수신하는 제1의 입력 단자와, 비교 회로(2)로부터 제어 신호(Vc)를 수신하는 비교 회로(2)의 출력 단자에 접속된 제2의 입력 단자를 구비한다. 부스터 회로(1)는 그 출력 단자로부터 출력되는 고전압 출력(Vo)을 생성시킨다. 제1, 제2 및 제3의 분압 저항(R1, R2, R3)의 직렬 접속을 포함하는 분압 회로는 접지선과 상기 부스터 회로(1)의 출력 단자에 접속된 고전압 출력선 사이에 제공된다. 제1 및 제3의 분압 저항(R1, R3)은 부스터 회로(1)의 출력 단자와 제2의 분압 저항(R2) 사이에 직렬로 접속된다. 제1의 분압 저항(R1)은 고전압 출력선과 제3의 분압 저항(R3) 사이에 직렬로 접속된다. 제3의 분압 저항(R3)은 제1의 분압 저항(R1)과 제2의 분압 저항(R2) 사이에 직렬로 접속된다. 제2의 분압 저항(R2)은 접지 단자와 제3의 분압 저항(R3) 사이에 직렬로 접속된다. 출력 노드(N1)는 제3의 분압 저항(R3)과 제2의 분압 저항(R3) 사이의 중간점에 제공된다. 즉, 제1 및 제3의 분압 저항(R1,R3)은 고전압 출력선과 분압 회로의 출력 노드(N1) 사이에서 직렬로 접속된다. 제1의 분압 저항(R1)은 고전압 출력선과 제3의 분압 저항(R3) 사이에 직렬로 접속된다. 제3의 분압 저항(R3)은 제1의 분압 저항(R1)과 분압 회로의 출력 노드(N1) 사이에 직렬로 접속된다. 제2의 분압 저항(R2)은 접지선과 분압 회로의 출력 노드(N1) 사이에 직렬로 접속된다. 비교 회로(2)는 분압 회로의 출력 노드(N1) 또는 분압 회로에 의해 분할된 전압(Vi)을 수신하는 제3의 분압 저항(R3)과 제2의 분압 저항(R2) 사이의 중간점에 접속된 제1의 입력 단자를 구비한다. 비교 회로(2)는 전압(Vi)이 기준 전압(Vr)과 비교되도록 기준 전압(Vr)을 수신하는 제2의 입력 단자를 또한 구비하며, 비교 회로(2)는 제어 신호(Vc)를 생성하고 그 출력 단자로부터 상기 동일한 제어 신호(Vc)를 출력한다. 제1의 분압 저항(R1)은 접지선에 접속된 제1의 기생 커패시턴스(C1)를 구비한다. 제2의 분압 저항(R2)은 접지선에 또한 접속된 제2의 기생 커패시턴스(C3)를 구비한다. 제3의 분압 저항(R3)은 고전압 출력선에 접속된 제3의 기생 커패시턴스(C4)를 구비한다. 제1 및 제2의 분압 저항(R1, R2) 각각의 저항값의 상대적으로 높은 정확성이 또한 필요하다고 하면 제1 및 제2의 분압 저항(R1, R2)의 저항값은 높을것이 요구된다. 상기 목적을 위해 제1, 제2, 제3 및 4의 분압 저항(R1, R2, R3, R4)은 바이어스 의존성이 낮고 확산 저항보다 저항이 높아지는데 적합한 폴리실리콘 저항을 또한 포함한다.
제1, 제2 및 제3의 분압 저항(R1, R2, R3)은 다른 저항보다 점유 면적을 넓게 필요로 하고, 제1, 제2 및 제3의 분압 저항(R1, R2, R3)의 넓은 점유 면적은 결과적으로 제1, 제2 및 제3의 기생 커패시턴스(C1, C3, C4)의 증가로 이어진다. 제1의 분압 저항(R1)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제1의 시상수를 갖는다. 제2의 분압 저항(R2)은 그 저항값과 기생 커패시턴스값에 의해 정의된 제2의 시상수를 갖는다. 고전압 출력의 전압 레벨의 정확성은 시상수에 의존한다. 제1의 기생 커패시턴스(C1)는 접지선에 접속된다. 제2의 기생 커패시턴스(C3)는 접지선에 또한 접속된다. 제3의 기생 커패시턴스(C4)는 부스터 회로(1)의 출력 단자에 접속된 고전압 출력선에 또한 접속되어 제3의 기생 커패시턴스(C4)는 가속 커패시터로서 기능한다.
본 발명에 대해 중요한 점은 분압 회로의 출력 노드(N1)에 보다 근접한 제3의 분압 저항(R3)의 제3의 기생 커패시턴스(C4)는 고전압 출력선에 접속되어 제3의 기생 커패시턴스(C4)는 가속 커패시터로서 기능한다는 점이다. 추가의 가속 커패시터를 제공하는 것은 필요치 않다. 따라서, 가속 커패시터로서 기능하는 제3의 기생커패시터(C4)는 리플 폭을 감소시키거나, 또한 고전압 생성 회로의 점유 면적의 증가가 없이도 고전압 출력의 전압 레벨의 정확성을 증가시킨다. 전술한 바와 같이, 만일, 분압 회로의 출력 노드(N1)에 보다 근접하고 출력 노드(N1)보다 높은 전압측에 위치하는 제3의 분압 저항(R3)의 전압의 제3의 기생 커패시턴스(C4)에 고전압 출력선이 접속되면, 리플 폭을 감소시키는 효과는 다른 경우에 비해 보다 크고 고전압 출력선이 고전압 출력선에 보다 근접한 제1의 기생 커패시턴스(C1)에 접속된다. 그럼에도 불구하고, 고전압 출력선이 제1의 실시예의 경우처럼 제1의 분압 저항(R1) 및 제3의 분압 저항(R3)의 기생 커패시턴스(C1) 및 기생 커패시턴스(C4) 양쪽 모두에 접속되는 것이 가장 양호하다.
본 발명의 변경은 본 발명에 속하는 본 분야의 통상의 기술을 갖는 사람에게는 자명할 것이고, 예시에 의해 기술되고 도시된 바와 같은 실시예는 결코 본 발명을 한정하려는 의도가 아니라는 점을 이해할 수 있을 것이다. 따라서, 본 본 발명의 본질 및 범위내에 해당되는 모든 변경은 청구항에 의해 포함될 것이다.
제1의 분압 저항(R1)의 가속 커패시터로서 기능하는 제1의 기생 커패시터는 리플(ripple) 폭을 감소시키거나 또는 고전압 생성 회로의 점유 면적의 증가가 없이 고전압 출력의 전압 레벨의 정확성을 향상시킨다.
또 다른 가속 커패시터를 추가로 제공할 필요성은 없다. 따라서, 제1의 분압 저항(R1)의 가속 캐피시터로서 기능하는 제1의 기생 커패시터는 리플 폭을 감소시키거나 고전압 생성 회로의 점유 면적의 증가가 없이도 고전압 출력의 전압 레벨의 정확성을 개선시킨다.

Claims (34)

  1. 고전압 출력을 출력하는 고전압 출력선에 접속된 출력 단자를 구비하au, 전압 레벨을 상승시키는 제1의 회로와,
    상기 제1의 회로의 입력측에 접속된 출력 단자를 구비한 비교 회로와,
    상기 고전압 출력선과 상기 고전압 출력선 보다 전위가 거의 일정하게 낮은 저전압선 사이에 접속된 분압 회로를 포함하고,
    상기 비교 회로는 기준 전압을 수신하는 제2의 입력 단자와 제1의 입력 단자를 더 구비하고,
    상기 분압 회로는 상기 비교 회로의 상기 제1의 입력 단자에 접속되며 분할된 전압 출력을 출력하는 출력 노드를 구비하고, 상기 분압 회로는 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저항을 구비하고,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 것을 특징으로 하는 회로.
  2. 제 1항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 다수의 저항을 포함하고, 상기 저항 중의 상기 출력 노드에 가장 근접한 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 것을특징으로 하는 회로.
  3. 제 2항에 있어서,
    모든 상기 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 것을 특징으로 하는 회로.
  4. 제 3항에 있어서,,
    상기 저항은 서로에 접속된 기생 커패시턴스를 더 포함하는 것을 특징으로 하는 회로.
  5. 제 2항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 두 개의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 것을 특징으로 하는 회로.
  6. 제 2항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 출력 노드에 보다 근접한 상기 두개의 저항 중의 제1의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되고, 상기 고전압 출력선에 보다 근접한 상기 두개의 저항 중의 제2의 저항의 기생 커패시턴스는 상기 저전압선에 접속되는 것을 특징으로 하는 회로.
  7. 제 1항에 있어서,
    상기 제1의 회로는 부스터 회로를 포함하는 것을 특징으로 하는 회로.
  8. 제 1항에 있어서,
    상기 저전압선은 접지선을 포함하는 것을 특징으로 하는 회로.
  9. 제 1항에 있어서,
    상기 분압 회로의 저항은 반도체 기판의 상부에서 연장되는 절연층에 제공된 전기 도전층을 포함하고, 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저항의 상기 전기 도전층은 상기 반도체 기판내의 웰(well) 영역의 상부에 위치하면서 상기 절연층에 의해 분리되어, 상기 적어도 하나의 기생 커패시턴스는 상기 웰 영역과 상기 전기 도전층 사이에 형성되고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속되는 것을 특징으로 하는 회로.
  10. 제 9항에 있어서,
    상기 웰 영역은 제1의 도전형이며, 상기 반도체 기판은 제2의 도전형이며, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속되는 것을 특징으로 하는 회로.
  11. 제 10항에 있어서,
    상기 저전압선은 접지선을 포함하는 것을 특징으로 하는 회로.
  12. 제 10항에 있어서,
    상기 고전압 출력선, 상기 출력 노드 및 상기 저전압선은 상기 절연층의 상면상에 제공되는 것을 특징으로 하는 회로.
  13. 제 9항에 있어서,
    상기 전기 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 회로.
  14. 제 1항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 제1 및 제2의 저항을 포함하고,
    상기 제1의 저항은 반도체 기판의 웰 영역의 상부로 연장되는 제1의 절연층의 상부에 연장되는 제1의 전기 도전층을 포함하고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속하고, 상기 제1의 저항의 기생 커패시턴스는 상기 웰 영역과 상기 제1의 전기 도전층 사이의 상기 제1의 절연층을 가로질러 제공되고,
    상기 제2의 저항은 상기 제1의 전기 도전층의 상부에 연장되는 제2의 절연층의 상부에 연장되는 제2의 전기 도전층을 포함하고, 상기 제2의 전기 도전층은 상기 고전압 출력선에 전기적으로 접속되는 것을 특징으로 하는 회로.
  15. 제 14항에 있어서,
    상기 웰 영역은 제1의 도전형이고, 상기 반도체 기판은 제1의 도전형이고, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속되는 것을 특징으로 하는 회로.
  16. 제 15항에 있어서,
    상기 저전압선은 접지선을 포함하는 것을 특징으로 하는 회로.
  17. 제 14항에 있어서,
    상기 제1 및 제2의 전기 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 회로.
  18. 제 1항에 있어서,
    상기 분압 회로는 상기 출력 노드와 상기 저전압선 사이의 적어도 하나의 저전압측 저항을 구비하고, 상기 적어도 하나의 저전압측 저항의 기생 커패시턴스는 상기 저전압선에 접속되는 것을 특징으로 하는 회로.
  19. 반도체 디바이스의 고전압 생성 회로에 있어서,
    클록 신호를 수신하는 제1의 입력 단자 및 제2의 입력 단자를 포함하며, 고전압 출력을 출력하는 상기 고전압 출력선에 접속된 출력 단자를 또한 구비하는 부스터 회로와,
    상기 부스터 회로의 상기 제2의 입력 단자에 접속된 출력 단자를 포함하며, 기준 전압을 수신하는 제2의 입력 단자와 제1의 입력 단자를 더 포함하는 비교 회로와,
    상기 고전압 출력선과 상기 고전압 출력선 보다 전위가 거의 일정하게 낮은 저전압선 사이에 접속되며, 분할된 전압 출력을 출력하는 상기 비교 회로의 상기 제1의 입력 단자에 접속된 출력 노드를 구비하고, 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저항을 구비하며, 상기 출력 노드와 상기 고전압 출력선 사이의 적어도 하나의 저전압측 저항을 포함하는 분압 회로를 포함하고,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되고, 상기 적어도 하나의 저전압측 저항의 기생 커패시턴스는 상기 저전압선에 접속되는 것을 특징으로 하는 고전압 생성 회로.
  20. 제 19항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 다수의 저항을 포함하고, 상기 출력 노드에 가장 근접한 상기 저항 중의 적어도 하나의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 것을 특징으로 하는 고전압 생성 회로.
  21. 제 20항에 있어서,
    모든 상기 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 것을 특징으로 하는 고전압 생성 회로.
  22. 제 21항에 있어서,
    상기 저항은 서로에 접속된 기생 커패시턴스를 더 포함하는 것을 특징으로 하는 고전압 생성 회로.
  23. 제 20항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 두 개의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되는 것을 특징으로 하는 고전압 생성 회로.
  24. 제 20항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항은 직렬로 접속된 두 개의 저항을 포함하고, 상기 출력 노드에 보다 더 근접한 상기 두 개의 저항 중의 제1의 저항의 기생 커패시턴스는 상기 고전압 출력선에 접속되고, 상기 고전압 출력선에 보다 더 근접한 상기 두 개의 저항 중의 제2의 저항의 기생 커패시턴스는 상기 저전압선에 접속되는 것을 특징으로 하는 고전압 생성 회로.
  25. 제 19항에 있어서,
    상기 저전압선은 접지선을 포함하는 것을 특징으로 하는 고전압 생성 회로.
  26. 제 19항에 있어서,
    상기 분압 회로의 저항은 반도체 기판의 상부에 연장되는 절연층에 제공된 전기 도전층을 포함하고, 상기 출력 노드와 상기 고전압 출력선 사이의 상기 적어도 하나의 저항의 상기 전기 도전층은 상기 반도체 기판의 웰 영역의 상부에 위치하며 상기 절연층에 의해 분리되어, 상기 적어도 하나의 저항의 기생 커패시턴스는 상기 웰 영역과 상기 전기 도전층 사이에 형성되고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속되는 것을 특징으로 하는 고전압 생성 회로.
  27. 제 26항에 있어서,
    상기 웰 영역은 제1의 도전형이고, 상기 반도체 기판은 제2의 도전형이고, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속되는 것을 특징으로 하는 고전압 생성 회로.
  28. 제 27항에 있어서,
    상기 저전압선은 접지선을 포함하는 것을 특징으로 하는 고전압 생성 회로.
  29. 제 27항에 있어서,
    상기 고전압 출력선, 상기 출력 노드 및 상기 저전압선은 상기 절연층의 상면상에 제공되는 것을 특징으로 하는 고전압 생성 회로.
  30. 제 26항에 있어서,
    상기 전기 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 고전압 생성 회로.
  31. 제 19항에 있어서,
    상기 출력 노드와 상기 고전압 출력선 사이의 사이 적어도 하나의 저항은 제1 및 제2의 저항을 포함하고,
    상기 제1의 저항은 반도체 기판의 웰 영역의 상부에 연장되는 제1의 절연층의 상부에 연장되는 제1의 전기 도전층을 포함하고, 상기 웰 영역은 상기 고전압 출력선에 전기적으로 접속되고, 상기 제1의 저항의 기생 커패시턴스는 상기 웰 영역과 상기 제1의 전기 도전층 사이의 상기 제1의 절연층을 가로질러 제공되고,
    상기 제2의 저항은 상기 제1의 전기 도전층의 상부에 연장되는 제2의 절연층의 상부에 연장되는 제2의 전기 도전층을 포함하고, 상기 제2의 전기 도전층은 상기 고전압 출력선에 전기적으로 접속되는 것을 특징으로 하는 고전압 생성 회로.
  32. 제 31항에 있어서,
    상기 웰 영역은 제1의 도전형이고, 상기 반도체 기판은 제2의 도전형이고, 상기 반도체 기판은 상기 저전압선에 전기적으로 접속되는 것을 특징으로 하는 고전압 생성 회로.
  33. 제 32항에 있어서,
    상기 저전압선은 접지선을 포함하는 것을 특징으로 하는 고전압 생성 회로.
  34. 제 31항에 있어서,
    상기 제1 및 제2의 전기 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 고전압 생성 회로.
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