JP5315604B2

JP5315604B2 - 半導体集積回路

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Inventors: 正樹奥田
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Description

本発明は一般に半導体集積回路に関し、詳しくは監視対象の電位の高低を検出する電圧検出回路に関する。

ＤＲＡＭ等の半導体集積回路では、外部から供給される所定の電位の電源電圧に基づいて、内部でより高い電源電位を生成する昇圧発生回路及び／又は負の電位を生成する負圧発生回路が用いられることがある。例えばＤＲＡＭの場合には、高速且つ確実にメモリセルにＨＩＧＨを記憶するために、ワード線活性化電位として、ＨＩＧＨよりも高い電位の昇圧電位を供給する昇圧発生回路が使用される。また負圧発生回路が生成する負電圧は、メモリセル配列において使用される。

図１は、昇圧発生回路及び負圧発生回路を含むＤＲＡＭの構成の一例を示す図である。図１に示すＤＲＡＭ１０は、内部電源発生器１１、メモリセルアレイ１２、及びメモリアクセス制御回路１３を含む。メモリアクセス制御回路１３は、外部から供給される制御信号及びアドレス信号に応じてメモリセルアレイ１２に対する読み出し・書き込み動作を実こうする。内部電源発生器１１は、電圧検出回路２１及び電圧発生回路２２を含む。電圧発生回路２２は、昇圧発生回路２３及び負圧発生回路２４を含む。昇圧発生回路２３及び負圧発生回路２４が生成した昇圧電位及び負電位は、メモリセルアレイ１２に供給される。メモリセルアレイ１２は、トランジスタ２５、キャパシタ２６、ワード線ドライバ２７、ワード線ＷＬ、及びビット線ＢＬを含む。複数のワード線及び複数のビット線が縦横に配置され、その各交点に接続されたトランジスタ２５及びキャパシタ２６が１ビット記憶のメモリセルを構成する。

電圧検出回路２１は、メモリセルアレイ１２に供給される昇圧電位及び負電位を検出する。具体的には、電圧検出回路２１は昇圧電位を分圧した電位と基準電位とを比較し、分圧電位が基準電位より下がったことを検出すると、昇圧発生回路２３を駆動して昇圧発生回路２３の出力を昇圧する。また電圧検出回路２１は負電位を分圧した電位と基準電位とを比較し、負電位が基準電位より上がったことを検出すると、負圧発生回路２４を駆動して負圧発生回路２４の出力電位を降下させる。

図２は、電圧検出回路２１の回路構成の一例を示す図である。図２に示される回路構成は、電圧検出回路２１のうちで昇圧電位検出に関する部分である。

図２の電圧検出回路２１は、抵抗素子Ｒ１及びＲ２、高周波補償容量素子Ｃ１、及び差動増幅器３１を含む。差動増幅器３１は２つの入力を比較する比較回路として動作し、その出力が稼働信号として昇圧発生回路２３に供給され、昇圧発生回路２３の駆動／非駆動を制御する。差動増幅器３１の反転入力端には、昇圧発生回路２３の出力である昇圧電位を抵抗素子Ｒ１及びＲ２で分圧した分圧電位が供給され、差動増幅器３１の反転入力端には、基準電位発生回路２９の発生する基準電位が供給される。

メモリセルアレイ１２での電流消費により昇圧発生回路２３の出力電位が降下すると、上記分圧電位が基準電位よりも低くなる。差動増幅器３１は、分圧電位が基準電位よりも低くなると、出力である稼働信号をアサートする。この稼働信号のアサート状態に応答して昇圧発生回路２３が駆動して、出力電位が引き上げられる。出力電位が引き上げられ分圧電位が基準電位よりも高くなると、昇圧発生回路２３の動作は停止する。

抵抗素子Ｒ１及びＲ２としては、不要な消費電流を少なくするために極めて大きな抵抗値を有する抵抗素子が用いられ、流れる電流量は１μＡ程度である。このため抵抗素子Ｒ１及びＲ２間の接続点における上記分圧電位は、昇圧電位の変化に対する応答が十分に早くなく、高周波における応答特性が悪いという問題がある。高周波補償容量素子Ｃ１は、高周波における応答特性を補償するために設けられるものである。高周波補償容量素子Ｃ１により、高周波において昇圧電位と分圧電位とを低インピーダンスで結合することにより、昇圧電位の高周波変動が分圧電位にそのまま伝わるような構成となっている。これにより高周波においても十分な応答特性を実現している。

図３は、電圧検出回路２１の回路構成の一例を示す図である。図３に示される回路構成は、電圧検出回路２１のうちで負圧電位検出に関する部分である。

図３の電圧検出回路２１は、抵抗素子Ｒ３及びＲ４、高周波補償容量素子Ｃ２、及び差動増幅器３２を含む。差動増幅器３２の出力が稼働信号として負圧発生回路２４に供給され、負圧発生回路２４の駆動／非駆動を制御する。差動増幅器３２の非反転入力端には、負圧発生回路２４の出力である負電位を抵抗素子Ｒ３及びＲ４で分圧した分圧電位が供給され、差動増幅器３２の反転入力端には、基準電位発生回路２９の発生する基準電位が供給される。

図３に示す電圧検出回路２１の動作は、図２に示す電圧検出回路２１の動作と基本的に同一である。図２の高周波補償容量素子Ｃ１と同様の素子として、高周波補償容量素子Ｃ２が、高周波における応答特性を補償するために設けられる。高周波補償容量素子Ｃ２により、高周波において負電位と分圧電位とを低インピーダンスで結合することにより、負電位の高周波変動が分圧電位にそのまま伝わるような構成となっている。これにより高周波においても十分な応答特性を実現している。

図２及び図３に示すような構成において、抵抗素子Ｒ１乃至Ｒ４は、メタル層やポリシリコン層におけるメタル材料又はポリシリコン材料で形成することができる。しかし近年では、信号の高速化のために信号配線層であるメタル層やポリシリコン層は低抵抗になっており、高い抵抗値を有する抵抗素子は作りにくい。従って、高抵抗なN型又はP型の拡散層を用いて抵抗素子Ｒ１乃至Ｒ４を形成すれば、比較的小さなサイズで所望の抵抗値を有する素子を実現できる。

容量素子Ｃ１及びＣ２は、拡散層とその上層にあるポリシリコン層又はメタル層とで酸化膜を挟むことにより構成することができる。またＮチャネルやＰチャネルのＭＯＳトランジスタで容量を構成する場合もある。

図４は、ＰチャネルＭＯＳトランジスタで構成した容量素子の一例を示す図である。（ａ）は容量素子を上から見た平面図であり、（ｂ）は容量素子の断面図である。

図４の構成は、発生電源に接続される配線層のメタル配線４１、ポリシリコンゲート４２、ゲートコンタクト４３、ソース・ドレインコンタクト４４、Ｐ型拡散層４５、Ｎ型基板４６、及び分圧電位ノードに接続される配線層のメタル配線４７を含む。配線４１がソース・ドレインコンタクト４４を介してＰ型拡散層４５に接続され、配線４７がゲートコンタクト４３を介してポリシリコンゲート４２に接続される。Ｐ型拡散層４５とポリシリコンゲート４２との間には酸化膜が挟まれており、Ｐ型拡散層４５とポリシリコンゲート４２との間に容量が形成される。

図２に示す電圧検出回路２１と同様の構成の電圧検出回路は、様々な回路において用いられる。図５は、電圧検出回路を用いたＤＣ−ＤＣコンバータの構成の一例を示す図である。

図５のＤＣ−ＤＣコンバータ５０は、電圧検出回路５１、スイッチング素子制御回路５２及び５３、トランジスタ５４及び５５、インダクタ５６、及びキャパシタ５７を含む。電圧検出回路５１で、ＤＣ−ＤＣコンバータ５０の出力電圧ＶＯｕｔを検出する。具体的には、電圧検出回路５１は出力電位を分圧した電位と基準電位とを比較し、分圧電位が基準電位より下がったことを検出すると、トランジスタ５４を導通して出力電位を上昇させる。また分圧電位が基準電位より上がったことを検出すると、トランジスタ５５を導通して出力電位を下降させる。このような電圧検出回路５１は、図２に示す電圧検出回路２１と同様の回路構成で実現することができる。

上記説明したような半導体集積回路で使用される電圧検出回路においては、上述のように、拡散層とポリシリコン層又はメタル層とで酸化膜を挟むことにより容量素子を構成したり、ＮチャネルやＰチャネルのＭＯＳトランジスタで容量を構成したりする。しかし何れの構成の場合においても、容量素子の回路面積が大きく、回路サイズ縮小の妨げとなるという問題がある。
特開平５−６３１４７号公報特開２００１−２３７３７４号公報

以上を鑑みて本発明は、半導体集積回路において容量素子を用いることのない電圧検出回路を提供することを目的とする。

半導体集積回路は、半導体基板と、該半導体基板に形成される１つ又は複数のウェルと、該１つ又は複数のウェル内に形成される１つ又は複数の拡散層と、配線層に形成される複数の配線と、該１つ又は複数の拡散層と該複数の配線との直列接続により第１の電位と第２の電位との間を電気的に接続する構成において、該第１の電位と該第２の電位との間にある第３の電位に設定される配線に電気的に接続され、該第３の電位と基準電位とを比較する比較回路を含み、該複数の配線のうちで該第１の電位に設定される第１の配線は、少なくとも該１つ又は複数のウェルのうちの第１のウェルと該１つ又は複数の拡散層のうちで該第１のウェルに形成される第１の拡散層とに電気的に接続され、前記第１のウェルが前記第２の電位の配線に電気的に接続されてなく、該１つ又は複数のウェルは該第１のウェルのみからなり、該１つ又は複数の拡散層は該第１の拡散層のみからなり、該第１の配線は該第１の拡散層の第１端に電気的に接続され、該複数の配線のうちで該第２の電位に設定される第２の配線は該第１の拡散層の第２端に電気的に接続され、該第３の電位に設定される該配線は該１端と該２端との間で該第１の拡散層に電気的に接続されることを特徴とする。

本発明の少なくとも１つの実施例によれば、拡散層により分圧回路の抵抗素子を形成し、この拡散層の周囲に形成したウェルを検出対象の電位（上記第１の電位）に設定する。この構成により、拡散層とウェルとの間の寄生容量を高周波補償寄生容量として機能させることが可能となり、容量素子を設けることなく高周波補償容量を備えた電圧検出回路を実現することができる。

以下に本発明の実施例を添付の図面を用いて詳細に説明する。

図６は、本発明による電圧検出回路の第１実施例の構成の一例を示す。説明の便宜上、電圧検出回路による昇圧電位検出の場合の構成を示す。

図６の電圧検出回路６０は、抵抗素子Ｒ１及びＲ２、差動増幅器６１、及び高周波補償寄生容量６２を含む。差動増幅器６１は２つの入力を比較する比較回路として動作し、その出力が稼働信号として昇圧発生回路２３に供給され、昇圧発生回路２３の駆動／非駆動を制御する。差動増幅器６１の反転入力端には、昇圧発生回路２３の出力である昇圧電位を抵抗素子Ｒ１及びＲ２で分圧した分圧電位が供給され、差動増幅器６１の反転入力端には、基準電位発生回路２９の発生する基準電位が供給される。

負荷回路での電流消費により昇圧発生回路２３の出力電位が降下すると、上記分圧電位が基準電位よりも低くなる。差動増幅器６１は、分圧電位が基準電位よりも低くなると、出力である稼働信号をアサートする。この稼働信号のアサート状態に応答して昇圧発生回路２３が駆動して、出力電位が引き上げられる。出力電位が引き上げられ分圧電位が基準電位よりも高くなると、昇圧発生回路２３の動作は停止する。

抵抗素子Ｒ１及びＲ２としては、不要な消費電流を少なくするために極めて大きな抵抗値を有する抵抗素子が用いられ、流れる電流量は１μＡ程度である。このため抵抗素子Ｒ１及びＲ２間の接続点における上記分圧電位は、昇圧電位の変化に対する応答が十分でない。高周波補償寄生容量６２は、後ほど説明するように拡散層で形成した抵抗素子Ｒ１及びＲ２に存在する寄生容量であり、高周波における応答特性を補償する機能を有する。高周波補償寄生容量６２により、高周波において昇圧電位と分圧電位とを低インピーダンスで結合し、昇圧電位の高周波変動が分圧電位にそのまま伝わるような構成となっている。これにより高周波においても十分な応答特性を実現している。

図７は、電圧検出回路６０の抵抗素子Ｒ１及びＲ２並びに高周波補償寄生容量６２の構成の一例を示す図である。（ａ）は抵抗素子を上から見た平面図であり、（ｂ）は抵抗素子の断面図である。

図７の構成は、配線層のメタル配線７１、メタル配線７２、及びメタル配線７３、コンタクト７４乃至７６、Ｐ型拡散層７７、Ｐ型基板７８、Ｎウェル７９、Ｎ−領域８０、及びコンタクト８１を含む。Ｐ型基板７８にＮウェル７９が形成され、更にＮウェル７９内部にＰ型拡散層７７が形成される。メタル配線７１乃至７３は、それぞれコンタクト７４乃至７６を介してＰ型拡散層７７に接続される。

Ｎウェル７９には電位接続用のＮ−領域８０が設けられており、メタル配線７１がコンタクト８１を介してＮ−領域８０に接続される。これによりＮウェル７９の電位はメタル配線７１の電位に設定される。

メタル配線７１は、昇圧発生回路２３が発生する昇圧電位に接続される配線であり、図６のノードＡの位置に対応する。メタル配線７２は、抵抗素子Ｒ１及びＲ２間の結合点の分圧電位に接続される配線であり、図６のノードＢの位置に対応する。メタル配線７３は、抵抗素子Ｒ２のグランド電位側に接続される配線であり、図６のノードＣの位置に対応する。１つのＰ型拡散層７７により抵抗素子Ｒ１及びＲ２を形成し、Ｐ型拡散層７７の長さ方向の途中に設けたコンタクト７５により分圧電位を取り出す構成となっている。即ちコンタクト７５は、メタル配線７１のコンタクト７４とメタル配線７３のコンタクト７６との間の位置で、Ｐ型拡散層７７に接続される。このコンタクト７５の位置により、分圧率を調整することができる。

Ｐ型拡散層７７とＮウェル７９との間には寄生容量が存在し、この寄生容量が高周波補償寄生容量６２として機能する。上述のようにＮウェル７９はＮ−領域８０を介して昇圧電位に接続されているので、高周波補償寄生容量６２は、昇圧電位とＰ型拡散層７７との間に存在することになる。即ち高周波補償寄生容量６２は、図６に示すように、昇圧電位と抵抗素子Ｒ１及びＲ２との間に存在することになる。図６では、便宜上高周波補償寄生容量６２は２つの容量からなるように示されるが、実際には図７から分かるように、コンタクト７５の接続点（分圧電位の検出ノード）をも含めた抵抗素子Ｒ１及びＲ２の全体（Ｐ型拡散層７７全体）に渡って１つの容量が存在することになる。

このように本発明による電圧検出回路の第１の実施例では、Ｐ型拡散層により分圧回路の抵抗素子を形成し、このＰ型拡散層の周囲に形成したＮウェルを検出対象の電位（この場合は昇圧電位）に設定する。この構成により、Ｐ型拡散層とＮウェルとの間の寄生容量を高周波補償寄生容量として機能させることが可能となり、容量素子を設けることなく高周波補償容量を備えた電圧検出回路を実現することができる。

図８は、本発明による電圧検出回路の第２実施例の構成の一例を示す。図８は、電圧検出回路による負電位検出の場合の構成を示す。

図８の電圧検出回路８５は、抵抗素子Ｒ３及びＲ４、差動増幅器８６、及び高周波補償寄生容量８７を含む。差動増幅器８６は２つの入力を比較する比較回路として動作し、その出力が稼働信号として負圧発生回路２４に供給され、負圧発生回路２４の駆動／非駆動を制御する。差動増幅器８６の非反転入力端には、負圧発生回路２４の出力である負電位を抵抗素子Ｒ３及びＲ４で分圧した分圧電位が供給され、差動増幅器８６の反転入力端には、基準電位発生回路２９の発生する基準電位が供給される。図８に示す電圧検出回路８５の動作は、図６に示す電圧検出回路６０の動作と基本的に同一である。

図９は、電圧検出回路８５の抵抗素子Ｒ３及びＲ４並びに高周波補償寄生容量８７の構成の一例を示す図である。（ａ）は抵抗素子を上から見た平面図であり、（ｂ）は抵抗素子の断面図である。

図９の構成は、配線層のメタル配線９１、メタル配線９２、及びメタル配線９３、コンタクト９４乃至９６、Ｎ型拡散層９７、Ｐ型基板９８、Ｎウェル９９、Ｐウェル１００、Ｐ−領域１０１、コンタクト１０２、及びコンタクト１０３を含む。Ｐ型基板９８にＮウェル９９が形成され、Ｎウェル９９内部にＰウェル１００が形成され、更にＰウェル１００内部にＮ型拡散層９７が形成される。メタル配線９１乃至９３は、それぞれコンタクト９４乃至９６を介してＮ型拡散層９７に接続される。

Ｐウェル１００には電位接続用のＰ−領域１０１が設けられており、メタル配線９１がコンタクト１０２を介してＰ−領域１０１に接続される。これによりＰウェル１００の電位はメタル配線９１の電位に設定される。

メタル配線９１は、負圧発生回路２４が発生する負電位に接続される配線であり、図８のノードＤの位置に対応する。メタル配線９２は、抵抗素子Ｒ３及びＲ４間の結合点の分圧電位に接続される配線であり、図８のノードＥの位置に対応する。メタル配線９３は、抵抗素子Ｒ３の電源電位側に接続される配線であり、図８のノードＦの位置に対応する。１つのＮ型拡散層９７により抵抗素子Ｒ３及びＲ４を形成し、Ｎ型拡散層９７の長さ方向の途中に設けたコンタクト９５により分圧電位を取り出す構成となっている。コンタクト９５の位置により、分圧率を調整することができる。

Ｎ型拡散層９７とＰウェル１００との間には寄生容量が存在し、この寄生容量が高周波補償寄生容量８７として機能する。上述のようにＰウェル１００はＰ−領域１０１を介して負電位に接続されているので、高周波補償寄生容量８７は、負電位とＮ型拡散層９７との間に存在することになる。即ち高周波補償寄生容量８７は、図８に示すように、負電位と抵抗素子Ｒ３及びＲ４との間に存在することになる。図８では、便宜上高周波補償寄生容量８７は２つの容量からなるように示されるが、実際には図９から分かるように、コンタクト９５の接続点（分圧電位の検出ノード）をも含めた抵抗素子Ｒ３及びＲ４の全体（Ｎ型拡散層９７全体）に渡って１つの容量が存在することになる。

このように本発明による電圧検出回路の第２の実施例では、Ｎ型拡散層により分圧回路の抵抗素子を形成し、このＮ型拡散層の周囲に形成したＰウェルを検出対象の電位（この場合は負電位）に設定する。この構成により、Ｎ型拡散層とＰウェルとの間の寄生容量を高周波補償寄生容量として機能させることが可能となり、容量素子を設けることなく高周波補償容量を備えた電圧検出回路を実現することができる。

上記の第１又は第２実施例の構成において、Ｐ型拡散層７７とＮウェル７９との間の寄生容量又はＮ型拡散層９７とＰウェル１００との間の寄生容量が高周波補償寄生容量として機能するが、これらの寄生容量の容量値が大きすぎる場合には、検出対象電位の低周波変動に対しても低インピーダンスとなってしまう。この場合、検出対象電位の低周波変動に追従するように分圧電位が変動してしまい、実際の分圧電位が抵抗分割により設定すべき分圧電位とは異なってしまう可能性がある。

図１０は、第１の実施例の場合における電圧変動を説明するための電圧波形図である。図１０において、電圧波形１１０が昇圧電位の変動を示し、電圧波形１１１が分圧電位の変動を示す。

電圧波形１１０に示すように昇圧電位が負荷回路の駆動による電流消費で降下すると、高周波補償寄生容量６２の容量結合により、電圧波形１１１に示すように分圧電位が降下する。その後、高周波補償寄生容量６２の蓄積電荷量が徐々に変化することにより、抵抗素子Ｒ１及びＲ２の比率で定まる電位になるまで分圧電位が変化する。この変化が波形部分１１２で示される。差動増幅回路の所定の応答時間後に昇圧発生回路２３が動作を開始すると、電圧波形１１０に示されるように昇圧電位が上昇し、この昇圧電位に容量結合された分圧電位が昇圧電位と同様に上昇する。分圧電位が基準電位を超えると、差動増幅回路の所定の応答時間後に昇圧発生回路２３の動作が停止される。その後、高周波補償寄生容量６２の蓄積電荷量が徐々に変化することにより、抵抗素子Ｒ１及びＲ２の比率で定まる電位になるまで分圧電位が変化する。この変化が波形部分１１３で示される。

このように高周波補償寄生容量６２による容量結合により、昇圧電位の変動に合わせて分圧電位を変化させることが可能となり、昇圧電位変動に対する電圧検出回路の応答特性を向上させることができる。但し、高周波補償寄生容量６２の容量値が大きすぎる場合には、昇圧電位の低周波の変動に対しても分圧電位が追従してしまう。具体的には、高周波補償寄生容量６２の電荷量の変化による分圧電位の変化する速度が遅くなり（即ち波形部分１１２及び１１３の傾きが緩やかになり）、抵抗素子Ｒ１及びＲ２の比率で定まる目標電位に分圧電位が到達する前に昇圧電位の次の変化が生じてしまう。この場合、目標電位に分圧電位が到達する前に次ぎの分圧電位の変化が始まることになり、目標電位と分圧電位との誤差が蓄積されていくことになる。

従って、前述の第１及び第２実施例の構成において、高周波補償寄生容量の容量値を小さくすることが可能な構成が望まれる。以下にそのような構成について説明する。

図１１は、本発明による電圧検出回路の第３実施例の構成の一例を示す。図１１において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１１の電圧検出回路６０Ａは、抵抗素子Ｒ１及びＲ２、差動増幅器６１、高周波補償寄生容量６２Ａ、及び寄生容量６２Ｂを含む。高周波補償寄生容量６２Ａは、後ほど説明するように拡散層で形成した抵抗素子Ｒ１に存在する寄生容量であり、高周波における応答特性を補償する機能を有する。また寄生容量６２Ｂは拡散層で形成した抵抗素子Ｒ２に存在する寄生容量である。

図１２は、電圧検出回路６０Ａの抵抗素子Ｒ１及びＲ２並びに寄生容量６２Ａ及び６２Ｂの構成の一例を示す図である。（ａ）は抵抗素子を上から見た平面図であり、（ｂ）は抵抗素子の断面図である。図１２において、図７と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１２の構成は、配線層のメタル配線７１、メタル配線７２、及びメタル配線７３、コンタクト７４、コンタクト７５Ａ及び７５Ｂ、コンタクト７６Ａ及び７６Ｂ、Ｐ型拡散層７７Ａ、Ｎ型拡散層７７Ｂ、Ｐ型基板７８、Ｎウェル７９、Ｎ−領域８０、コンタクト８１、Ｐウェル８２、及びＰ−領域８３を含む。Ｐ型基板７８にＮウェル７９が形成され、更にＮウェル７９内部にＰ型拡散層７７Ａ及びＰウェル８２が形成される。また更にＰウェル８２内部にＮ型拡散層７７Ｂが形成される。メタル配線７１はコンタクト７４を介してＰ型拡散層７７Ａに接続される。メタル配線７２はコンタクト７５Ａを介してＰ型拡散層７７Ａに接続されるとともに、コンタクト７５Ｂを介してＮ型拡散層７７Ｂに接続される。メタル配線７３はコンタクト７６Ａを介してＮ型拡散層７７Ｂに接続されるとともに、コンタクト７６Ｂを介してＰウェル８２のＰ−領域８３に接続される。

Ｎウェル７９には電位接続用のＮ−領域８０が設けられており、メタル配線７１がコンタクト８１を介してＮ−領域８０に接続される。これによりＮウェル７９の電位はメタル配線７１の電位に設定される。また上述のように、メタル配線７３がコンタクト７６Ｂを介してＰウェル８２のＰ−領域８３に接続されることで、Ｐウェル８２の電位はメタル配線７３の電位に設定される。

Ｐ型拡散層７７ＡとＮウェル７９との間には寄生容量が存在し、この寄生容量が高周波補償寄生容量６２Ａとして機能する。上述のようにＮウェル７９はＮ−領域８０を介して昇圧電位に接続されているので、高周波補償寄生容量６２Ａは、昇圧電位とＰ型拡散層７７Ａとの間に存在することになる。即ち高周波補償寄生容量６２Ａは、図１１に示すように、昇圧電位と抵抗素子Ｒ１（及び分圧電位の検出ノード）との間に存在することになる。

またＮ型拡散層７７ＢとＰウェル８２との間には寄生容量が存在する。Ｐウェル８２はＰ−領域８３を介してグラウンド電位に接続されているので、この寄生容量は、グラウンド電位とＮ型拡散層７７Ｂとの間に存在することになる。即ち寄生容量６２Ｂは、図１１に示すように、グラウンド電位と抵抗素子Ｒ２（及び分圧電位の検出ノード）との間に存在することになる。

このように本発明による電圧検出回路の第３の実施例では、Ｐ型拡散層及びＮ型拡散層により分圧回路の抵抗素子を形成し、Ｐ型拡散層の周囲に形成したＮウェルを検出対象の電位（この場合は昇圧電位）に設定するとともに、Ｎ型拡散層の周囲に形成したＰウェルを固定の電位（この場合はグラウンド電位）に設定する。この構成により、Ｐ型拡散層とＮウェルとの間の寄生容量を高周波補償寄生容量として機能させることができるとともに、グラウンド側の抵抗素子（Ｎ型拡散層）の寄生容量をグラウンド電位に接続することで、高周波補償寄生容量の容量値が必要以上に大きくなることを避けることができる。

図１３は、本発明による電圧検出回路の第４実施例の構成の一例を示す。図１３において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１３の電圧検出回路８５Ａは、抵抗素子Ｒ３及びＲ４、差動増幅器８６、高周波補償寄生容量８７Ａ、及び寄生容量８７Ｂを含む。高周波補償寄生容量８７Ａは、後ほど説明するように拡散層で形成した抵抗素子Ｒ４に存在する寄生容量であり、高周波における応答特性を補償する機能を有する。また寄生容量８７Ｂは拡散層で形成した抵抗素子Ｒ３に存在する寄生容量である。

図１４は、電圧検出回路８５Ａの抵抗素子Ｒ３及びＲ４並びに寄生容量８７Ａ及び８７Ｂの構成の一例を示す図である。（ａ）は抵抗素子を上から見た平面図であり、（ｂ）は抵抗素子の断面図である。

図１４の構成は、配線層のメタル配線９１、メタル配線９２、及びメタル配線９３、コンタクト９４、９５Ａ、９５Ｂ、及び９６、Ｎ型拡散層９７Ａ、Ｐ型拡散層９７Ｂ、Ｐ型基板９８、Ｎウェル９９、Ｐウェル１００、Ｐ−領域１０１、コンタクト１０２、コンタクト１０３、及びＮ−領域１０４を含む。Ｐ型基板９８にＮウェル９９が形成され、Ｎウェル９９内部にＰ型拡散層９７Ｂ及びＰウェル１００が形成され、更にＰウェル１００内部にＮ型拡散層９７Ａが形成される。

メタル配線９１はコンタクト９４を介してＮ型拡散層９７Ａに接続されるとともに、コンタクト１０２を介してＰウェル１００のＰ−領域１０１に接続される。メタル配線９２はコンタクト９５Ａを介してＮ型拡散層９７Ａに接続されるとともに、コンタクト９５Ｂを介してＰ型拡散層９７Ｂに接続される。メタル配線９３はコンタクト９６を介してＰ型拡散層９７Ｂに接続されるとともに、コンタクト１０３を介してＮウェル９９のＮ−領域１０４に接続される。

上記接続により、Ｐウェル１００の電位はメタル配線９１の電位に設定される。またＮウェル９９の電位はメタル配線９３の電位に設定される。なおメタル配線９１は負圧発生回路２４が発生する負電位に接続される配線であり、メタル配線９３は抵抗素子Ｒ３の電源電位側に接続される配線である。

Ｎ型拡散層９７ＡとＰウェル１００との間には寄生容量が存在し、この寄生容量が高周波補償寄生容量８７Ａとして機能する。上述のようにＰウェル１００はＰ−領域１０１を介して負電位に接続されているので、高周波補償寄生容量８７Ａは、負電位とＮ型拡散層９７Ａとの間に存在することになる。即ち高周波補償寄生容量８７Ａは、図１３に示すように、負電位と抵抗素子Ｒ４（及び分圧電位の検出ノード）との間に存在することになる。

またＰ型拡散層９７ＢとＮウェル９９との間には寄生容量が存在する。Ｎウェル９９はＮ−領域１０４を介して電源電位に接続されているので、この寄生容量は、電源電位とＰ型拡散層９７Ｂとの間に存在することになる。即ち寄生容量８７Ｂは、図１３に示すように、電源電位と抵抗素子Ｒ３（及び分圧電位の検出ノード）との間に存在することになる。

このように本発明による電圧検出回路の第４の実施例では、Ｎ型拡散層及びＰ型拡散層により分圧回路の抵抗素子を形成し、Ｎ型拡散層の周囲に形成したＰウェルを検出対象の電位（この場合は負電位）に設定するとともに、Ｐ型拡散層の周囲に形成したＮウェルを固定の電位（この場合は電源電位）に設定する。この構成により、Ｎ型拡散層とＰウェルとの間の寄生容量を高周波補償寄生容量として機能させることができるとともに、電源電位側の抵抗素子（Ｐ型拡散層）の寄生容量を電源電位に接続することで、高周波補償寄生容量の容量値が必要以上に大きくなることを避けることができる。

図１５は、第３の実施例の場合における電圧変動を説明するための電圧波形図である。図１５において、電圧波形１２０が昇圧電位の変動を示し、電圧波形１２１が分圧電位の変動を示す。

第３実施例においては、前述のように高周波補償寄生容量が適切な値に設定されているので、昇圧発生回路及び電圧検出回路の動作周期程度の低周波変動に関しては、抵抗分割の比率で定まる電位に分圧電位が設定される。即ち、昇圧ノードと分圧ノードとの間の容量カップリングにより分圧電位が変化するが、容量値が比較的小さいために、回路動作周期程度の低周波変動に対する容量インピーダンスが分圧回路の抵抗素子の抵抗値よりも高くなる。従って、抵抗素子の分割比率で定まる電位に分圧電位が適正に設定されることになる。

図１６は、第４の実施例の場合における電圧変動を説明するための電圧波形図である。図１６において、電圧波形１２２が負電位の変動を示し、電圧波形１２３が分圧電位の変動を示す。この場合、昇圧電位が負電位に入れ替わったことに伴い波形の正負が反転していることを除き、図１５の電圧変動波形と同様となる。即ち、第４実施例においても、第３実施例の場合と同様に高周波補償寄生容量が適切な値に設定されているので、抵抗分割の比率で定まる電位に分圧電位が適正に設定されることになる。

以上説明した第１乃至第４実施例の構成においては、高周波補償寄生容量の容量値は設計時に固定されてしまっている。しかし高周波補償寄生容量の容量値を適正に設定するためには、容量値を必要に応じて調整可能であることが望ましい。以下にそのような構成について説明する。

図１７は、本発明による電圧検出回路の第５実施例の構成の一例を示す。図１７において、図６及び図８と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１７の電圧検出回路６０Ｂは、抵抗素子Ｒ１−１、Ｒ１−２、Ｒ２−１、及びＲ２−２、差動増幅器６１、寄生容量６２−１乃至６２−４を含む。寄生容量６２−１乃至６２−４は、後ほど説明するように拡散層で形成した抵抗素子Ｒ１−１、Ｒ１−２、Ｒ２−１、及びＲ２−２にそれぞれ存在する寄生容量である。また図１７の電圧検出回路８５Ｂは、抵抗素子Ｒ３−１、Ｒ３−２、Ｒ４−１、及びＲ４−２、差動増幅器８６、寄生容量８７−１乃至８７−４を含む。寄生容量８７−１乃至８７−４は、後ほど説明するように拡散層で形成した抵抗素子Ｒ４−２、Ｒ４−１、Ｒ３−２、及びＲ３−１にそれぞれ存在する寄生容量である。

図中、点線で示す配線部分は切断／非切断を選択可能な部分であり、各寄生容量毎に昇圧電源側に接続するか又は抵抗列側に接続するかを選択することで、高周波補償寄生容量として機能する容量の大きさを調整可能となっている。切断／非切断の選択は、マスク切換により実現してもよいし、配線を繋げておいてレーザ照射により選択的に断線する方式でもよい。この際、レーザにより断線する部分はフューズで構成してよい。

図１８は、電圧検出回路６０Ｂの抵抗素子並びに寄生容量の構成の一例を示す図である。（ａ）は抵抗素子を上から見た平面図であり、（ｂ）は抵抗素子の断面図である。

図１８の構成は、配線層のメタル配線１３０乃至１３５、Ｐ型拡散層１３６乃至１３９、メタル配線１４０、切断／非切断選択可能な配線１４１乃至１４３、Ｐ型基板１５０、Ｎウェル１５１乃至１５４、及びＮ−領域１５５乃至１５８を含む。Ｐ型基板１５０にＮウェル１５１乃至１５４が形成され、更にＮウェル１５１乃至１５４内部にＰ型拡散層１３６乃至１３９がそれぞれ形成される。メタル配線１３１乃至１３５は、コンタクトを介してＰ型拡散層１３６乃至１３９に接続される。この接続により、Ｐ型拡散層１３６乃至１３９がメタル配線１３２乃至１３４を間に介して直列接続されることになる。

配線１４０乃至１４３は、コンタクトを介してＮウェル１５１乃至１５４のＮ−領域１５５乃至１５８にそれぞれ接続されている。切断／非切断選択可能な配線１４１乃至１４３は、選択的な切断により、メタル配線１３０又はメタル配線１３２乃至１３４の何れか一方に接続される。説明の都合上、切断／非切断選択可能な配線１４３については、メタル配線１３０とメタル配線１３４との両方に接続されている状態を示してある。切断／非切断選択可能な配線１４３のフューズ部分１４３ａ又はフューズ部分１４３ｂの何れか一方を例えばレーザで切断することにより、配線選択を実行する。

メタル配線１３０は、昇圧発生回路２３が発生する昇圧電位に接続される配線である。Ｐ型拡散層１３６乃至１３９は、それぞれ図１７の抵抗Ｒ１−１、Ｒ１−２、Ｒ２−１、及びＲ２−２に対応する。

Ｐ型拡散層１３６乃至１３９とＮウェル１５１乃至１５４との間には寄生容量が存在し、この寄生容量がそれぞれ寄生容量６２−１乃至６２−４として図１７に示される。切断／非切断選択可能な配線１４１乃至１４３の接続状態の選択により、寄生容量６２−２乃至６２−４を選択的に昇圧電位側或いは抵抗列側に接続することができる。寄生容量６２−２乃至６２−４のうちで昇圧電位側に接続されたものが、寄生容量６２−１とともに高周波補償寄生容量として機能する。なお実際には、寄生容量６２−２乃至６２−４のうちで抵抗列側に接続されたものについても容量カップリングを提供することに変わりはないが、昇圧電位から抵抗列によりドロップした電位をカップリングするので、高周波補償容量としての効果は小さい。

図１９は、図１７に示す電圧検出回路８５Ｂの抵抗素子並びに寄生容量の構成の一例を示す図である。（ａ）は抵抗素子を上から見た平面図であり、（ｂ）は抵抗素子の断面図である。

図１９の構成は、配線層のメタル配線１６０乃至１６５、Ｎ型拡散層１６６乃至１６９、メタル配線１７０、切断／非切断選択可能な配線１７１乃至１７３、Ｐ型基板１８０、Ｐウェル１８１乃至１８４、Ｐ−領域１８５乃至１８８、及びＮウェル１８９を含む。Ｐ型基板１８０中のＮウェル１８９にＰウェル１８１乃至１８４が形成され、更にＰウェル１８１乃至１８４内部にＮ型拡散層１６６乃至１６９がそれぞれ形成される。メタル配線１６１乃至１６５は、コンタクトを介してＮ型拡散層１６６乃至１６９に接続される。この接続により、Ｎ型拡散層１６６乃至１６９がメタル配線１６２乃至１６４を間に介して直列接続されることになる。

配線１７０乃至１７３は、コンタクトを介してＰウェル１８１乃至１８４のＰ−領域１８５乃至１８８にそれぞれ接続されている。切断／非切断選択可能な配線１７１乃至１７３は、選択的な切断により、メタル配線１６０又はメタル配線１６２乃至１６４の何れか一方に接続される。

メタル配線１６０は、負圧発生回路２４が発生する負電位に接続される配線である。Ｎ型拡散層１６６乃至１６９は、それぞれ図１７の抵抗Ｒ４−２、Ｒ４−１、Ｒ３−２、及びＲ３−１に対応する。

Ｎ型拡散層１６６乃至１６９とＰウェル１８１乃至１８４との間には寄生容量が存在し、この寄生容量がそれぞれ寄生容量８７−１乃至８７−４として図１７に示される。切断／非切断選択可能な配線１７１乃至１７３の接続状態の選択により、寄生容量８７−２乃至８７−４を選択的に負電位側或いは抵抗列側に接続することができる。寄生容量８７−２乃至８７−４のうちで負電位側に接続されたものが、寄生容量８７−１とともに高周波補償寄生容量として機能する。なお実際には、寄生容量８７−２乃至８７−４のうちで抵抗列側に接続されたものについても容量カップリングを提供することに変わりはないが、昇圧電位から抵抗列によりドロップした電位をカップリングするので、高周波補償容量としての効果は小さい。

図２０及び図２１は、寄生容量の選択的な接続の効果について説明するための図である。図２０及び図２１において、図１７と同一の構成要素は同一の番号で参照し、その説明は省略する。

図２０（ａ）に示すように、寄生容量６２−１乃至６２−４を全て昇圧電位側に接続すると、その等価回路は図２０（ｂ）に示すようになる。ここで抵抗Ｒ１−１、Ｒ１−２、Ｒ２−１、及びＲ２−２が全て同一の抵抗値Ｒを有し、寄生容量６２−１乃至６２−４が全て同一の容量値Ｃを有するとする。図２０（ｂ）に示す回路は、図２０（ｃ）に示す回路と等価である。この図２０（ｃ）に示す回路は、図６に示す回路と実質的に同等であり、従って図１０と同様の電圧変動波形が得られることになる。

また図２１（ａ）に示すように、寄生容量６２−２乃至６２−４を全て抵抗列側に接続すると、その等価回路は図２１（ｂ）に示すようになる。ここで抵抗Ｒ１−１、Ｒ１−２、Ｒ２−１、及びＲ２−２が全て同一の抵抗値Ｒを有し、寄生容量６２−１乃至６２−４が全て同一の容量値Ｃを有するとする。図２１（ｂ）に示す回路は、図２１（ｃ）に示す回路と等価である。この図２１（ｃ）に示す回路は、図１１に示す回路と実質的に同等であり、しかもＣ／２と小さな容量値になっている。この場合、容量値が小さいので、例えば図２２に示すような電圧波形が得られる。

図２２は、図２１（ｃ）の場合における電圧変動を説明するための電圧波形図である。図２２において、電圧波形１９０が昇圧電位の変動を示し、電圧波形１９１が分圧電位の変動を示す。

この場合、昇圧ノードと分圧ノードとの間の容量カップリングの容量値が小さいので、電圧波形１９０において負荷回路の電流消費により昇圧電位が急激に降下しても、電圧波形１９１に示すように分圧電位は十分には降下しない。その後、大きな抵抗値を有する拡散抵抗を流れる電流により、緩やかに分圧電圧が下降して、抵抗素子の分割比率で定まる電位に分圧電位が設定されることになる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は、以下の内容を含むものである。
（付記１）
半導体基板と、
該半導体基板に形成される１つ又は複数のウェルと、
該１つ又は複数のウェル内に形成される１つ又は複数の拡散層と、
配線層に形成される複数の配線と、
該１つ又は複数の拡散層と該複数の配線との直列接続により第１の電位と第２の電位との間を接続する構成において、該第１の電位と該第２の電位との間にある第３の電位に設定される配線に接続され、該第３の電位と基準電位とを比較する比較回路
を含み、該複数の配線のうちで該第１の電位に設定される第１の配線は、少なくとも該１つ又は複数のウェルのうちの第１のウェルと該１つ又は複数の拡散層のうちで該第１のウェルに形成される第１の拡散層とに接続されることを特徴とする半導体集積回路。
（付記２）
該１つ又は複数のウェルは該第１のウェルのみからなり、該１つ又は複数の拡散層は該第１の拡散層のみからなり、該第１の配線は該第１の拡散層の第１端に接続され、該複数の配線のうちで該第２の電位に設定される第２の配線は該第１の拡散層の第２端に接続され、該第３の電位に設定される該配線は該１端と該２端との間で該第１の拡散層に接続されることを特徴とする付記１記載の半導体集積回路。
（付記３）
該１つ又は複数のウェルは第２のウェルを含み、該複数の配線のうちで該第２の電位に設定される第２の配線は、該第２のウェルと該１つ又は複数の拡散層のうちで該第２のウェルに形成される第２の拡散層とに接続され、該第１の拡散層の伝導タイプと該第２の拡散層の伝導タイプとは異なることを特徴とする付記１記載の半導体集積回路。
（付記４）
該第３の電位に設定される該配線は該第１の拡散層と該第２の拡散層との間を接続する配線であることを特徴とする付記３記載の半導体集積回路。
（付記５）
該第２のウェルは該第１のウェルの内部に形成されることを特徴とする付記３記載の半導体集積回路。
（付記６）
該１つ又は複数のウェルは第２のウェルを含み、該１つ又は複数の拡散層は該第２のウェルに形成される第２の拡散層を含み、該第２のウェルは該第２の拡散層に接続されることなく該第１の配線に接続されることを特徴とする付記１記載の半導体集積回路。
（付記７）
該１つ又は複数のウェルは第２のウェルを含み、該１つ又は複数の拡散層は該第２のウェルに形成される第２の拡散層を含み、該第２のウェルは該第１の配線に接続されることなく該第２の拡散層に接続されることを特徴とする付記１記載の半導体集積回路。
（付記８）
該１つ又は複数のウェルは第２のウェルを含み、該１つ又は複数の拡散層は該第２のウェルに形成される第２の拡散層を含み、該第２のウェルは該第１の配線に第１のフューズを介して接続されるとともに、該第２の拡散層に第２のフューズを介して接続されることを特徴とする付記１記載の半導体集積回路。
（付記９）
該比較回路の出力に応じて該第１の電位を生成する電圧発生回路を更に含み、該電圧発生回路は、昇圧電位として該第１の電位を生成する昇圧発生回路又は負圧電位として該第１の電位を生成する負圧発生回路であることを特徴とする付記１記載の半導体集積回路。
（付記１０）
該第１の電位が検出対象電位で第２の電位に対し高電位であり、該１つまたは複数の拡散層をＰ型の拡散層と配線層で形成され、かつ、該第１のウェルがＮ型ウェルで構成されることを特徴とする付記１記載の半導体集積回路。
（付記１１）
該第１の電位が検出対象電位で第２の電位に対し低電位であり、該１つまたは複数の拡散層をＮ型の拡散層と配線層で形成され、かつ、該第１のウェルがＰ型ウェルで構成されることを特徴とする付記１記載の半導体集積回路。

昇圧発生回路及び負圧発生回路を含むＤＲＡＭの構成の一例を示す図である。電圧検出回路の回路構成の一例を示す図である。電圧検出回路の回路構成の一例を示す図である。ＰチャネルＭＯＳトランジスタで構成した容量素子の一例を示す図である。電圧検出回路を用いたＤＣ−ＤＣコンバータの構成の一例を示す図である。本発明による電圧検出回路の第１実施例の構成の一例を示す図である。抵抗素子並びに高周波補償寄生容量の構成の一例を示す図である。本発明による電圧検出回路の第２実施例の構成の一例を示す図である。抵抗素子並びに高周波補償寄生容量の構成の一例を示す図である。第１の実施例の場合における電圧変動を説明するための電圧波形図である。本発明による電圧検出回路の第３実施例の構成の一例を示す図である。抵抗素子並びに寄生容量の構成の一例を示す図である。本発明による電圧検出回路の第４実施例の構成の一例を示す図である。抵抗素子並びに寄生容量の構成の一例を示す図である。第３の実施例の場合における電圧変動を説明するための電圧波形図である。第４の実施例の場合における電圧変動を説明するための電圧波形図である。本発明による電圧検出回路の第５実施例の構成の一例を示す図である。抵抗素子並びに寄生容量の構成の一例を示す図である。抵抗素子並びに寄生容量の構成の一例を示す図である。寄生容量の選択的な接続の効果について説明するための図である。寄生容量の選択的な接続の効果について説明するための図である。図２１（ｃ）の場合における電圧変動を説明するための電圧波形図である。

符号の説明

１１内部電源発生器
１２メモリセルアレイ
１３メモリアクセス制御回路
２１電圧検出回路
２２電圧発生回路
２３昇圧発生回路
２４負圧発生回路
Ｒ１、Ｒ２抵抗素子
６０電圧検出回路
６１差動増幅器
６２高周波補償寄生容量
７１〜７３メタル配線
７４〜７６コンタクト
７７Ｐ型拡散層
７８Ｐ型基板
７９Ｎウェル
８０Ｎ−領域
８１コンタクト
Ｒ３、Ｒ４抵抗素子
８５電圧検出回路
８６差動増幅器
８７高周波補償寄生容量
９１〜９３メタル配線
９４〜９６コンタクト
９７Ｎ型拡散層
９８Ｐ型基板
９９Ｎウェル
１００Ｐウェル
１０１Ｐ−領域
１０２コンタクト
１０３コンタクト

Claims

半導体基板と、
該半導体基板に形成される１つ又は複数のウェルと、
該１つ又は複数のウェル内に形成される１つ又は複数の拡散層と、
配線層に形成される複数の配線と、
該１つ又は複数の拡散層と該複数の配線との直列接続により第１の電位と第２の電位との間を電気的に接続する構成において、該第１の電位と該第２の電位との間にある第３の電位に設定される配線に電気的に接続され、該第３の電位と基準電位とを比較する比較回路
を含み、該複数の配線のうちで該第１の電位に設定される第１の配線は、少なくとも該１つ又は複数のウェルのうちの第１のウェルと該１つ又は複数の拡散層のうちで該第１のウェルに形成される第１の拡散層とに電気的に接続され、前記第１のウェルが前記第２の電位の配線に電気的に接続されてなく、
該１つ又は複数のウェルは該第１のウェルのみからなり、該１つ又は複数の拡散層は該第１の拡散層のみからなり、該第１の配線は該第１の拡散層の第１端に電気的に接続され、該複数の配線のうちで該第２の電位に設定される第２の配線は該第１の拡散層の第２端に電気的に接続され、該第３の電位に設定される該配線は該１端と該２端との間で該第１の拡散層に電気的に接続されることを特徴とする半導体集積回路。
半導体基板と、
該半導体基板に形成される１つ又は複数のウェルと、
該１つ又は複数のウェル内に形成される１つ又は複数の拡散層と、
配線層に形成される複数の配線と、
該１つ又は複数の拡散層と該複数の配線との直列接続により第１の電位と第２の電位との間を電気的に接続する構成において、該第１の電位と該第２の電位との間にある第３の電位に設定される配線に電気的に接続され、該第３の電位と基準電位とを比較する比較回路
を含み、該複数の配線のうちで該第１の電位に設定される第１の配線は、少なくとも該１つ又は複数のウェルのうちの第１のウェルと該１つ又は複数の拡散層のうちで該第１のウェルに形成される第１の拡散層とに電気的に接続され、前記第１のウェルが前記第２の電位の配線に電気的に接続されてなく、
該１つ又は複数のウェルは第２のウェルを含み、該複数の配線のうちで該第２の電位に設定される第２の配線は、該第２のウェルと該１つ又は複数の拡散層のうちで該第２のウェルに形成される第２の拡散層とに電気的に接続され、該第１の拡散層の伝導タイプと該第２の拡散層の伝導タイプとは異なることを特徴とする半導体集積回路。
該第３の電位に設定される該配線は該第１の拡散層と該第２の拡散層との間を電気的に接続する配線であることを特徴とする請求項２記載の半導体集積回路。
該第２のウェルは該第１のウェルの内部に形成されることを特徴とする請求項２記載の半導体集積回路。
半導体基板と、
該半導体基板に形成される１つ又は複数のウェルと、
該１つ又は複数のウェル内に形成される１つ又は複数の拡散層と、
配線層に形成される複数の配線と、
該１つ又は複数の拡散層と該複数の配線との直列接続により第１の電位と第２の電位との間を電気的に接続する構成において、該第１の電位と該第２の電位との間にある第３の電位に設定される配線に電気的に接続され、該第３の電位と基準電位とを比較する比較回路
を含み、該複数の配線のうちで該第１の電位に設定される第１の配線は、少なくとも該１つ又は複数のウェルのうちの第１のウェルと該１つ又は複数の拡散層のうちで該第１のウェルに形成される第１の拡散層とに電気的に接続され、前記第１のウェルが前記第２の電位の配線に電気的に接続されてなく、
該１つ又は複数のウェルは第２のウェルを含み、該１つ又は複数の拡散層は該第２のウェルに形成される第２の拡散層を含み、該第２のウェルは該第２の拡散層に電気的に接続されることなく該第１の配線に電気的に接続されることを特徴とする半導体集積回路。
半導体基板と、
該半導体基板に形成される１つ又は複数のウェルと、
該１つ又は複数のウェル内に形成される１つ又は複数の拡散層と、
配線層に形成される複数の配線と、
該１つ又は複数の拡散層と該複数の配線との直列接続により第１の電位と第２の電位との間を電気的に接続する構成において、該第１の電位と該第２の電位との間にある第３の電位に設定される配線に電気的に接続され、該第３の電位と基準電位とを比較する比較回路
を含み、該複数の配線のうちで該第１の電位に設定される第１の配線は、少なくとも該１つ又は複数のウェルのうちの第１のウェルと該１つ又は複数の拡散層のうちで該第１のウェルに形成される第１の拡散層とに電気的に接続され、前記第１のウェルが前記第２の電位の配線に電気的に接続されてなく、
該１つ又は複数のウェルは第２のウェルを含み、該１つ又は複数の拡散層は該第２のウェルに形成される第２の拡散層を含み、該第２のウェルは該第１の配線に第１のフューズを介して電気的に接続されるとともに、該第２の拡散層に第２のフューズを介して電気的に接続されることを特徴とする半導体集積回路。