JPH036054A - 半導体電圧検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電圧検出回路の入力端子を半導体抵抗にて分
圧して検出判定する際の半導体電圧検出回路に関するも
のである。

（従来の技術） 第４図は従来の半導体電圧検出回路の等価回路図であり
、第５図は第４図の等価回路の内、分圧抵抗器のみを断
面溝造で示した図である。

これらの図において、符号１は電圧比較回路であって、
この電圧比較回路ｌにおける反転入力端子（−）には基
準電圧発生回路２が接続され、非反転入力端子（＋）に
は検出されるべき半導体電圧Ｖｉｎｏを分圧するための
半導体で構成された分圧抵抗器の半導体電圧印加側分圧
抵抗３と接地側分圧抵抗４とのそれぞれの一端側接続点
が共通接続されている。この一端側接続点での電圧を説
明の都合上、前記半導体電圧Ｖｉｎｏに対してこれの分
圧電圧Ｖｉｎと言うことにする。

半導体電圧印加側分圧抵抗３の他端側は半導体電圧Ｖｉ
ｎｏが印加される入力端子５に、接地側分圧抵抗４の他
端側は接地電位点にそれぞれ接続されており、電圧比較
回路■の出力は出力端子６に接続されている。半導体電
圧印加側分圧抵抗３と接地側分圧抵抗４とからなる分圧
抵抗器は第５図に示すように、Ｐ形半導体基板７を備え
、Ｎ形半導体層による絶縁島８の内部に各分圧抵抗３４
のそれぞれを構成するＰ形半導体抵抗９ａ、９ｂが形成
され、絶縁島８は電源電圧ＶｃｃによりＮ層を経てバイ
アスされている。一方のＰ形半導体抵抗９ａの一端側は
入力端子５に接続され、そのＰ形半導体抵抗９ａの他端
側と他方のＰ半導体抵抗９ｂの一端側とは共通に接続さ
れて電圧比較回路ｌの非反転入力端子（＋）に接続され
ているとともに、当該他方のＰ形半導体抵抗９１＋の他
端側は接地電位点に接続されている。

次に動作について説明する。

入力端子５に入力された半導体電圧Ｖｉｎｏは、分圧抵
抗３（Ｐ形半導体抵抗９ａ）、分圧抵抗４（Ｐ形半導体
抵抗９ｂ）によって分圧され、電圧比較回路１．の非反
転入力端子（＋）に分圧電圧Ｖｉｎとして与えられる。

ここで、半導体電圧印加側分圧抵抗３の抵抗値をＲ８、
接地側分圧抵抗４の抵抗値をＲ７とすると、電圧比較回
路ｌの非反転入力端子（＋）に対する分圧電圧Ｖｉｎは
、Ｖｉｎ＝（Ｒ＊−Ｖｉｎｏ）　／（Ｒ＋＋Ｒｔ）　−
■で与えられる。

電圧比較回路１は、反転入力端子（−）に接続された基
準電圧発生回路２の基準電圧Ｖｒｅｆ’と前記０式より
得られる分圧電圧Ｖｉｎとを比較し、出力端子６より、
所定の状態を出力電圧Ｖｏｕｔとして出力する。たとえ
ば、基準電圧Ｖｒｅｆ’に対し分圧電圧Ｖｉｎが小さい
場合には出力端子６からは第１出力状態としてのｒＬＪ
の出力電圧Ｖ。

ｕｔを出力し１１分圧電圧Ｖｔｎが基準電圧Ｖｒｅｒを
上回った場合には、第２出力状態としての「Ｈ」の出力
電圧ｖｏｕｔを出力する。これにより、入力端子５に印
加された半導体電圧が検出される。

ここで、絶縁島８は、Ｎ層を介して最高電位ＶＣＣにバ
イアスされていることにより、Ｐ形半導体基板７、およ
び各Ｐ形半導体抵抗９ａ　、９ｂにおけるそれらのＰＮ
接合部分に逆方向電圧が印加されている結果、Ｐ形半導
体基板７．各Ｐ形半導体抵抗９ａ　、９ｂに対し、その
ＰＮ接合での空乏層が伸びて絶縁状態となる。これによ
り、Ｐ形半導体基板７、各Ｐ形半導体抵抗９ａ　、９ｂ
に最高電位Ｖｃｃよりは大きな電圧は加わらないとする
と、Ｎ形半導体である絶縁島８へのもれ電流は生じなく
なる。

（発明が解決しようとする課題） 従来の半導体電圧検出回路は以上のように構成されてお
り、第５図にも示すように、通常最高電位Ｖｃｃに絶縁
島８はバイアスされているため、上記空乏層が伸びるの
であるが、第１．第２両Ｐ形半導体抵抗９ａ　、９ｂの
両端ではその長さ方向に電位差があるために、例えば第
５図のＰ形半導体抵抗９ａ部分の拡大図である第６図（
ａ）に示すように当該Ｐ形半導体抵抗９ａにおける高電
位側端９ａ　１（入力端子５側であって、そこでの電位
をＶｒで示す）と比べると低電位側端９ａ２（両Ｐ形半
導体抵抗９ａ　、９ｂの接続点側であって、そこでの電
位をＶｅ　ｎ　ｄで示す）での空乏層の伸びの方かハツ
チングで示すように大きくなる。

そうすると、第ｔｐ形半導体抵抗９ａ内部での抵抗値は
、縦軸に抵抗値Ｒを横軸に当該Ｐ形半導体抵抗９ａの抵
抗領域を示す第６図（ｂ）に示すように高電位側端９ａ
　Ｉよりも低電位側端９ａ２に行くにつれて大きくなる
結果、その抵抗値に実線のような勾配が生じてしまう。

このような勾配は、破線で示すように抵抗値が一定とな
る理想的な精度の良い分圧抵抗器を得ることができない
のであるが、その勾配は絶縁島８での最高電位Ｖｅｐｉ
の変動によって変化するので、この抵抗値の勾配を理想
状態にするにはこのことについても考慮することが必要
である。また、回路を低消費化する場合、必然的に比抵
抗の高い「高抵抗」が用いられるが、このように比抵抗
が高くなると、その不純物濃度が薄くなり、その結果、
上記の現象がより一層顕著に現れてくるという問題点も
あった。

本発明は上記問題点を解消するためになされたものであ
って、分圧抵抗を構成する半導体抵抗に対する逆バイア
ス電位が変動しても、それによる半導体抵抗の抵抗値変
動を最少限度に抑制できるようにすることにより、精度
高く半導体電圧を検出できる分圧電圧を得ることができ
るとともに、回路の低消費電流化に対しても、通常の半
導体抵抗よりも敏感な「高抵抗」を用いて精度高く分圧
ができ、−その結果として半導体電圧を精度高く検出で
きる半導体電圧検出回路を得ることを目的とする。

（課題を解決するための手段） 本発明に係る半導体電圧検出回路においては、電圧比較
回路と、この電圧比較回路の一方側入力端子に接続され
た分圧抵抗器と、同じくこの電圧比較回路の他方側入力
端子に接続された基準電圧発生回路とからなるとともに
、前記分圧抵抗器を、半導体電圧が印加される入力端子
と前記電圧比較回路の一方側入力端子との間に接続され
た半導体電圧印加側分圧抵抗と、その一方何入力端子と
接地側との間に接続された接地側分圧抵抗とで構成し、
かつ各分圧抵抗を半導体基板内で構成してなる半導体電
圧検出回路であって、前記各分圧抵抗のそれぞれを直列
接続された複数の分圧抵抗部で構成したうえで、各分圧
抵抗部をその半導体基板内において互いに絶縁島を介し
て独立形成し、その分圧抵抗部の高電位側端をそれぞれ
の対応する絶縁島の電位に固定したことを特徴としてい
る。

（作用） 半導体電圧印加側と接地側との各分圧抵抗器をそれぞれ
構成する各分圧抵抗部の高電位側端電位はそれに対応し
た絶縁島の電位に固定されているから、それに印加され
る電圧に対しては抵抗値変動は少なくて済み、その結果
として、抵抗値勾配が生じなくなる。したがって、この
分圧抵抗器は物理的に、抵抗の長さ比によって決まる抵
抗比の精度が高くなり、結果としてこの抵抗比に対し半
導体電圧を精度良く分圧することができる。

（実施例） 以下、本発明の一実施例を図面を参照して詳細に説明す
る。

第１図は本発明の実施例の半導体電圧検出回路の回路図
であり、第２図は第１図の電圧比較回路の非反転入力端
子に接続される電源側と接地側それぞれの各抵抗の断面
構造を示す図である。第１図および第２図において、従
来例に係る第４図および第５図と同一ないし相当する部
分には同一の符号を付している。

これらの図において、符号ｌは、電圧比較回路であって
、この電圧比較回路１におけるその反転入力端子（−）
には、基準電圧発生回路２が接続される一方、その非反
転入力端子（＋）には半導体電圧印加側分圧抵抗３と接
地側分圧抵抗４それぞれの一端側が接続されている。半
導体電圧印加側分圧抵抗３は第【分圧抵抗部ｌＯ１第２
分圧抵抗部１１．第３分圧抵抗部１２が直列に接続され
てなり、接地側分圧抵抗４は第４分圧抵抗部１３および
第５分圧抵抗部１４が直列に接続されてなる。各分圧抵
抗部１０〜１４はそれぞれ半導体基板内の絶縁島８１〜
８５内にＰ形半導体抵抗９１〜９５として互いに独立し
て形成されている。

電圧比較回路ｌは、上記各分圧抵抗部の抵抗値比により
半導体電圧Ｖｉｎｏを分圧してなる分圧電圧Ｖｉｎと基
準電圧Ｖｒ　ｅ　ｆとの大小を比較し、その比較結果を
出力電圧Ｖｏｕｔとして出力端子６に出力するようにな
っている。

上記各分圧抵抗部１０〜１４はそれぞれ第２図に示すよ
うにＰ形半導体抵抗９１〜９５で構成されて自己電位点
における高電位側端１５〜１９でそれぞれＮ層を介して
バイアスされている。第１分圧抵抗部１０の高電位側端
１５は絶縁島８と同じ半導体電圧Ｖｉｎｏが印加され、
第２分圧抵抗部１１の高電位側端１６は第１分圧抵抗部
１０の低電位側端と共通に接続され、第３分圧抵抗部１
２の高電位側端１７は第２分圧抵抗部１１の低電位側端
に共通に接続され、第４分圧抵抗部Ｉ３の高電位側端１
８は第３分圧抵抗部１２の低電位側端に共通に接続され
、第５分圧抵抗部１４の高電位側端１９は第４分圧抵抗
部１３の低電位側端に共通に接続され、第５分圧抵抗部
１４の低電位側端は接地されている。

次に動作について説明する。

入力端子５から入力された半導体電圧ＶＩｎＯは半導体
電圧印加側分圧抵抗３と接地側分圧抵抗４とにより分圧
されて分圧電圧Ｖｉｎとして電圧比較回路Ｉの非反転入
力端子（＋）に印加されるのであるが、ここで、半導体
電圧印加側分圧抵抗３と、接地側分圧抵抗４はそれぞれ
抵抗値がＲ１〜ＲＩ３の各分圧抵抗部１０〜１２と抵抗
値がＲ２１゜Ｒ２！の分圧抵抗部１３およびＩ４で構成
されているから、３つの分圧抵抗部１０〜１２の合計抵
抗値Ｒ１と２つの分圧抵抗部１３．１４の合計抵抗値Ｒ
１は次式〇、■で与えられる。

Ｒｒ　＝　Ｒ＋　＋　＋　ＲＩ、＋　Ｒｔ　ｓ　　　・
・・■Ｒ＊　＝　Ｒｔ　Ｉ＋　Ｒ！　ｔ　　　　　　・
・・■前記各式■■■より分圧電圧Ｖｉｎは次式■で与
えられる。

Ｖｉｎ＝ＸＩ／島　　　　　　　　　　　・・・■ただ
し、Ｌ＝　（Ｒｔ＋　＋　Ｒａｔ）　・Ｙｉｎ。

Ｌ＝（Ｒ１１＋ＲＩ！＋Ｒ１３）　＋（Ｒ＊＋十Ｒ’、
＊Ｊである。

式■で求められた分圧電圧Ｖｉｎが非反転入力端子（＋
）に、基準電圧発生回路（２）より得られた基Ｑ、電圧
Ｖｒ　ｅ　ｒが反転入力端子（−）にそれぞれ入力され
た電圧比較回路（１）はたとえば、分圧電圧Ｖｉ　ｎ　
＞基準電圧Ｖｒ　ｅ　ｒであるならば第２出力状態とし
てのｒＨＪ出力を出力端子６から出力電圧Ｖｏｕｔとし
て出力し、逆に分圧電圧Ｖｉｎく基準電圧Ｖｒ　ｅ　ｆ
ならば第１出力状態としてのｒＬＪ出力を出力端子６か
ら出力電圧Ｖｏ　ｕ　ｔとして出力する。

ここで、分圧抵抗部１０〜１４はそれぞれ絶縁島８１〜
８５それぞれの電位をＶｅ　ｐ　ｉ　、当該分圧抵抗部
ｌＯ〜１４それぞれの高電位側端電位をＶｒ、低電位側
端電位をＶ　ｅｎｄとし、かつＶｅｐｉ＝Ｖｒとすると
、これら各電位間には次式〇が成立する。

Ｖｅｐｉ＝Ｖｒ　　＞Ｖｅｎｄ　　　　　　−・・■そ
うすると、高電位側端電位Ｖｒを低電位側端電位Ｖ　ａ
ｎｄより大きくしていくと、縦軸を当該分圧抵抗内の抵
抗値Ｒ１横軸を高電位側端への印加電圧にとる第３図に
示すように、高電位側端電位Ｖｒが電位ｖ１になるまで
は、抵抗値Ｒが印加電圧に対してほとんど依存しない直
線領域にあり、それ以上の電圧に対しては非直線性領域
を示すようになる。

そして、第１図において半導体電圧印加側分圧抵抗抵抗
３．接地側分圧抵抗抵抗４により半導体電圧Ｖｉｎｏは
、それぞれの分圧抵抗の抵抗値Ｒ。

Ｒ１によりＲ，：Ｒ，に分圧されるが、それぞれの分圧
電圧Ｖｒ＋、Ｖｒｌは Ｖｒ＋　＝　Ｒ＋　・Ｖｉｎｏ／　（Ｒ＋　＋　ＲＪ　
　　−■Ｖｒｌ＝　Ｒ１・Ｖ’＋ｎｏ／　（Ｒ＋　＋　
Ｒｔ）　　　−■となる。

一般に Ｙｒ、＞Ｖ、　　またはＶｒ＊＞　Ｖ　＋　　−■であ
るため、それぞれの絶縁島８１〜８５の電位をｖｒ、、
Ｖｒ、でバイアスしているとすると、Ｒ工またはＲ８の
どちらかは、非直線領域内に設定されるため、所定の半
導体電圧Ｖｉｎを得ることができない。

したかって、本実施例に示すように半導体電圧印加側分
圧抵抗３については３つの分圧抵抗部ｌＯ〜１２での３
分割、接地側分圧抵抗４については分圧抵抗部１３．１
４での２分割にするとともに、それぞれの自己電位Ｖｒ
を絶縁島８１〜８５の電位Ｖｅｐｉに固定することによ
り、それぞれ、Ｖ　ｒ＜　Ｖ　＋　　　　　　　・・・
■が成り立つとすると、■、■の各式は精度良く成り立
つ。したがって、弐〇で与えられる、所定の分圧電圧Ｖ
ｉｎが得られる。これによって精度の良い半導体電圧Ｖ
ｉｎｏに対する分圧電圧Ｖｉｎが得られるので、精度高
く半導体電圧Ｖｉｎｏの電圧検出を行うことができるの
である。

（発明の効果） 以上のように、本発明によれば、半導体電圧に対して精
度良く分圧できるように直線領域で動作する半導体抵抗
により半導体電圧印加側分圧抵抗と接地側分圧抵抗とを
それぞれ複数の分圧抵抗部で分割構成したので、精度高
く半導体電圧を分圧することができ、その結果として、
精度高く半導体電圧を検出できるうえ、回路の低消費電
流化においても、「高抵抗」の直線領域を使用すること
により、微少電流下で精度良く半導体電圧を分圧し、精
度高く電圧検出できるものが得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体電圧検出回路の
回路図、第２図は第１図の半導体電圧の分圧抵抗の分圧
抵抗部の断面構造図、第３図は各分圧抵抗部の自己電位
によるバイアスによる抵抗値特性を示す図である。 第４図ないし第６図は従来例に係り、第４図は同従来例
の半導体電圧検出回路の回路図、第５図は第４図の半導
体電圧の分圧抵抗の断面構造図、第６図（ａ）は同従来
例の分圧抵抗の断面構造図、（ｂ）は抵抗領域内部の抵
抗分布図である。 ■・・・電圧比較回路、２・・・基準電圧発生回路、３
・・・半導体電圧印加側分圧抵抗、４・・・接地側分圧
抵抗、５・・・半導体電圧入力端子、６・・・出力端子
、７・・・Ｐ形半導体基板、８１〜８５・・・Ｎ形半導
体の絶縁島、１０，１１．１２・・・半導体電圧印加側
分圧抵抗を形成する第１．第２．第３分圧抵抗部、１３
゜１４・・・接地側分圧抵抗を形成する第４．第５分圧
抵抗部、９１〜９５・・・半導体抵抗（上記各分圧抵抗
部） なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）　電圧比較回路と、この電圧比較回路の一方側入
   力端子に接続された分圧抵抗器と、同じくこの電圧比較
   回路の他方側入力端子に接続された基準電圧発生回路と
   からなるとともに、前記分圧抵抗器を、半導体電圧が印
   加される入力端子と前記電圧比較回路の一方側入力端子
   との間に接続された半導体電圧印加側分圧抵抗と、その
   一方側入力端子と接地側との間に接続された接地側分圧
   抵抗とで構成し、かつ各分圧抵抗を半導体基板内で構成
   してなる半導体電圧検出回路であって、 前記各分圧抵抗のそれぞれを複数の直列接続された分圧
   抵抗部で構成したうえで、各分圧抵抗部をその半導体基
   板内において互いに絶縁島を介して独立形成し、その分
   圧抵抗部の高電位側端をそれぞれの対応する絶縁島の電
   位に固定したことを特徴とする半導体電圧検出回路。