JPH08213913A - 分離形成された電圧分配用の抵抗領域を有するディジタル/アナログ変換器 - Google Patents
分離形成された電圧分配用の抵抗領域を有するディジタル/アナログ変換器Info
- Publication number
- JPH08213913A JPH08213913A JP7276148A JP27614895A JPH08213913A JP H08213913 A JPH08213913 A JP H08213913A JP 7276148 A JP7276148 A JP 7276148A JP 27614895 A JP27614895 A JP 27614895A JP H08213913 A JPH08213913 A JP H08213913A
- Authority
- JP
- Japan
- Prior art keywords
- region
- resistance
- conductivity type
- digital
- analog converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
向上させる。 【構成】 本発明ディジタル/アナログ変換器は、それ
ぞれ分離された領域内に電圧分配用の抵抗を形成させ
る。
Description
換器に係り、特に直列に連結された電圧分配用抵抗の誤
差を減少させることにより、変換精度を向上させた、分
離形成された電圧分配用の抵抗領域を有するディジタル
/アナログ変換器に関する。
換精度は、はしご型抵抗の精度、入力電圧レベルの精度
等によってその特性が変わる。
るディジタル/アナログ変換器を説明する。図1は従来
の技術によるディジタル/アナログ変換器の一例を示す
もので、(a)は適用回路図、(b)はレイアウト図で
ある。まず、図1(a)に示すように、電源電圧端子V
CCと接地端子VSSとの間に直列に接続された複数個のは
しご型抵抗R/Nと、前記はしご型抵抗R/Nの間に交
互接続されたN個のトランスファゲート3と、前記電源
電圧端子VCCに接続され、ターンオン抵抗として使用さ
れる入力抵抗R/2Nと、そして前記接地端子VSSに接
続された出力抵抗R/2Nとから構成されている。
よるディジタル/アナログ変換器の半導体集積回路上の
構造を図1(b)のレイアウト図を参照して説明する。
P型半導体基板8に高濃度のp+又はn+型の不純物をイ
オン注入して電圧分配用の抵抗領域として形成した従来
のディジタル/アナログ変換器は、前記電圧分配用の抵
抗領域2、4、5と半導体基板との間に逆方向バイアス
が印加され、n個のトランスファゲート3によってそれ
ぞれの信号が出力され、図示しない周知の回路構成によ
り加算される。
数のウェル領域内に、電圧分配用の抵抗領域として使用
するために高濃度n+ 型不純物をイオン注入して、はし
ご型抵抗(R/N)4、入力抵抗(R/2N)2、及び
出力抵抗(R/2N)5をそれぞれ形成する。なお、前
記はしご型抵抗(R/N)4、入力抵抗(R/2N)
2、及び出力抵抗(R/2N)5を含む電圧分配用の抵
抗領域には、逆方向バイアスを印加するためのP層7が
P型半導体基板8のウェル領域内に抵抗領域に挟まれる
ように形成されている。なお、それぞれの電圧分配用抵
抗となるはしご型抵抗(R/N)4、入力抵抗(R/2
N)2、及び出力抵抗(R/2N)5は、電源電圧端子
VCCと接地端子VSSとの間に直列に連結されている。こ
の時、半導体基板8又はP型ウェル7には一定のバイア
ス電圧が印加される。
アナログ変換器の動作を説明する。電源電圧端子VCCと
接地端子VSSに一定の電圧が印加され、Nビットのディ
ジタルデータが入力されると、電源電圧端子VCCに接続
された入力抵抗(R/2N)2のコンタクトホールの周
囲にはVCC−VSSだけの逆方向バイアス電圧が印加さ
れ、逆方向の前記入力抵抗(R/2N)2内のコンタク
トホールの周囲には前記逆方向バイアス電圧VCC−VSS
より小さい(1/2N)×(VCC−VSS)だけの逆方向
バイアス電圧が印加される。以下のはしご型抵抗(R/
N)4には順次(1/2N)×(VCC−VSS)だけの逆
方向バイアス電圧が印加され、出力抵抗(R/2N)5
の接地端子VSSのコンタクトホールには0レベルのバイ
アス電圧が印加されることになる。
ィジタル/アナログ変換装置において、それぞれの電圧
分配用抵抗のコンタクトホールの周囲に印加されるバイ
アス電圧の差によって、電源電圧端子VCCに接続された
入力抵抗値より接地端子VSSに接続された出力抵抗値が
小さくなって、ディジタル信号のアナログ変換に際して
変換精度に重要な影響を及ぼすという問題点があった。
めのもので、その目的は電圧分配用抵抗の値を均一にし
て変換精度を向上させたディジタル/アナログ変換器を
提供することにある。
に、本発明のディジタル/アナログ変換器は、第1導電
型半導体基板上にそれぞれ分離されて形成されたN個の
第2導電型ウェル領域を有する。その第2導電型ウェル
領域の1番目のものに高濃度第1導電型の入力抵抗(R
/2N)領域を形成させ、2番目からN−1番目の第2
導電型ウェル領域に高濃度第1導電型のはしご型抵抗
(R/N)領域を形成させ、最後のN番目のものに高濃
度第1導電型の出力抵抗(R/2N)領域を形成させ
る。さらに、前記N個のそれぞれの第2導電型ウェル領
域内にはそれぞれの抵抗領域に逆方向バイアス電圧を印
加するために、前記抵抗領域と分離されて形成された高
濃度第2導電型領域を形成している。
離形成された電圧分配用の抵抗領域を有するディジタル
/アナログ変換器を添付図面を参照して詳細に説明す
る。図2は本発明による分離形成された電圧分配用の抵
抗領域を有するディジタル/アナログ変換器をの一実施
の形態を示すもので、(a)は適用回路図、(b)はレ
イアウト図である。図2(a)及び(b)によれば、本
発明のディジタル/アナログ変換器は、入力されるディ
ジタルデータによるそれぞれのアナログ電圧の分配が正
確になされるように電圧分配用の抵抗を互いに分離して
それぞれのウェル領域に形成したものである。以下半導
体集積回路上における適用回路図及びレイアウト図を参
照して説明する。
導電型半導体基板18上にそれぞれ分離形成されたN個
の第2導電型ウェル領域271−27nを形成する。その
第2導電型ウェル領域27の中の1番目のウェル領域2
71 に高濃度第1導電型不純物をイオン注入して入力抵
抗(R/2N)領域22を形成させ、2番目のウェル領
域272 からN−1番目のウェル領域27n-1 までには
同様に高濃度第1導電型不純物をイオン注入してN−2
個のはしご型抵抗(R/N)領域24を形成させ、N番
目のウェル27n 領域には高濃度第1導電型不純物をイ
オン注入して出力抵抗(R/2N)25を形成させる。
それぞれの第2導電型ウェル領域27内には、前記した
それぞれの抵抗領域22、24、25に逆方向バイアス
電圧を印加するために、前記の抵抗領域22、24、2
5にそれぞれ対応して高濃度第2導電型不純物をイオン
注入してN個の不純物拡散領域28(P+ 領域)を形成
させる。
端には第1コンタクトホールと第2コンタクトホールが
各々形成され、メタルラインによって隣り合う抵抗領域
と電気的に連結され、そのメタルラインには、最上位ビ
ットMSBと最下位ビットLSBの端子を含む各ビット
に該当するN個の端子がそれぞれ接続される。さらに、
入力抵抗(R/2N)領域22の第1コンタクトホール
へ電源電圧VCCが印加される。出力抵抗(R/2N)領
域25の第2コンタクトホールには接地電圧VSSが印加
される。そして、前記抵抗領域22、24、25にそれ
ぞれ対応して高濃度第2導電型不純物をイオン注入して
分離形成したN個の不純物拡散領域は、各抵抗領域2
2、24、25の第2コンタクトホールに接続される。
された電圧分配用の抵抗領域を有するディジタル/アナ
ログ変換器は、電源電圧VCCが印加されると、入力抵抗
(R/2N)領域22を含んで形成された1番目の第2
導電型ウェル領域271 の第1コンタクトホールの周囲
には(1/2N)×VCCだけの逆方向バイアス電圧が印
加され、最上位ビットMSBに該当するアナログ出力端
が接続された第2コンタクトホールの周囲にはゼロバイ
アス電圧が加わることになる。なお、2番目の第2導電
型ウェル領域272 の第1コンタクトホールの周囲には
(1/N)×VCCだけの逆方向バイアス電圧が加わり、
第2コンタクトホールの周囲にはゼロバイアス電圧が加
わることになる。
目の第2導電型ウェル領域271 の第1コンタクトホー
ルには(1/2N)×VCCだけの逆方向バイアス電圧が
印加され、第2コンタクトホールの周囲にはゼロバイア
ス電圧がそれぞれ印加される。なお、残りのN−1個の
第2導電型ウェル領域27の第1及び第2コンタクトホ
ールの周囲には(1/N)×VCCだけの逆方向バイアス
電圧とゼロバイアス電圧がそれぞれ均一に印加される。
2導電型ウェル領域27の第1及び第2コンタクトホー
ルの周囲に均一な逆方向バイアス電圧とゼロバイアス電
圧がそれぞれ印加されることになり、また、接地電圧V
SS端子と均一なパスが形成されることにより、入力され
たディジタルデータが最上位ビットから最下位ビットま
でレベル変化なしにトランスファゲート23を通じてア
ナログデータに均一に変換されて出力される。従って、
本発明は前記入力されたディジタルデータに対するアナ
ログデータの変換精度を向上させることができる。
配用の抵抗領域を有するディジタル/アナログ変換器
は、それぞれ分離形成されたウェル領域内に電圧分配用
の抵抗を形成して、それぞれの電圧分配用の抵抗とウェ
ルとの間に印加される逆方向バイアス電圧を同一にする
ことにより、変換精度を向上させることができる。本発
明の分離形成された電圧分配用の抵抗領域を有するディ
ジタル/アナログ変換器は、それぞれ分離形成されたウ
ェル領域内に不純物の濃度を調節して電圧分配用の抵抗
を形成し、変換精度をさらに向上させることができる。
本発明の技術的な思想から外れない範囲内で、本実施の
形態に限らず、多様な変形が可能であるのはいうまでも
ない。
器の一実施の形態を示すもので、(a)は適用回路図、
(b)はレイアウト図である。
抗領域を有するディジタル/アナログ変換器の一実施の
形態を示すもので、(a)は適用回路図、(b)はレイ
アウト図である。
Claims (5)
- 【請求項1】 第1導電型半導体基板上にそれぞれ分離
されて形成されたN個の第2導電型ウェル領域と、 前記第2導電型ウェル領域の一番目のウエル領域内に形
成された高濃度第1導電型の入力抵抗(R/2N)領域
と、 前記第2導電型ウェル領域の2番目からN−1番目のウ
ェル領域内にそれぞれ形成されたN−1個の高濃度第1
導電型のはしご型抵抗(R/N)領域と、 前記第2導電型ウェル領域のN番目のウエル領域に形成
された高濃度第1導電型の出力抵抗(R/2N)領域
と、 前記N個の第2導電型ウェル領域内に形成されたそれぞ
れの抵抗領域に逆方向バイアス電圧を印加するために、
前記抵抗領域と分離されてそれぞれの第2導電型ウェル
領域内に形成されたN個の高濃度第2導電型領域とを有
することを特徴とする分離形成された電圧分配用の抵抗
領域を有するディジタル/アナログ変換器。 - 【請求項2】 前記それぞれの抵抗領域の両端には第1
コンタクトホールと第2コンタクトホールがそれぞれ形
成され、メタルラインによって隣り合う抵抗領域に連結
され、 前記メタルラインに各ビットに該当するN個のアナログ
出力端がそれぞれ接続されることを特徴とする請求項1
記載の分離形成された電圧分配用の抵抗領域を有するデ
ィジタル/アナログ変換器。 - 【請求項3】 入力抵抗(R/2N)領域の第1コンタ
クトホールには電源電圧端子が形成されることを特徴と
する請求項1記載の分離形成された電圧分配用の抵抗領
域を有するディジタル/アナログ変換器。 - 【請求項4】 出力抵抗(R/2N)領域の第2コンタ
クトホールには接地電圧端子が形成されることを特徴と
する請求項1記載の分離形成された電圧分配用の抵抗領
域を有するディジタル/アナログ変換器。 - 【請求項5】 それぞれの第2導電型ウェル領域内の高
濃度第2導電型領域は、それぞれの高濃度第1導電型抵
抗領域の第2コンタクトホールに連結されることを特徴
とする請求項1記載の分離形成された電圧分配用の抵抗
領域を有するディジタル/アナログ変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR24984/1994 | 1994-09-30 | ||
KR1019940024984A KR0172818B1 (ko) | 1994-09-30 | 1994-09-30 | 디지탈/아나로그 변환장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08213913A true JPH08213913A (ja) | 1996-08-20 |
JP2829846B2 JP2829846B2 (ja) | 1998-12-02 |
Family
ID=19394100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7276148A Expired - Fee Related JP2829846B2 (ja) | 1994-09-30 | 1995-10-02 | 分離形成された電圧分配用の抵抗領域を有するディジタル/アナログ変換器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5691721A (ja) |
JP (1) | JP2829846B2 (ja) |
KR (1) | KR0172818B1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5781140A (en) * | 1996-04-18 | 1998-07-14 | Industrial Technology Research Institute | Two-segment ladder circuit and digital-to-analog converter |
US7774989B2 (en) * | 2008-07-01 | 2010-08-17 | Levi's Nail and Screws | Snow guard and method of attaching the same |
USD756213S1 (en) | 2014-10-27 | 2016-05-17 | Levi's Building Components, Llc | Clamp mounted snow guard |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63153853A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH036054A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体電圧検出回路 |
JPH03235423A (ja) * | 1990-02-09 | 1991-10-21 | Nec Corp | D/a変換装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61258533A (ja) * | 1985-05-13 | 1986-11-15 | Seiko Epson Corp | 振幅可変da変換集積回路 |
JPS63209225A (ja) * | 1987-02-25 | 1988-08-30 | Yokogawa Electric Corp | アナログ・デジタル変換器の集積回路 |
JPS63287114A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | Da変換回路 |
JP2937452B2 (ja) * | 1990-10-12 | 1999-08-23 | 日本電気株式会社 | ディジタル・アナログ変換器 |
TW332356B (en) * | 1994-10-21 | 1998-05-21 | At & T Corp | Integrated circuit having equivalent resistor string |
-
1994
- 1994-09-30 KR KR1019940024984A patent/KR0172818B1/ko not_active IP Right Cessation
-
1995
- 1995-09-29 US US08/536,961 patent/US5691721A/en not_active Expired - Lifetime
- 1995-10-02 JP JP7276148A patent/JP2829846B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63153853A (ja) * | 1986-12-17 | 1988-06-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH036054A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体電圧検出回路 |
JPH03235423A (ja) * | 1990-02-09 | 1991-10-21 | Nec Corp | D/a変換装置 |
Also Published As
Publication number | Publication date |
---|---|
US5691721A (en) | 1997-11-25 |
JP2829846B2 (ja) | 1998-12-02 |
KR0172818B1 (ko) | 1999-03-30 |
KR960012739A (ko) | 1996-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0066251B1 (en) | Digital to analog converter | |
EP0102609B1 (en) | Digital-analog converter | |
US7453136B2 (en) | Methods, systems, and apparatus for integrated circuit capacitors in capacitor arrays | |
EP0043897A2 (en) | Integrated digital-analog converter | |
US6346899B1 (en) | Analog current mode D/A converter using transconductors | |
CA1165463A (en) | Waveform generating apparatus | |
US5119095A (en) | D/a converter for minimizing nonlinear error | |
JPH0767086B2 (ja) | 二段高分解能ディジタル―アナログ変換器 | |
JPH08237128A (ja) | 抵抗の数が減じられたデジタル・アナログ変換器 | |
KR900004201B1 (ko) | 저항래더 회로망 | |
JP2576253B2 (ja) | D/a変換装置 | |
US4713649A (en) | Bias voltage compensated integrated circuit digital-to-analog converter | |
EP1050970A2 (en) | Digital-to-analog converter | |
EP0932256B1 (en) | Ladder type resistance circuit, and digital-analog converter and semiconductor device using the same | |
JP2944442B2 (ja) | ディジタルアナログ変換器 | |
US6317066B1 (en) | Layout arrangement of current sources in a current-mode digital-to-analog converter | |
US7369076B1 (en) | High precision DAC with thermometer coding | |
US5959343A (en) | Semiconductor device | |
JPS6356707B2 (ja) | ||
JP2829846B2 (ja) | 分離形成された電圧分配用の抵抗領域を有するディジタル/アナログ変換器 | |
JP3028420B2 (ja) | 半導体集積装置 | |
US5416482A (en) | Resistance ladder | |
JP2663845B2 (ja) | デジタル・アナログ変換器 | |
JP3206138B2 (ja) | 電流加算型d/a変換器 | |
JP2991117B2 (ja) | D/a変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080925 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080925 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090925 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100925 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110925 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110925 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120925 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120925 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130925 Year of fee payment: 15 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |