KR0172818B1 - 디지탈/아나로그 변환장치 - Google Patents

디지탈/아나로그 변환장치 Download PDF

Info

Publication number
KR0172818B1
KR0172818B1 KR1019940024984A KR19940024984A KR0172818B1 KR 0172818 B1 KR0172818 B1 KR 0172818B1 KR 1019940024984 A KR1019940024984 A KR 1019940024984A KR 19940024984 A KR19940024984 A KR 19940024984A KR 0172818 B1 KR0172818 B1 KR 0172818B1
Authority
KR
South Korea
Prior art keywords
region
resistance
conductive
well
digital
Prior art date
Application number
KR1019940024984A
Other languages
English (en)
Other versions
KR960012739A (ko
Inventor
김성수
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019940024984A priority Critical patent/KR0172818B1/ko
Priority to US08/536,961 priority patent/US5691721A/en
Priority to JP7276148A priority patent/JP2829846B2/ja
Publication of KR960012739A publication Critical patent/KR960012739A/ko
Application granted granted Critical
Publication of KR0172818B1 publication Critical patent/KR0172818B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 디지털/아나로그 변환장치에 관한 것으로 특히 전압분배용 저항을 개별적으로 형성된 웰(well)상에 형성하는 방법으로 변환정밀로(Conversion Accuracy)를 높인 디지털/아나로그 변환장치에 관한 것이다.
상기와 같은 본 발병의 디지털/아나로그 변환장치는 N비트의 분해능(resolution)을 갖는 디지털/아나로그 변환장치에 있어서, 제1도전형 반도체 기판에 각각 분리되어 형성된 N개의 제2도전형 웰 영역과, 상기 제2도전형 제1웰 영역에 형성된 상기 제2도전형 제1웰 영역에 형성된 고농도 제1도전형의 입력저항()영역과, 상기 제2도전형 제2웰 영역에서 제N-1웰 영역내에 각각 형성된 N-2개의 고농도 제1도전형의 래더저항()영역과, 상기 제2도전형 제N웰 영역에 형성된 고농도 제1도전형의 출력저항(

Description

디지털/아나로그 변환장치
제1도 (a)는 종래의 디지털/아나로그 변환장치의 회로도.
(b)는 종래의 디지털/아나로그 변환장치의 레이아웃도.
제2도 (a)는 본 발명의 디지털/아나로그 변환장치의 회로도.
(b)는 본 발명의 디지털/아나로그 변환장치의 레이아웃도.
* 도면의 주요부분에 대한 부호의 설명
21 : 전원전압단자 22 : 입력저항()
23 : 전송게이트 24 : 래더저항()
25 : 출력저항() 26 : 접지단자
27 : P형 웰 28 : P+층
본 발명은 디지털/아나로그 변환장치에 관한 것으로 특히, 전압분배용 저항을 개별적으로 형성된 웰(well)상에 형성하는 방법으로 변환정밀로(Conversion Accuracy)를 높인 디지털/아나로그 변환장치에 관한 것이다.
일반적으로 변환정밀로(Conversion Accuracy)는 입력과 귀환저항의 정밀도, 입력전압 레벨의 정밀도 등에 의해 그 특성이 달라진다.
이하, 첨부된 도면을 참고하여 종래의 디지털/아나로그 변환장치를 설명하면 다음과 같다.
제1도 (a)는 종래의 디지털/아나로그 변환장치의 회로도이고, (b)는 종래의 디지털/아나로그 변환장치의 레이아웃도이다.
먼저, 제1도 (a)에서와 같이, 전원전압단자(Vcc)(1)와 접지단자(Vss)(6)의 양단 사이에 사다리형태로 반복적으로 형성된 래더저항()(4)과 입력되는 N비트의 디지털 데이터에 의해 출력을 결정하는 N개의 전송게이트(3)와, 전압단자(Vcc)(1)에 인가되는 전압의 턴온 저항으로 사용되는 입력저항()(2)과 접지단자(Vss)(6)에 접속되는 출력저항()(5)으로 구성된다.
상기와 같이 구성된 종래의 디지털/아나로그 변환장치의 반도체상의 구조를 제1도 (b)를 참고하여 설명하면 다음과 같다.
반도체 기판에 고농도의 불순물 이온주입을 실시하여 디지털/아나로그 변환회로의 전압분배용 저항으로 사용하는 종래의 디지털/아나로그 변환회로에 있어서는 전압분배용 저항영역과 기판사이에 역방향 바이어스가 인가된다.
즉, 반도체 기판상에 형성된 P형 웰(8) 영역내에 전압분배용 저항영역으로 사용하기 위해 고농도 n+형 불순물 이온주입을 실시하여 래더저항()(4)과 입력저항()(2), 출력저항()(5)이 형성되고, 상기의 래더저항()(4), 입력저항(), 출력저항()(5)등의 전압분배용 저항영역에 역방향 바이어스를 인가하기 위한 P+층(7)이 P형 웰(8) 영역내의 각각의 전압분배용 저항영역에 대응하여 형성된다.
각각의 전압분배용 저항(래더저항()(4), 입력저항)()(2), 출력저항()(5)은 전원전압단자(Vcc)(1)에서 접지단자(Vss)(6)로 직렬로 연결되어 있다.
이때, 반도체 기관 또는 P형 웰(8)은 일정한 바이어스가 인가되어 있다.
상기와 같은 구조를 갖는 종래의 디지털/아나로그 변환장치의 동작을 설명하면 다음과 같다.
전원전압단자(Vcc)(1)와 접지단자(Vss)(6)의 양단에 일정폭을 갖는 전압이 인가되고 N비트의 디지털 데이터가 입력되면 전원전압단자(Vcc)(1)에 접속된 입력저항()(2)의 전원전압단자(Vcc)(1) 방향의 콘택홀(Contact Hole) 주위에는 Vcc-Vss만큼의 역방향 바이어스가 가해지고 반대방향의 입력저항()(2)내의 콘택홀(Contact Hole) 주위에는 전원전압단자(Vcc)(1) 방향의 콘택홀(Contact Hole) 주위의 바이어스 보다는×Vcc가 작은 역방향 바이어스가 걸리게 된다.
이하의 래더저항()(4)들에는 순차적으로×Vcc씩 작은 역방향 바이어스가 인가되고, 출력저항(5)의 접지단자 (Vcc)(6)의 방향의 콘택홀에는 0(zero) 바이어스가 인가되게 된다.
그러나 상기와 같은 종래의 아나로그/디지털 변환장에에 있어서는 각각의 전압분배용 저항콘택홀 주위에 인가되는 바이어스의 차이로 인해 전원전압단자(Vcc)(1) 방향의 저항이 접지단자(Vss)(6) 방향의 저항보다 커지게 되어 변환정밀도(Conversion Accuracy)에 중요한 영향을 미치는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로써, 전압분배용 저항값을 균일하게하여 정밀도가 향상된 디지털/아나로그 변환장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 디지털/아나로그 변환장치는 제1도전형 반도체 기판에 각각 분리되어 형성된 N개의 제2도전형 웰 영역과, 상기 제2도전형 제1영역에 형성된 고농도 제1도전형의 입력저항()영역과, 상기 제2도전형 제2 웰 영역에서 제 N-1 웰 영역내에 각각 형성된 N-2개의 고농도 제1도전형의 래더저항()영역과, 상기 제2도전형 제N 웰 영역에 고농도 제1도전형의 출력저항()영역과, 상기 N개의 제2도전형 웰 영역내에 형성된 각각의 저항영역에 역방향 바이어스를 인가하기 위하여 상기의 저항영역과 분리되어 각각의 제2도전형 웰 영역내에 형성된 N개의 고농도 제2도전형 영역을 포함하여 구성되는 것을 특징으로 한다.
상기와 같은 본 발명의 디지털/아나로그 변환장치를 첨부된 도면을 참고하여 상세히 설명하면 다음과 같다.
제2도 (a)는 본 발명의 디지털/아나로그 변환장치의 회로도이고, 제2도 (b)는 본 발명의 디지털/아나로그 변환장치의 레이아웃도이다.
입력되는 디지털 데이터에 의한 아나로그 전압의 분배가 정확해지도록 전압분배용 저항을 서로 분리되어 있는 각각의 웰에 형성한 것으로, 반도체 상에서의 본 발명의 디지털/아나로그 변환장치는 다음과 같다.
제1도전형 반도체 기판에 각각 분리형성된 N개의 제2도전형 웰 영역(27)과, 상기 N개의 제2도전형 웰 영역(27) 중에서 첫 번째 웰 영역에 고농도 제1도전형 불순물 이온주입으로 형성된 입력저항()영역(22)과 두 번째 웰 영역부터 N-1 웰 영역까지 고농도 제1도전형 불순물 이온주입으로 형성된 N-2개의 래더저항()영역(24)과, N번째의 웰 영역에 고농도 제1도전형 불순물 이온주입으로 형성된 출력저항() 영역(25)과, 상기 N개의 제2도전형 웰 영역(27)내에 형성된 각각의 저항영역(22)(24)(25)에 역방향 바이어스를 인가하기 위하여 상기의 저항영역(22)(24)(25)과 각각 대항하여 고농도 제2도전형 불순물 이온주입으로 분리형성된 N개의 불순물 확산영역(28)(본 발명이 실시예에서는 P+층)으로 구성된다.
이때, 각각의 저항영역(22)(24)(25) 양단에는 제1콘택홀과 제2콘택홀이 각각 형성되어 메탈라인에 의해 이웃하는 저항영역과 직렬로 연결되고, 상기의 메탈라인에 각 비트에 해당하는 N개의 아나로그 출력단이 각각 접속되고, 입력저항()영역(22)의 제1콘택홀에는 전원전압(Vcc)이 인가된다.
여기서 출력저항()영역(25)의 제2콘택홀에는 접지전압(Vss)이 인가된다.
그리고 상기의 저항영역(22)(24)(25)과 각각 대응하여 고농도 제2도전형 불순물 이온주입으로 분리형성된 N개의 불순물 확산영역은 각 저항영역(22)(24)(25)의 제2콘택홀에 연결 접속된다.
상기와 같이 구성된 본 발명의 디지털/아나로그 변환장치는 전원전압(Vcc)이 인가되면 입력저항()영역(22)을 포함하여 형성된 첫 번째 제2도전형 웰 영역(27)의 제1콘택홀 주위에는×Vcc만큼의 역방향 바이어스가 인가되고, 최상위 비트에 해당하는 아나로그 출력단이 접속되어 있는 제2콘택홀 주위에는 제로 바이어스가 걸리게 되고, 두변째 제2도전형 웰 영역(27)의 제1콘택홀 주위에는×Vcc 만큼의 역방향 바이어스가 인가되고 제2콘택홀 주위에는 제로 바이어스가 걸리게 된다.
즉, 전원전압(Vcc) 단자에 연결된 첫번째 제2도전형 웰 영역(27)의 제1콘택홀, 제2콘택홀 주위에는 각각×Vcc만큼의 역방향 바이어스와, 제로 바이어스가 각각 걸리고 나머지의 N-1개의 제2도전형 웰 영역(27)의 제1, 2콘택홀 주위에는×Vcc만큼의 역방향 바이어스와 제로 바이어스가 각각 균일하게 인가된다.
상기와 같은 본 발명의 디지털/아나로그 변환장치는 디지털/아나로그 변환장치의 전압분배용 저항을 각각 분리형성된 웰 영역내에 형성하여 각각의 전압분배용 저항과 각각의 웰 사이에 인가되는 역방향 바이어스가 동일하기 때문에 정확한 전압분배가 이루어져 변환정밀도(Conversion Accuracy)를 향상시키는 효과가 있다.

Claims (5)

  1. N비트의 분해능(resolution)을 갖는 디지털/아나로그 변환장치에 있어서, 제1도전형 반도체 기판에 각각 분리되어 형성된 N개의 제2도전형 웰 영역과, 상기 제2도전형 제1 웰 영역에 형성된 고농도 제1도전형의 입력저항()영역과, 상기 제2도전형 제2 웰 영역에서 제N-1 웰 영역내에 각각 형성된 N-2개의 고통도 제1도전형의 래더저항()영역과, 상기 제2도전형 제N 웰 영역에 형성된 고농도 제1도전형의 출력저항()영역과, 상기 N개의 제2도전형 웰 영역내에 형성된 각각의 저항영역에 역방향 바이어스를 인가하기 위하여 상기의 저항영역과 분리되어 각각의 제2도전형 웰 영역내에 형성된 N개의 고농도 제2도전형 영역을 포함하여 구성되는 것을 특징으로 하는 디지털/아나로그 변환장치.
  2. 제1항에 있어서, 각각의 저항영역 양단에는 제1콘택홀과 제2콘택홀이 각각 형성되어 메탈라인에 의해 이웃하는 저항영역과 직렬로 연결되고, 상기의 메탈라인에 각 비트에 해당하는 N개의 아나로그 출력단이 각각 접속되는 것을 특징으로 하는 디지털/아나로그 변환장치.
  3. 제1항에 있어서, 입력저항()영역의 제1콘택홀에는 전원전압이 인가되는 것을 특징으로 하는 디지털/아나로그 변환장치.
  4. 제1항에 있어서, 출력저항()영역의 제2콘택홀에는 접지전압이 인가되는 것을 특징으로 하는 디지털/아나로그 변환장치.
  5. 제1항에 있어서, 각각의 제2도전형 웰 영역내의 N개의 고농도 제2도전형 영역은 동일 제2도전형 웰 영역내에 형성된 각각의 고농도 제1도전형 저항영역의 제2콘택홀과 접속되는 것을 특징으로 하는 디지털/아나로그 변환장치.
KR1019940024984A 1994-09-30 1994-09-30 디지탈/아나로그 변환장치 KR0172818B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940024984A KR0172818B1 (ko) 1994-09-30 1994-09-30 디지탈/아나로그 변환장치
US08/536,961 US5691721A (en) 1994-09-30 1995-09-29 Digital/analog converter having separately formed voltage dividing resistance regions
JP7276148A JP2829846B2 (ja) 1994-09-30 1995-10-02 分離形成された電圧分配用の抵抗領域を有するディジタル／アナログ変換器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940024984A KR0172818B1 (ko) 1994-09-30 1994-09-30 디지탈/아나로그 변환장치

Publications (2)

Publication Number Publication Date
KR960012739A KR960012739A (ko) 1996-04-20
KR0172818B1 true KR0172818B1 (ko) 1999-03-30

Family

ID=19394100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940024984A KR0172818B1 (ko) 1994-09-30 1994-09-30 디지탈/아나로그 변환장치

Country Status (3)

Country Link
US (1) US5691721A (ko)
JP (1) JP2829846B2 (ko)
KR (1) KR0172818B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781140A (en) * 1996-04-18 1998-07-14 Industrial Technology Research Institute Two-segment ladder circuit and digital-to-analog converter
US7774989B2 (en) * 2008-07-01 2010-08-17 Levi's Nail and Screws Snow guard and method of attaching the same
USD756213S1 (en) 2014-10-27 2016-05-17 Levi's Building Components, Llc Clamp mounted snow guard

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61258533A (ja) * 1985-05-13 1986-11-15 Seiko Epson Corp 振幅可変ｄａ変換集積回路
JPS63153853A (ja) * 1986-12-17 1988-06-27 Mitsubishi Electric Corp 半導体集積回路装置
JPS63209225A (ja) * 1987-02-25 1988-08-30 Yokogawa Electric Corp アナログ・デジタル変換器の集積回路
JPS63287114A (ja) * 1987-05-19 1988-11-24 Sanyo Electric Co Ltd Ｄａ変換回路
JPH036054A (ja) * 1989-06-01 1991-01-11 Mitsubishi Electric Corp 半導体電圧検出回路
JP2576253B2 (ja) * 1990-02-09 1997-01-29 日本電気株式会社 Ｄ／ａ変換装置
JP2937452B2 (ja) * 1990-10-12 1999-08-23 日本電気株式会社 ディジタル・アナログ変換器
TW332356B (en) * 1994-10-21 1998-05-21 At & T Corp Integrated circuit having equivalent resistor string

Also Published As

Publication number Publication date
KR960012739A (ko) 1996-04-20
US5691721A (en) 1997-11-25
JPH08213913A (ja) 1996-08-20
JP2829846B2 (ja) 1998-12-02

Similar Documents

Publication Publication Date Title
Nakamura et al. A 10-b 70-ms/s cmos d/a converter
Lakshmikumar et al. Characterisation and modeling of mismatch in MOS transistors for precision analog design
DE69832954T2 (de) Temperaturmessschaltung
EP0348998B1 (en) Semiconductor integrated circuit including differential transistor circuit having a pair of FETs
EP0113216B1 (en) Digital analog converter
US3567965A (en) Temperature compensated zener diode
US6225796B1 (en) Zero temperature coefficient bandgap reference circuit and method
US3890610A (en) High-precision digital-to-analog converters
JPS6239446B2 (ko)
US4870472A (en) Method for resistor trimming by metal migration
KR0172818B1 (ko) 디지탈/아나로그 변환장치
JP2944442B2 (ja) ディジタルアナログ変換器
CA1122721A (en) Linear semiconductor resistor
US4097844A (en) Output circuit for a digital correlator
US4001612A (en) Linear resistance element for lsi circuitry
GB2139441A (en) Circuit and method for reducing non-linearity in analog output current due to waste current switching
EP0054471B1 (en) Semiconductor resistor element
JPH0324070B2 (ko)
US4766476A (en) C-MOS technology base cell
US4104575A (en) Constant current semiconductor circuit arrangement
JP3028420B2 (ja) 半導体集積装置
Shahsavari et al. A highly linear 8-Bit M–2M digital-to-analog converter for neurostimulators
US6621146B1 (en) Method and apparatus for the use of embedded resistance to linearize and improve the matching properties of transistors
JP2819787B2 (ja) 定電流源回路
Santander et al. Accurate extraction of contact resistivity on Kelvin D-resistor structures using universal curves from simulation

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 16

EXPY Expiration of term