JP2991117B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JP2991117B2 JP2991117B2 JP8175626A JP17562696A JP2991117B2 JP 2991117 B2 JP2991117 B2 JP 2991117B2 JP 8175626 A JP8175626 A JP 8175626A JP 17562696 A JP17562696 A JP 17562696A JP 2991117 B2 JP2991117 B2 JP 2991117B2
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Description
【０００１】
【発明の属する技術分野】本発明は、デジタル・アナロ
グ変換器（「Ｄ／Ａ変換器」という）に関し、特に抵抗
ストリング方式のＤ／Ａ変換器に関する。
グ変換器（「Ｄ／Ａ変換器」という）に関し、特に抵抗
ストリング方式のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】この種の従来の抵抗ストリング型のＤ／
Ａ変換器の構成を図５に示す。図５に示すように、直列
接続された複数の抵抗Ｒ１〜Ｒｎからなる抵抗ストリン
グの両端は基準電圧Ｖｒｅｆと接地電位ＧＮＤとが接続
され、両端の接地電位、基準電位及び各抵抗の接続点の
各端子（タップ）１０がスイッチ回路１１に入力され、
ラッチされた複数ビット（入力デジタル信号）をデコー
ドしてスイッチ回路１１のオン・オフを制御する制御回
路１２からのスイッチの切り替えにより、各端子電圧の
一つを選択し、スイッチ回路１１からアナログ出力電圧
が出力ＯＵＴとして取り出される。
Ａ変換器の構成を図５に示す。図５に示すように、直列
接続された複数の抵抗Ｒ１〜Ｒｎからなる抵抗ストリン
グの両端は基準電圧Ｖｒｅｆと接地電位ＧＮＤとが接続
され、両端の接地電位、基準電位及び各抵抗の接続点の
各端子（タップ）１０がスイッチ回路１１に入力され、
ラッチされた複数ビット（入力デジタル信号）をデコー
ドしてスイッチ回路１１のオン・オフを制御する制御回
路１２からのスイッチの切り替えにより、各端子電圧の
一つを選択し、スイッチ回路１１からアナログ出力電圧
が出力ＯＵＴとして取り出される。
【０００３】また、図６（Ａ）に、その抵抗ストリング
のレイアウトの一例を示す。このレイアウトでは、比抵
抗の位置依存性（ここでは「ρｓ」とする）が、図６
（Ｂ）に示すような直線的な傾きをもつ場合（横軸は位
置Ｘ、縦軸は比抵抗ρｓ）、Ｄ／Ａ変換器の出力の理想
直線からのずれ（「誤差」又は「エラー」ともいう）
は、この影響を受けて、図６（Ｃ）に示すようなものと
なる。図６（Ｃ）において、ここで横軸は、Ｄ／Ａのデ
ジタル入力値（ｎビット入力、符号は０〜２n-1）であ
り、縦軸はＤ／Ａ出力の理想直線からのずれ（エラー）
を示している。
のレイアウトの一例を示す。このレイアウトでは、比抵
抗の位置依存性（ここでは「ρｓ」とする）が、図６
（Ｂ）に示すような直線的な傾きをもつ場合（横軸は位
置Ｘ、縦軸は比抵抗ρｓ）、Ｄ／Ａ変換器の出力の理想
直線からのずれ（「誤差」又は「エラー」ともいう）
は、この影響を受けて、図６（Ｃ）に示すようなものと
なる。図６（Ｃ）において、ここで横軸は、Ｄ／Ａのデ
ジタル入力値（ｎビット入力、符号は０〜２n-1）であ
り、縦軸はＤ／Ａ出力の理想直線からのずれ（エラー）
を示している。
【０００４】一方、この比抵抗ρｓの傾斜に対して、影
響を受けないようにした配置方法としては、例えば特開
昭５８−１９８９２２号公報には、仮想的に２分した抵
抗ストリングを半導体表面の直交軸の両方向にそれぞれ
均衡して配置するように形成したＤ／Ａ変換回路が提案
されている。
響を受けないようにした配置方法としては、例えば特開
昭５８−１９８９２２号公報には、仮想的に２分した抵
抗ストリングを半導体表面の直交軸の両方向にそれぞれ
均衡して配置するように形成したＤ／Ａ変換回路が提案
されている。
【０００５】図７に、上記公報に提案されるＤ／Ａ変換
器の回路構成の一例を示す。図７を参照して、抵抗スト
リング１及び半導体スイッチ回路網２が一体に形成され
た回路であり、各抵抗の端子にＭＩＳＦＥＴＳ１、Ｓ
２、…、Ｓｎが接続されている。１４は４ビットレジス
タでこのレジスタ１４の出力は、Ｙデコーダ１２、Ｘデ
コーダ１３に入力され、各デコーダ出力により各行のス
イッチのゲートを結ぶライン及び各列のスイッチのドレ
インを結ぶラインのうち、それぞれ一本のラインがハイ
レベルとされ、ハイレベルとなったラインの交点のスイ
ッチがオンされて対応する端子電圧がアナログ端子出力
１５に出力される。図８にその抵抗ストリングの配置形
状を模式的に示す。抵抗ストリングの高電位側と低電位
側が抵抗体形成領域内で一方に偏ることなく均衡して配
置されている。
器の回路構成の一例を示す。図７を参照して、抵抗スト
リング１及び半導体スイッチ回路網２が一体に形成され
た回路であり、各抵抗の端子にＭＩＳＦＥＴＳ１、Ｓ
２、…、Ｓｎが接続されている。１４は４ビットレジス
タでこのレジスタ１４の出力は、Ｙデコーダ１２、Ｘデ
コーダ１３に入力され、各デコーダ出力により各行のス
イッチのゲートを結ぶライン及び各列のスイッチのドレ
インを結ぶラインのうち、それぞれ一本のラインがハイ
レベルとされ、ハイレベルとなったラインの交点のスイ
ッチがオンされて対応する端子電圧がアナログ端子出力
１５に出力される。図８にその抵抗ストリングの配置形
状を模式的に示す。抵抗ストリングの高電位側と低電位
側が抵抗体形成領域内で一方に偏ることなく均衡して配
置されている。
【０００６】この方法では、比抵抗ρｓが一次的な変化
である場合（即ち、一般的には、ρｓ＝Ａｘ＋Ｂ、但
し、Ａ、Ｂは定数と表せられる場合）、図８の、抵抗Ｒ
１とＲ２、Ｒ３とＲ４において、ρｓの平均（ρ￣）か
らの増減がキャンセル（相殺）されることから、Ｄ／Ａ
の出力誤差は、図９（Ｂ）に示すようなものとになり、
図６に示した一般的な配置に比べて、その誤差は半分に
なる。
である場合（即ち、一般的には、ρｓ＝Ａｘ＋Ｂ、但
し、Ａ、Ｂは定数と表せられる場合）、図８の、抵抗Ｒ
１とＲ２、Ｒ３とＲ４において、ρｓの平均（ρ￣）か
らの増減がキャンセル（相殺）されることから、Ｄ／Ａ
の出力誤差は、図９（Ｂ）に示すようなものとになり、
図６に示した一般的な配置に比べて、その誤差は半分に
なる。
【０００７】
【発明が解決しようとする課題】しかしながら、比抵抗
ρｓが直交軸に対称な場合、即ち、位置の２次関数的な
場合（すなわち、一般的には、ρｘ=Ａｘ2＋Ｂｘ＋Ｃ、
但し、Ａ、Ｂ、Ｃは定数）、図９（Ｃ）及び図９（Ｄ）
に示すように、上位側Ｒ１、Ｒ２と、下位側Ｒ３、Ｒ４
でキャンセルできないため、誤差はρｓの影響を受けて
しまう。
ρｓが直交軸に対称な場合、即ち、位置の２次関数的な
場合（すなわち、一般的には、ρｘ=Ａｘ2＋Ｂｘ＋Ｃ、
但し、Ａ、Ｂ、Ｃは定数）、図９（Ｃ）及び図９（Ｄ）
に示すように、上位側Ｒ１、Ｒ２と、下位側Ｒ３、Ｒ４
でキャンセルできないため、誤差はρｓの影響を受けて
しまう。
【０００８】このように、従来の抵抗ストリング方式の
Ｄ／Ａ変換器のレイアウトでは、比抵抗ρｓの線形的な
ばらつき（１次）に対してはキャンセルできるが、ｘ、
ｙ方向に対称な配置とされているため、対称な高次の比
抵抗ρｓばらつきに対してはキャンセルできない、とい
う問題点があった。
Ｄ／Ａ変換器のレイアウトでは、比抵抗ρｓの線形的な
ばらつき（１次）に対してはキャンセルできるが、ｘ、
ｙ方向に対称な配置とされているため、対称な高次の比
抵抗ρｓばらつきに対してはキャンセルできない、とい
う問題点があった。
【０００９】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、製造時に生じる比抵抗
ρｓのばらつきに対して線形誤差に対する影響が少ない
抵抗ストリングを実現した配置を有するＤ／Ａ変換器を
提供することにある。
れたものであって、その目的は、製造時に生じる比抵抗
ρｓのばらつきに対して線形誤差に対する影響が少ない
抵抗ストリングを実現した配置を有するＤ／Ａ変換器を
提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＤ／Ａ変換器は、 基準電圧を分圧す
る抵抗ストリングと、各抵抗端の電圧を取り出すための
半導体スイッチ回路と、前記半導体スイッチ回路を制御
する制御回路と、を有するＤ／Ａ変換器において、前記
抵抗ストリングが、直列接続された複数の抵抗体を折り
返し接続して配置されてなる２つの抵抗ストリングより
なり、前記２つの抵抗ストリングのうち上位側にあたる
抵抗ストリングと下位側にあたる抵抗ストリングとが、
電流の流れる方向が同一方向となるように接続配置さ
れ、且つ、前記上位側にあたる抵抗ストリングの抵抗体
と前記下位側にあたる抵抗ストリングの抵抗体とが、互
いにピッチを半分ずらした位置に、交互に配置されるこ
とを特徴とする。
め、本発明に係るＤ／Ａ変換器は、 基準電圧を分圧す
る抵抗ストリングと、各抵抗端の電圧を取り出すための
半導体スイッチ回路と、前記半導体スイッチ回路を制御
する制御回路と、を有するＤ／Ａ変換器において、前記
抵抗ストリングが、直列接続された複数の抵抗体を折り
返し接続して配置されてなる２つの抵抗ストリングより
なり、前記２つの抵抗ストリングのうち上位側にあたる
抵抗ストリングと下位側にあたる抵抗ストリングとが、
電流の流れる方向が同一方向となるように接続配置さ
れ、且つ、前記上位側にあたる抵抗ストリングの抵抗体
と前記下位側にあたる抵抗ストリングの抵抗体とが、互
いにピッチを半分ずらした位置に、交互に配置されるこ
とを特徴とする。
【００１１】本発明に係る抵抗ストリングは、半導体表
面に配置されてなる抵抗ストリングが、複数の抵抗体を
折り返し接続して配置されてなる２つの抵抗ストリング
よりなり、前記２つの抵抗ストリングのうち上位側にあ
たる抵抗ストリングと下位側にあたる抵抗ストリングと
が、電流の流れる方向が同一方向となるように接続配置
され、且つ、前記上位側にあたる抵抗ストリングの抵抗
体と前記下位側にあたる抵抗ストリングの抵抗体とが、
互いにピッチを半分ずらした位置に、交互に配置され
る。
面に配置されてなる抵抗ストリングが、複数の抵抗体を
折り返し接続して配置されてなる２つの抵抗ストリング
よりなり、前記２つの抵抗ストリングのうち上位側にあ
たる抵抗ストリングと下位側にあたる抵抗ストリングと
が、電流の流れる方向が同一方向となるように接続配置
され、且つ、前記上位側にあたる抵抗ストリングの抵抗
体と前記下位側にあたる抵抗ストリングの抵抗体とが、
互いにピッチを半分ずらした位置に、交互に配置され
る。
【００１２】
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための図であり、抵抗ストリングの配置の一例を
示す図である。図１（Ａ）において、１ａ〜１ｈは抵抗
であり、例えばＣＭＯＳ回路においてはポリシリコン抵
抗、拡散抵抗などで形成される。
明するための図であり、抵抗ストリングの配置の一例を
示す図である。図１（Ａ）において、１ａ〜１ｈは抵抗
であり、例えばＣＭＯＳ回路においてはポリシリコン抵
抗、拡散抵抗などで形成される。
【００１３】まず抵抗１ａ〜１ｈを、上位側１ａ〜１
ｄ、及び、下位側１ｅ〜１ｈに分け、それぞれｙ方向
に、等間隔、同一パターンになるように抵抗を構成す
る。次に、上位（又は下位）を、抵抗のピッチ（周期）
の半分だけずらして配置する。そして１ａ〜１ｈの順に
なるよう、上位側、下位側の抵抗に配線２を施す。
ｄ、及び、下位側１ｅ〜１ｈに分け、それぞれｙ方向
に、等間隔、同一パターンになるように抵抗を構成す
る。次に、上位（又は下位）を、抵抗のピッチ（周期）
の半分だけずらして配置する。そして１ａ〜１ｈの順に
なるよう、上位側、下位側の抵抗に配線２を施す。
【００１４】図１（Ｂ）は、一般的に２ｎ本の抵抗の配
置方法である。抵抗ａ１〜ａ２ｎを、上位側をａ１〜ａ
ｎ、下位側をａｎ＋１〜ａ２ｎとし、ａ１、ａ２、…、
ａｎ、ａｎ＋１、…、ａ２ｎの順に配置する。
置方法である。抵抗ａ１〜ａ２ｎを、上位側をａ１〜ａ
ｎ、下位側をａｎ＋１〜ａ２ｎとし、ａ１、ａ２、…、
ａｎ、ａｎ＋１、…、ａ２ｎの順に配置する。
【００１５】図２は、本発明の実施例を説明するための
図であり、スイッチ部、制御部を含めた回路構成を示す
図である。図２において、３は抵抗ストリングと半導体
スイッチを備えた回路全体、４は４ビットデジタル符号
Ｄ１〜Ｄ４を入力しＸＹアドレスをデコードするデコー
ダ回路、５は抵抗、６は半導体スイッチ、４はデコーダ
回路、７はＤ／Ａ変換器のアナログ出力端子である。
図であり、スイッチ部、制御部を含めた回路構成を示す
図である。図２において、３は抵抗ストリングと半導体
スイッチを備えた回路全体、４は４ビットデジタル符号
Ｄ１〜Ｄ４を入力しＸＹアドレスをデコードするデコー
ダ回路、５は抵抗、６は半導体スイッチ、４はデコーダ
回路、７はＤ／Ａ変換器のアナログ出力端子である。
【００１６】次に、図３を参照して、本発明の実施の形
態の作用効果について説明する。図３は、図２に示した
実施例の抵抗の配置を示している。図３において、横方
向がｘ位置、縦方向がｙ位置とされている。
態の作用効果について説明する。図３は、図２に示した
実施例の抵抗の配置を示している。図３において、横方
向がｘ位置、縦方向がｙ位置とされている。
【００１７】図４（Ａ）、（Ｂ）、図４（Ｃ）、
（Ｄ）、及び図４（Ｅ）、（Ｆ）はそれぞれ、様々な比
抵抗ρｓの位置依存と、その時の出力誤差を表してい
る。Ａ、Ｂのρｓの位置依存は、それぞれ位置の１次、
又は２次的な関数で表される場合を示している。
（Ｄ）、及び図４（Ｅ）、（Ｆ）はそれぞれ、様々な比
抵抗ρｓの位置依存と、その時の出力誤差を表してい
る。Ａ、Ｂのρｓの位置依存は、それぞれ位置の１次、
又は２次的な関数で表される場合を示している。
【００１８】４本の抵抗の例では、上記した従来技術に
おいては、図６及び図９のグラフを見れば解るように、
１次又は２次のρｓ位置依存でＤ／Ａ変換器の出力誤差
が大きく影響している。
おいては、図６及び図９のグラフを見れば解るように、
１次又は２次のρｓ位置依存でＤ／Ａ変換器の出力誤差
が大きく影響している。
【００１９】一方、本実施例では、Ｄ／Ａ変換器の出力
誤差は、図４（Ｆ）、即ち、４次的なρｓ位置依存で最
も影響を受けるが、それ以外の、１次〜３次では影響が
少ない。特に図４（Ｂ）、図４（Ｄ）に示すように、１
次及び２次では、誤差は１／２になる。
誤差は、図４（Ｆ）、即ち、４次的なρｓ位置依存で最
も影響を受けるが、それ以外の、１次〜３次では影響が
少ない。特に図４（Ｂ）、図４（Ｄ）に示すように、１
次及び２次では、誤差は１／２になる。
【００２０】より高次のρｓの位置依存性に対しても、
影響の少ない抵抗の配置が、最も製造のばらつきの影響
が少ない配置といえる。本発明の方法は、一般的に、２
ｎ本の抵抗ストリングを配置した場合、ｎ次以上で影響
を受けるので、位置の影響を受けにくい配置である。比
抵抗ρｓの位置依存性がｎ次までのものは、位置の影響
を受けにくく、Ｄ／Ａ変換器の出力誤差を確実に低減す
ることができる。
影響の少ない抵抗の配置が、最も製造のばらつきの影響
が少ない配置といえる。本発明の方法は、一般的に、２
ｎ本の抵抗ストリングを配置した場合、ｎ次以上で影響
を受けるので、位置の影響を受けにくい配置である。比
抵抗ρｓの位置依存性がｎ次までのものは、位置の影響
を受けにくく、Ｄ／Ａ変換器の出力誤差を確実に低減す
ることができる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
上位、下位側の抵抗がそれぞれ同一ピッチ（周期）の同
一パターンの抵抗配置から成り、一方がその半ピッチ
（周期）ずらした位置に配置するので、誤差の影響を受
けるのが、比抵抗ρｓが上記ピッチに一致して変化をす
る時で、これ以外では、いかなる配置より比抵抗ρｓの
依存位置の影響を受けにくく、製造時に生じる比抵抗ρ
ｓのばらつきに対して線形誤差に対する影響が少ない抵
抗ストリングを実現している。
上位、下位側の抵抗がそれぞれ同一ピッチ（周期）の同
一パターンの抵抗配置から成り、一方がその半ピッチ
（周期）ずらした位置に配置するので、誤差の影響を受
けるのが、比抵抗ρｓが上記ピッチに一致して変化をす
る時で、これ以外では、いかなる配置より比抵抗ρｓの
依存位置の影響を受けにくく、製造時に生じる比抵抗ρ
ｓのばらつきに対して線形誤差に対する影響が少ない抵
抗ストリングを実現している。
【図１】本発明の実施の形態に係る抵抗配置の一例を示
す図である。
す図である。
【図２】本発明の一実施例のＤ／Ａ変換器の回路構成を
示す図である。
示す図である。
【図３】本発明の実施例における抵抗ストリングの配置
の一例を示す図である。
の一例を示す図である。
【図４】本発明の実施例におけるρｓのバラツキに対す
る誤差の例を示す図である。
る誤差の例を示す図である。
【図５】従来のストリング回路の構成を示す図である。
【図６】従来技術の抵抗ストリングのレイアウト及びρ
ｓのバラツキに対する誤差の一例を示す図である。
ｓのバラツキに対する誤差の一例を示す図である。
【図７】比抵抗ρｓのバラツキを考慮した従来技術の回
路構成を示す図である。
路構成を示す図である。
【図８】従来技術における抵抗ストリングの配置形状を
示す図である。
示す図である。
【図９】図８に示した従来例における誤差を示す図であ
る。
る。
１ａ〜１ｈ：抵抗（ポリシリ、拡散など） ２：配線（Ａｌなど）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/76 H01L 21/822 H01L 27/04 H03M 1/36
Claims (3)
- 【請求項１】基準電圧を分圧する抵抗ストリングと、 各抵抗端の電圧を取り出すための半導体スイッチ回路
と、 前記半導体スイッチ回路を制御する制御回路と、 を有するＤ／Ａ変換器において、 前記抵抗ストリングが、直列接続された複数の抵抗体を
折り返し接続して配置されてなる２つの抵抗ストリング
よりなり、前記２つの抵抗ストリングのうち上位側にあ
たる抵抗ストリングと下位側にあたる抵抗ストリングと
が、電流の流れる方向が同一方向となるように接続配置
され、且つ、前記上位側にあたる抵抗ストリングの抵抗
体と前記下位側にあたる抵抗ストリングの抵抗体とが、
互いにピッチを半分ずらした位置に、交互に配置され
る、ことを特徴とするＤ／Ａ変換器。 - 【請求項２】半導体表面に配置されてなる抵抗ストリン
グが、複数の抵抗体を折り返し接続して配置されてなる
２つの抵抗ストリングよりなり、前記２つの抵抗ストリ
ングのうち上位側にあたる抵抗ストリングと下位側にあ
たる抵抗ストリングとが、電流の流れる方向が同一方向
となるように接続配置され、且つ、前記上位側にあたる
抵抗ストリングの抵抗体と前記下位側にあたる抵抗スト
リングの抵抗体とが、互いにピッチを半分ずらした位置
に、交互に配置されることを特徴とする抵抗ストリン
グ。 - 【請求項３】前記上位側にあたる抵抗ストリングをなす
第１から第ｎ（但しｎは所定の自然数）の抵抗体が前記
ピッチをもって並設されるとともに互いに直列に配線接
続され、 前記下位側にあたる抵抗ストリングをなす第ｎ＋１から
第２ｎの抵抗体が前記ピッチをもって並設されるととも
に互いに直列に配線接続され、 前記２つの抵抗ストリングのうち一方の抵抗ストリング
の隣接する２つの抵抗体の間には、他方の抵抗ストリン
グの抵抗体が配置されており、前記上位側にあたる抵抗
ストリングの第ｎ段の抵抗体から、前記下位側にあたる
抵抗ストリングをなす第ｎ＋１の抵抗体に、前記上位側
にあたる抵抗ストリングと前記下位側にあたる抵抗スト
リングに流れる電流の向きが合うように、配線接続され
る、ことを特徴とする請求項２記載の抵抗ストリング。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175626A JP2991117B2 (ja) | 1996-06-14 | 1996-06-14 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8175626A JP2991117B2 (ja) | 1996-06-14 | 1996-06-14 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104356A JPH104356A (ja) | 1998-01-06 |
| JP2991117B2 true JP2991117B2 (ja) | 1999-12-20 |
Family
ID=15999381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8175626A Expired - Fee Related JP2991117B2 (ja) | 1996-06-14 | 1996-06-14 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991117B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4526338B2 (ja) * | 2003-09-30 | 2010-08-18 | ローム株式会社 | Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置 |
| US8514120B2 (en) * | 2011-11-08 | 2013-08-20 | Texas Instruments Incorporated | Digital-to-analog converter with a shared resistor string |
-
1996
- 1996-06-14 JP JP8175626A patent/JP2991117B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH104356A (ja) | 1998-01-06 |
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Legal Events
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|---|---|---|---|
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