JPH08167847A - ディジタルアナログ変換器 - Google Patents
ディジタルアナログ変換器Info
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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Abstract
(57)【要約】
【目的】ノイズが乗った場合でも直線性誤差を大幅に低
減し、高精度なＤＡ変換器を構成する。 【構成】複数の抵抗素子（Ｒ00〜Ｒ15）を直線状に配置
してなる直列回路を複数個蛇行させて形成されたＲスト
リング（１）を備えると共に、抵抗素子（Ｒ00〜Ｒ15）
の接続点から出力される電位を選択的に出力するための
スイッチ素子（Ｓ00〜Ｓ15，Ｓ0〜Ｓ3）からなる選択回
路をＲストリング（１）の少なくとも一側に配置する。
減し、高精度なＤＡ変換器を構成する。 【構成】複数の抵抗素子（Ｒ00〜Ｒ15）を直線状に配置
してなる直列回路を複数個蛇行させて形成されたＲスト
リング（１）を備えると共に、抵抗素子（Ｒ00〜Ｒ15）
の接続点から出力される電位を選択的に出力するための
スイッチ素子（Ｓ00〜Ｓ15，Ｓ0〜Ｓ3）からなる選択回
路をＲストリング（１）の少なくとも一側に配置する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルアナログ変
換器（「ＤＡ変換器」という）に関し、特に直列接続さ
れた抵抗素子を有するＤＡ変換器に関する。
換器（「ＤＡ変換器」という）に関し、特に直列接続さ
れた抵抗素子を有するＤＡ変換器に関する。
【０００２】
【従来の技術】この種の従来のＤＡ変換器として、例え
ば特開昭60−112327号公報には、拡散抵抗を蛇行させて
配置し、出力を抵抗体の両側から引き出すことにより、
単位抵抗体（「Ｒストリング」という）として長い抵抗
体を要する場合にもＤＡ変換器の占有面積の幅をわずか
に大きくするだけで対応可能とする構成が開示されてい
る。
ば特開昭60−112327号公報には、拡散抵抗を蛇行させて
配置し、出力を抵抗体の両側から引き出すことにより、
単位抵抗体（「Ｒストリング」という）として長い抵抗
体を要する場合にもＤＡ変換器の占有面積の幅をわずか
に大きくするだけで対応可能とする構成が開示されてい
る。
【０００３】より詳細には、前記特開昭60−112327号公
報に提案されるＤＡ変換器は、図９に示すように、抵抗
素子（Ｒ00〜Ｒ15）を正負の基準電圧（＋Ｖrefと−Ｖ
ref）間において互いに直列接続し且つ多段に蛇行させ
て対称形に形成された蛇行状抵抗（「蛇行状Ｒストリン
グ」という）（21）を備えている。各抵抗素子は、所定
幅での拡散層を所定間隔延在させた主抵抗成分と、主抵
抗成分に直角方向に延びた従抵抗成分が連結して構成さ
れる。
報に提案されるＤＡ変換器は、図９に示すように、抵抗
素子（Ｒ00〜Ｒ15）を正負の基準電圧（＋Ｖrefと−Ｖ
ref）間において互いに直列接続し且つ多段に蛇行させ
て対称形に形成された蛇行状抵抗（「蛇行状Ｒストリン
グ」という）（21）を備えている。各抵抗素子は、所定
幅での拡散層を所定間隔延在させた主抵抗成分と、主抵
抗成分に直角方向に延びた従抵抗成分が連結して構成さ
れる。
【０００４】図９を参照して、更に、抵抗素子（Ｒ00〜
Ｒ15）の各接続点から出力される電位を選択的に出力す
るために、ゲートに第１の選択信号（Ａ00，Ａ01，
Ａ02，及びＡ03）がそれぞれ印加される第１のスイッチ
素子群（Ｓ00，Ｓ01，Ｓ02，Ｓ03と、Ｓ04，Ｓ05，
Ｓ06，Ｓ07と、Ｓ08，Ｓ09，Ｓ10，Ｓ11と、Ｓ12，
Ｓ13，Ｓ14，Ｓ15）と、ゲートに第２の選択信号
（Ａ0，Ａ1，Ａ2，及びＡ3）が印加される第２のスイッ
チ素子群（Ｓ0，Ｓ1，Ｓ2，及びＳ3）と、からなる選択
回路（22′及び22″）が蛇行状Ｒストリング（21）の両
側に配置されている。第１及び第２のスイッチ素子群
は、例えばＮチャネル型ＭＯＳトランジスタで構成され
る。
Ｒ15）の各接続点から出力される電位を選択的に出力す
るために、ゲートに第１の選択信号（Ａ00，Ａ01，
Ａ02，及びＡ03）がそれぞれ印加される第１のスイッチ
素子群（Ｓ00，Ｓ01，Ｓ02，Ｓ03と、Ｓ04，Ｓ05，
Ｓ06，Ｓ07と、Ｓ08，Ｓ09，Ｓ10，Ｓ11と、Ｓ12，
Ｓ13，Ｓ14，Ｓ15）と、ゲートに第２の選択信号
（Ａ0，Ａ1，Ａ2，及びＡ3）が印加される第２のスイッ
チ素子群（Ｓ0，Ｓ1，Ｓ2，及びＳ3）と、からなる選択
回路（22′及び22″）が蛇行状Ｒストリング（21）の両
側に配置されている。第１及び第２のスイッチ素子群
は、例えばＮチャネル型ＭＯＳトランジスタで構成され
る。
【０００５】抵抗素子（Ｒ00〜Ｒ15）の各接続点は、金
属配線にて第１のスイッチ素子群（Ｓ00〜Ｓ15）の一端
と接続され、第１のスイッチ素子群の他端を金属配線に
てそれぞれ対応する第２のスイッチ素子群（Ｓ0〜Ｓ3）
の一端に接続して構成し（図９に示すように、スイッチ
素子Ｓ00，Ｓ04，Ｓ08，及びＳ12の他端はスイッチ素子
Ｓ0の一端に共通に接続されている、他も同様）、第２
のスイッチ素子群（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の他端が
金属配線で接続され出力（OUT）が取り出される。この
等価回路を図１０に示す。
属配線にて第１のスイッチ素子群（Ｓ00〜Ｓ15）の一端
と接続され、第１のスイッチ素子群の他端を金属配線に
てそれぞれ対応する第２のスイッチ素子群（Ｓ0〜Ｓ3）
の一端に接続して構成し（図９に示すように、スイッチ
素子Ｓ00，Ｓ04，Ｓ08，及びＳ12の他端はスイッチ素子
Ｓ0の一端に共通に接続されている、他も同様）、第２
のスイッチ素子群（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の他端が
金属配線で接続され出力（OUT）が取り出される。この
等価回路を図１０に示す。
【０００６】この従来のＤＡ変換器は、抵抗素子（Ｒ00
〜Ｒ15）の各接続点から出力される任意の電位が、第１
及び第２の選択信号（Ａ00〜Ａ03，及びＡ0〜Ａ3）によ
り選択されたスイッチ素子を介して出力（OUT）から出
力され、出力電圧ＶOUTは次式（１）で与えられる。な
お、図９に示す従来のＤＡ変換器は、４ビットのＤＡ変
換器として構成され、基準電圧（−Ｖrefと＋Ｖref）間
の電位差を1/16に分圧した電圧値を１ステップとし、４
ビットのデジタル入力のうちの２ビットをデコードして
第１の選択信号（Ａ00，Ａ01，Ａ02，及びＡ03）として
出力すると共に、残りの２ビットをデコードして第２の
選択信号（Ａ0，Ａ1，Ａ2，及びＡ3）として出力し、選
択されたスイッチ素子を導通状態とする。
〜Ｒ15）の各接続点から出力される任意の電位が、第１
及び第２の選択信号（Ａ00〜Ａ03，及びＡ0〜Ａ3）によ
り選択されたスイッチ素子を介して出力（OUT）から出
力され、出力電圧ＶOUTは次式（１）で与えられる。な
お、図９に示す従来のＤＡ変換器は、４ビットのＤＡ変
換器として構成され、基準電圧（−Ｖrefと＋Ｖref）間
の電位差を1/16に分圧した電圧値を１ステップとし、４
ビットのデジタル入力のうちの２ビットをデコードして
第１の選択信号（Ａ00，Ａ01，Ａ02，及びＡ03）として
出力すると共に、残りの２ビットをデコードして第２の
選択信号（Ａ0，Ａ1，Ａ2，及びＡ3）として出力し、選
択されたスイッチ素子を導通状態とする。
【０００７】
【数１】
【０００８】図１３（Ａ）及び図１３（Ｂ）には、上式
（１）で表わされる入出力特性が破線にて模式的に示さ
れている。図１３（Ａ）及び図１３（Ｂ）を参照して、
破線は、ディジタル入力の最小及び最大値に対してアナ
ログ出力が最小及び最大値（基準電圧−Ｖref，＋
Ｖref）となり、オフセット値は零とされ直線性誤差が
全く存在せず、ＤＡ変換器の理想的な入出力特性を表わ
している。
（１）で表わされる入出力特性が破線にて模式的に示さ
れている。図１３（Ａ）及び図１３（Ｂ）を参照して、
破線は、ディジタル入力の最小及び最大値に対してアナ
ログ出力が最小及び最大値（基準電圧−Ｖref，＋
Ｖref）となり、オフセット値は零とされ直線性誤差が
全く存在せず、ＤＡ変換器の理想的な入出力特性を表わ
している。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来のＤＡ変換器では、抵抗素子（Ｒ00〜Ｒ15）が蛇行し
て配置されているものの、抵抗素子（Ｒ00〜Ｒ15）は一
列に配列されているため、例えば抵抗素子Ｒ00は抵抗素
子Ｒ15との距離が大きくなり、しかも、高精度のＤＡ変
換器程多数の抵抗素子が直列接続されるため、この傾向
が著しい。
来のＤＡ変換器では、抵抗素子（Ｒ00〜Ｒ15）が蛇行し
て配置されているものの、抵抗素子（Ｒ00〜Ｒ15）は一
列に配列されているため、例えば抵抗素子Ｒ00は抵抗素
子Ｒ15との距離が大きくなり、しかも、高精度のＤＡ変
換器程多数の抵抗素子が直列接続されるため、この傾向
が著しい。
【００１０】一方、図１４（Ａ）に平面図を示し、また
図１４（Ｂ）に図１４（Ａ）のＡ−Ａ′線の断面図を示
した半導体基板に形成された抵抗素子において、抵抗素
子Ｒ00，Ｒ01，Ｒ02，Ｒ03等は、半導体基板（Ｐ型基
板）（103）表面に形成された高濃度Ｎ型拡散層（Ｎ+）
（104）から構成され、コンタクトホール（102）を介し
て金属配線（106）にて直列に接続されているため、同
一半導体基板上にノイズを発生する領域（例えばディジ
タル回路（101））が存在する場合、半導体基板（103）
の抵抗と拡散層容量を介してディジタル回路（101）と
抵抗素子（Ｒ00，Ｒ01，Ｒ02，Ｒ03等）とが電気的に結
合することになる。
図１４（Ｂ）に図１４（Ａ）のＡ−Ａ′線の断面図を示
した半導体基板に形成された抵抗素子において、抵抗素
子Ｒ00，Ｒ01，Ｒ02，Ｒ03等は、半導体基板（Ｐ型基
板）（103）表面に形成された高濃度Ｎ型拡散層（Ｎ+）
（104）から構成され、コンタクトホール（102）を介し
て金属配線（106）にて直列に接続されているため、同
一半導体基板上にノイズを発生する領域（例えばディジ
タル回路（101））が存在する場合、半導体基板（103）
の抵抗と拡散層容量を介してディジタル回路（101）と
抵抗素子（Ｒ00，Ｒ01，Ｒ02，Ｒ03等）とが電気的に結
合することになる。
【００１１】図１４（Ｂ）には、これらの基板抵抗と拡
散層容量を、それぞれ抵抗ｒ00，ｒ01，ｒ02，ｒ03，…
と、容量Ｃ00，Ｃ01，Ｃ02，Ｃ03，…で表わした等価回
路が示されている。なお、抵抗ｒ00はディジタル回路
（101）と抵抗素子（Ｒ00）間の基板抵抗を表わし、ｒ
01等は抵抗素子Ｒ00、Ｒ01等の抵抗素子間における基板
抵抗を表わしている。
散層容量を、それぞれ抵抗ｒ00，ｒ01，ｒ02，ｒ03，…
と、容量Ｃ00，Ｃ01，Ｃ02，Ｃ03，…で表わした等価回
路が示されている。なお、抵抗ｒ00はディジタル回路
（101）と抵抗素子（Ｒ00）間の基板抵抗を表わし、ｒ
01等は抵抗素子Ｒ00、Ｒ01等の抵抗素子間における基板
抵抗を表わしている。
【００１２】図１４（Ｂ）を参照して、ディジタル回路
（101）近傍に配置された抵抗素子（例えばＲ00）は比
較的低い基板抵抗（ｒ00）と拡散層容量（Ｃ00）を介し
てディジタル回路（101）と電気的に結合しているが、
ディジタル回路（101）から遠い位置に配置された抵抗
素子（例えば図９において、抵抗素子Ｒ00と最も遠い位
置に配置された抵抗素子Ｒ15）は、比較的高い基板抵抗
（基板抵抗の加算値＝ｒ00＋ｒ01＋ｒ02＋ｒ03＋…＋ｒ
15）と拡散層容量（Ｃ15）と介してディジタル回路（10
1）と電気的に結合している。
（101）近傍に配置された抵抗素子（例えばＲ00）は比
較的低い基板抵抗（ｒ00）と拡散層容量（Ｃ00）を介し
てディジタル回路（101）と電気的に結合しているが、
ディジタル回路（101）から遠い位置に配置された抵抗
素子（例えば図９において、抵抗素子Ｒ00と最も遠い位
置に配置された抵抗素子Ｒ15）は、比較的高い基板抵抗
（基板抵抗の加算値＝ｒ00＋ｒ01＋ｒ02＋ｒ03＋…＋ｒ
15）と拡散層容量（Ｃ15）と介してディジタル回路（10
1）と電気的に結合している。
【００１３】従って、ノイズ源であるディジタル回路
（101）の近傍に配置された抵抗素子はノイズの影響を
強く受けるが、ディジタル回路（101）から遠い位置に
配置された抵抗素子はノイズの影響をほとんど受けるこ
とがない。
（101）の近傍に配置された抵抗素子はノイズの影響を
強く受けるが、ディジタル回路（101）から遠い位置に
配置された抵抗素子はノイズの影響をほとんど受けるこ
とがない。
【００１４】このため、図９において、例えば抵抗素子
Ｒ00近傍にノイズ源が存在し、プラス方向のノイズが発
生した場合、図１３（Ａ）に示すＤＡ変換器の入出力特
性において実線で示すように、負基準電圧−Ｖref近傍
の出力電圧はプラス方向に大きくシフトする（オフセッ
トが生じる）が、正基準電圧＋Ｖref近傍の出力電圧は
ほとんどシフトしない。その結果、図１３（Ａ）に実線
で示すように、大きな直線性誤差が生じるという問題が
生じる。
Ｒ00近傍にノイズ源が存在し、プラス方向のノイズが発
生した場合、図１３（Ａ）に示すＤＡ変換器の入出力特
性において実線で示すように、負基準電圧−Ｖref近傍
の出力電圧はプラス方向に大きくシフトする（オフセッ
トが生じる）が、正基準電圧＋Ｖref近傍の出力電圧は
ほとんどシフトしない。その結果、図１３（Ａ）に実線
で示すように、大きな直線性誤差が生じるという問題が
生じる。
【００１５】この場合、図１３（Ｂ）にて実線で示すよ
うに、オフセット調整とゲイン調整を行うことによっ
て、誤差をわずかながら低減させることは可能である
が、直線性誤差を無くすことは不可能である。
うに、オフセット調整とゲイン調整を行うことによっ
て、誤差をわずかながら低減させることは可能である
が、直線性誤差を無くすことは不可能である。
【００１６】すなわち、図９に示した従来のＤＡ変換器
では、蛇行状Ｒストリング（21）における抵抗素子間の
距離が大きい（例えば抵抗素子Ｒ00とＲ15）ことから、
ノイズの影響を大きく受ける抵抗素子とそうでない抵抗
素子とが存在し、このため直線性誤差が生じるという問
題点がある。
では、蛇行状Ｒストリング（21）における抵抗素子間の
距離が大きい（例えば抵抗素子Ｒ00とＲ15）ことから、
ノイズの影響を大きく受ける抵抗素子とそうでない抵抗
素子とが存在し、このため直線性誤差が生じるという問
題点がある。
【００１７】そこで、抵抗素子間の距離を小さくするた
め、従来図１１に示すような構成のＤＡ変換器が提案さ
れている。
め、従来図１１に示すような構成のＤＡ変換器が提案さ
れている。
【００１８】図１１を参照して、この従来のＤＡ変換器
は、それぞれ直列に接続された抵抗素子（Ｒ00〜Ｒ03，
Ｒ04〜Ｒ07，Ｒ08〜Ｒ11，及びＲ12〜Ｒ15）からなる直
列回路を蛇行させて基準電圧（＋Ｖref及び−Ｖref）間
に形成されたＲストリング（31′，31″，及び31′″）
を備えている。
は、それぞれ直列に接続された抵抗素子（Ｒ00〜Ｒ03，
Ｒ04〜Ｒ07，Ｒ08〜Ｒ11，及びＲ12〜Ｒ15）からなる直
列回路を蛇行させて基準電圧（＋Ｖref及び−Ｖref）間
に形成されたＲストリング（31′，31″，及び31′″）
を備えている。
【００１９】抵抗素子（Ｒ00〜Ｒ15）の各接続点から出
力される電位を選択的に出力するため、各々のゲートに
第１の選択信号（Ａ00，Ａ01，Ａ02，及びＡ03）が印加
されるＮチャネル型ＭＯＳトランジスタよりなる第１の
スイッチ素子群（Ｓ00，Ｓ01，Ｓ02，Ｓ03と、Ｓ04，Ｓ
05，Ｓ06，Ｓ07と、Ｓ08，Ｓ09，Ｓ10，Ｓ11と、Ｓ12，
Ｓ13，Ｓ14，Ｓ15）からなる選択回路（32′，32″）が
それぞれ第１のＲストリング（31′）と第２のＲストリ
ング（31″）との間、及び第２のＲストリング（31″）
と第３のＲストリング（31′″）との間に配設されてい
る。
力される電位を選択的に出力するため、各々のゲートに
第１の選択信号（Ａ00，Ａ01，Ａ02，及びＡ03）が印加
されるＮチャネル型ＭＯＳトランジスタよりなる第１の
スイッチ素子群（Ｓ00，Ｓ01，Ｓ02，Ｓ03と、Ｓ04，Ｓ
05，Ｓ06，Ｓ07と、Ｓ08，Ｓ09，Ｓ10，Ｓ11と、Ｓ12，
Ｓ13，Ｓ14，Ｓ15）からなる選択回路（32′，32″）が
それぞれ第１のＲストリング（31′）と第２のＲストリ
ング（31″）との間、及び第２のＲストリング（31″）
と第３のＲストリング（31′″）との間に配設されてい
る。
【００２０】そして、各々のゲートに第２の選択信号
（Ａ0，Ａ1，Ａ2，及びＡ3）が印加されるＮチャネル型
ＭＯＳトランジスタよりなる第２のスイッチ素子群（Ｓ
0，Ｓ1，Ｓ2，及びＳ3）からなる選択回路（32′″）を
第３のＲストリング（31′″）の一側に配置し、抵抗素
子（Ｒ00〜Ｒ15）の各接続点は金属配線にて第１のスイ
ッチ素子群（Ｓ00〜Ｓ15）の一端と接続され、スイッチ
素子（Ｓ00，Ｓ07，Ｓ08，Ｓ15と、Ｓ01，Ｓ06，Ｓ09，
Ｓ14と、Ｓ02，Ｓ05，Ｓ10，Ｓ13と、Ｓ03，Ｓ04，
Ｓ11，Ｓ12）の他端を金属配線にてそれぞれスイッチ素
子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の一端に接続し、スイッ
チ素子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の他端が金属配線で
接続され出力（OUT）を取り出すようにした構成とされ
ている。この従来のＤＡ変換器の等価回路を図１２に示
す。
（Ａ0，Ａ1，Ａ2，及びＡ3）が印加されるＮチャネル型
ＭＯＳトランジスタよりなる第２のスイッチ素子群（Ｓ
0，Ｓ1，Ｓ2，及びＳ3）からなる選択回路（32′″）を
第３のＲストリング（31′″）の一側に配置し、抵抗素
子（Ｒ00〜Ｒ15）の各接続点は金属配線にて第１のスイ
ッチ素子群（Ｓ00〜Ｓ15）の一端と接続され、スイッチ
素子（Ｓ00，Ｓ07，Ｓ08，Ｓ15と、Ｓ01，Ｓ06，Ｓ09，
Ｓ14と、Ｓ02，Ｓ05，Ｓ10，Ｓ13と、Ｓ03，Ｓ04，
Ｓ11，Ｓ12）の他端を金属配線にてそれぞれスイッチ素
子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の一端に接続し、スイッ
チ素子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の他端が金属配線で
接続され出力（OUT）を取り出すようにした構成とされ
ている。この従来のＤＡ変換器の等価回路を図１２に示
す。
【００２１】なお、図１１のＤＡ変換器の動作は図９及
び図１０を参照して説明した従来のＤＡ変換器と同様で
あり、その説明は省略する。
び図１０を参照して説明した従来のＤＡ変換器と同様で
あり、その説明は省略する。
【００２２】しかしながら、図１１に示した従来のＤＡ
変換器においても、Ｒストリングを形成する第１〜第３
の直列回路（31′，31″，及び31′″）の間にスイッチ
素子（Ｓ00〜Ｓ15）からなる選択回路（32′及び32″）
が配置されているため、抵抗素子間の距離が大きく（例
えばＲ00とＲ15）、前述したように、基板ノイズの影響
を大きく受ける抵抗素子とそうでない抵抗素子とが存在
し、直線性誤差が生じるという問題がある。
変換器においても、Ｒストリングを形成する第１〜第３
の直列回路（31′，31″，及び31′″）の間にスイッチ
素子（Ｓ00〜Ｓ15）からなる選択回路（32′及び32″）
が配置されているため、抵抗素子間の距離が大きく（例
えばＲ00とＲ15）、前述したように、基板ノイズの影響
を大きく受ける抵抗素子とそうでない抵抗素子とが存在
し、直線性誤差が生じるという問題がある。
【００２３】なお、例えば特開昭63−202957号公報によ
れば、図１５に示すように、単位抵抗体を直列接続し且
つ単位抵抗体を並列接続することにより高精度の抵抗比
を実現する手段が提案されているが、抵抗体より分圧さ
れた任意の電圧を選択して出力する手段が全く開示され
ていず、さらに、上述した基板を伝搬するノイズに原因
するＤＡ変換器の直線性誤差の発生及びその解消を解消
するという技術的視点を全く欠いている。後の説明で一
層明らかとなるように、前記特開昭63−202957号公報に
開示された技術内容は本発明とは全く別異のものであ
る。
れば、図１５に示すように、単位抵抗体を直列接続し且
つ単位抵抗体を並列接続することにより高精度の抵抗比
を実現する手段が提案されているが、抵抗体より分圧さ
れた任意の電圧を選択して出力する手段が全く開示され
ていず、さらに、上述した基板を伝搬するノイズに原因
するＤＡ変換器の直線性誤差の発生及びその解消を解消
するという技術的視点を全く欠いている。後の説明で一
層明らかとなるように、前記特開昭63−202957号公報に
開示された技術内容は本発明とは全く別異のものであ
る。
【００２４】本発明は上記問題点に鑑みて為されたもの
であって、ノイズが乗った場合でも直線性誤差を大幅に
低減した、高精度なＤＡ変換器を提供することを目的と
する。
であって、ノイズが乗った場合でも直線性誤差を大幅に
低減した、高精度なＤＡ変換器を提供することを目的と
する。
【００２５】
【課題を解決するための手段】前記目的を達成するため
本発明のＤＡ変換器は、半導体基板表面近傍若しくは半
導体基板表面に形成された絶縁膜上に形成された複数の
抵抗素子を直線状に配置してなる直列回路を複数個蛇行
させて形成されたＲストリングと、抵抗素子の接続点か
ら出力される電位を選択的に出力するためのスイッチ素
子からなる選択回路がＲストリングの少なくとも一側に
配置されることを特徴とする。
本発明のＤＡ変換器は、半導体基板表面近傍若しくは半
導体基板表面に形成された絶縁膜上に形成された複数の
抵抗素子を直線状に配置してなる直列回路を複数個蛇行
させて形成されたＲストリングと、抵抗素子の接続点か
ら出力される電位を選択的に出力するためのスイッチ素
子からなる選択回路がＲストリングの少なくとも一側に
配置されることを特徴とする。
【００２６】
【作用】本発明によれば、複数の抵抗素子を直線状に配
置してなる直列回路を複数個蛇行させて形成されたＲス
トリングと、抵抗素子の接続点から出力される電位を選
択的に出力するためのスイッチ素子からなる選択回路を
Ｒストリングの一側若しくは相対する両側に分割して配
置することにより、抵抗素子間の距離が大幅に縮小され
るため、ノイズが印加された場合でもＤＡ変換器の入出
力特性における直線性誤差が大幅に低減され、さらにオ
フセット調整及びゲイン調整を施すことによって直線性
誤差の極めて小さい高精度なＤＡ変換器が構成できる。
置してなる直列回路を複数個蛇行させて形成されたＲス
トリングと、抵抗素子の接続点から出力される電位を選
択的に出力するためのスイッチ素子からなる選択回路を
Ｒストリングの一側若しくは相対する両側に分割して配
置することにより、抵抗素子間の距離が大幅に縮小され
るため、ノイズが印加された場合でもＤＡ変換器の入出
力特性における直線性誤差が大幅に低減され、さらにオ
フセット調整及びゲイン調整を施すことによって直線性
誤差の極めて小さい高精度なＤＡ変換器が構成できる。
【００２７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００２８】
【実施例１】図１は、本発明の第１の実施例の構成を示
すレイアウト図である。
すレイアウト図である。
【００２９】図１を参照して、本実施例は、複数個の抵
抗素子を直線状に配置してなる直列回路を蛇行させて基
準電圧（＋Ｖref及び−Ｖref）間に形成されたＲストリ
ング（１）を備えている。より詳細には、Ｒストリング
（１）は、直線状に配置した４個の抵抗素子Ｒ00〜Ｒ03
からなる第１の直列回路と、直線状に配置した４個の抵
抗素子Ｒ04〜Ｒ07からなる第２の直列回路と、直線状に
配置した４個の抵抗素子Ｒ08〜Ｒ11から成る第３の直列
回路と、直線状に配置した４個の抵抗素子（Ｒ12〜
Ｒ15）からなる第４の直列回路と、からなり、相隣る直
列回路は一端で金属配線を介して互いに電気的に接続さ
れ、蛇行した状態に形成されている。
抗素子を直線状に配置してなる直列回路を蛇行させて基
準電圧（＋Ｖref及び−Ｖref）間に形成されたＲストリ
ング（１）を備えている。より詳細には、Ｒストリング
（１）は、直線状に配置した４個の抵抗素子Ｒ00〜Ｒ03
からなる第１の直列回路と、直線状に配置した４個の抵
抗素子Ｒ04〜Ｒ07からなる第２の直列回路と、直線状に
配置した４個の抵抗素子Ｒ08〜Ｒ11から成る第３の直列
回路と、直線状に配置した４個の抵抗素子（Ｒ12〜
Ｒ15）からなる第４の直列回路と、からなり、相隣る直
列回路は一端で金属配線を介して互いに電気的に接続さ
れ、蛇行した状態に形成されている。
【００３０】そして、抵抗素子（Ｒ00〜Ｒ15）の接続点
から出力される電位を選択的に出力するため、ゲートに
第１の選択信号（Ａ00，Ａ01，Ａ02，及びＡ03）が印加
されるＮチャネル型ＭＯＳトランジスタよりなる第１の
スイッチ素子群（Ｓ00，Ｓ01，Ｓ02，Ｓ03と、Ｓ04，Ｓ
05，Ｓ06，Ｓ07と、Ｓ08，Ｓ09，Ｓ10，Ｓ11と、Ｓ12，
Ｓ13，Ｓ14，Ｓ15）と、ゲートに第２の選択信号
（Ａ0，Ａ1，Ａ2，及びＡ3）が印加されるＮチャネル型
ＭＯＳトランジスタよりなる第２のスイッチ素子群（Ｓ
0，Ｓ1，Ｓ2，及びＳ3）からなる選択回路（２）が、Ｒ
ストリング（１）の一側に配置される。
から出力される電位を選択的に出力するため、ゲートに
第１の選択信号（Ａ00，Ａ01，Ａ02，及びＡ03）が印加
されるＮチャネル型ＭＯＳトランジスタよりなる第１の
スイッチ素子群（Ｓ00，Ｓ01，Ｓ02，Ｓ03と、Ｓ04，Ｓ
05，Ｓ06，Ｓ07と、Ｓ08，Ｓ09，Ｓ10，Ｓ11と、Ｓ12，
Ｓ13，Ｓ14，Ｓ15）と、ゲートに第２の選択信号
（Ａ0，Ａ1，Ａ2，及びＡ3）が印加されるＮチャネル型
ＭＯＳトランジスタよりなる第２のスイッチ素子群（Ｓ
0，Ｓ1，Ｓ2，及びＳ3）からなる選択回路（２）が、Ｒ
ストリング（１）の一側に配置される。
【００３１】抵抗素子（Ｒ00〜Ｒ15）の各接続点は金属
配線にて第１のスイッチ素子群（Ｓ00〜Ｓ15）の一端と
それぞれ接続され、第１のスイッチ素子群の複数のスイ
ッチ素子（Ｓ00〜Ｓ15）の他端は金属配線にて対応する
第２のスイッチ素子群の（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の
一端にそれぞれ共通に接続されている。より詳細には、
第１のスイッチ素子群の複数のスイッチ素子（Ｓ00，Ｓ
04，Ｓ08，及びＳ12）の他端はスイッチ素子（Ｓ0）の
一端と共通に接続されている。同様に、スイッチ素子
（Ｓ01，Ｓ07，Ｓ09，及びＳ15）の他端はスイッチ素子
（Ｓ1）一端と、スイッチ素子（Ｓ02，Ｓ06，Ｓ10，及
びＳ14）の他端はスイッチ素子（Ｓ2）一端と、スイッ
チ素子（Ｓ03，Ｓ05，Ｓ11，及びＳ13）の他端はスイッ
チ素子（Ｓ3）の一端とそれぞれ接続されている。
配線にて第１のスイッチ素子群（Ｓ00〜Ｓ15）の一端と
それぞれ接続され、第１のスイッチ素子群の複数のスイ
ッチ素子（Ｓ00〜Ｓ15）の他端は金属配線にて対応する
第２のスイッチ素子群の（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の
一端にそれぞれ共通に接続されている。より詳細には、
第１のスイッチ素子群の複数のスイッチ素子（Ｓ00，Ｓ
04，Ｓ08，及びＳ12）の他端はスイッチ素子（Ｓ0）の
一端と共通に接続されている。同様に、スイッチ素子
（Ｓ01，Ｓ07，Ｓ09，及びＳ15）の他端はスイッチ素子
（Ｓ1）一端と、スイッチ素子（Ｓ02，Ｓ06，Ｓ10，及
びＳ14）の他端はスイッチ素子（Ｓ2）一端と、スイッ
チ素子（Ｓ03，Ｓ05，Ｓ11，及びＳ13）の他端はスイッ
チ素子（Ｓ3）の一端とそれぞれ接続されている。
【００３２】そして、第２のスイッチ素子群のスイッチ
素子（Ｓ0, Ｓ1, Ｓ2，及びＳ3）の他端は金属配線で共
通に接続され、出力（OUT）が取り出されている。
素子（Ｓ0, Ｓ1, Ｓ2，及びＳ3）の他端は金属配線で共
通に接続され、出力（OUT）が取り出されている。
【００３３】図２に本実施例の等価回路を示す。本実施
例においては、４ビットのＤＡ変換器として構成され、
基準電圧（−Ｖrefと＋Ｖref）間の電位差を1/16に分圧
した電圧値を１ステップとし、４ビットのデジタル入力
のうちの２ビットをデコードして第１の選択信号
（Ａ00，Ａ01，Ａ02，及びＡ03）として出力し、残りの
２ビットをデコードして第２の選択信号（Ａ0，Ａ1，Ａ
2，及びＡ3）として出力し、選択されたスイッチ素子を
導通状態とする。
例においては、４ビットのＤＡ変換器として構成され、
基準電圧（−Ｖrefと＋Ｖref）間の電位差を1/16に分圧
した電圧値を１ステップとし、４ビットのデジタル入力
のうちの２ビットをデコードして第１の選択信号
（Ａ00，Ａ01，Ａ02，及びＡ03）として出力し、残りの
２ビットをデコードして第２の選択信号（Ａ0，Ａ1，Ａ
2，及びＡ3）として出力し、選択されたスイッチ素子を
導通状態とする。
【００３４】そして、抵抗素子（Ｒ00〜Ｒ15）の各接続
点から出力される電位は、選択信号（Ａ00〜Ａ03，及び
Ａ0〜Ａ3）により選択されたスイッチ素子を介して出力
（OUT）から出力され、出力電圧ＶOUTは、前述した式
（１）にて与えられる。図５（Ａ）には、上式（１）の
入出力特性が破線にて模式的に示されている。
点から出力される電位は、選択信号（Ａ00〜Ａ03，及び
Ａ0〜Ａ3）により選択されたスイッチ素子を介して出力
（OUT）から出力され、出力電圧ＶOUTは、前述した式
（１）にて与えられる。図５（Ａ）には、上式（１）の
入出力特性が破線にて模式的に示されている。
【００３５】図１に示した本実施例によれば、上式
（１）で表わされる任意の出力電圧ＶOU Tを出力するこ
とができ、且つ抵抗素子（Ｒ00〜Ｒ03，Ｒ04〜Ｒ07，Ｒ
08〜Ｒ11，及びＲ12〜Ｒ15）を直線状に配置してなる直
列回路を相接して蛇行させてＲストリング（１）が構成
されることから、各抵抗素子間の距離を最小にすること
が可能とされ、抵抗素子同志の距離が非常に小さくなる
ため、ノイズの発生する領域（例えばディジタル回路）
と各抵抗素子間の距離をほぼ一様にすることが可能とな
る。
（１）で表わされる任意の出力電圧ＶOU Tを出力するこ
とができ、且つ抵抗素子（Ｒ00〜Ｒ03，Ｒ04〜Ｒ07，Ｒ
08〜Ｒ11，及びＲ12〜Ｒ15）を直線状に配置してなる直
列回路を相接して蛇行させてＲストリング（１）が構成
されることから、各抵抗素子間の距離を最小にすること
が可能とされ、抵抗素子同志の距離が非常に小さくなる
ため、ノイズの発生する領域（例えばディジタル回路）
と各抵抗素子間の距離をほぼ一様にすることが可能とな
る。
【００３６】図１４（Ａ）及び図１４（Ｂ）を参照し
て、ディジタル回路（101）近傍に配置された抵抗素子
（例えばＲ00）は、基板抵抗（ｒ00）と拡散層容量（Ｃ
00）とを介してディジタル回路（101）と電気的に結合
しており、また、ディジタル回路（101）から最も遠い
位置に配置された抵抗素子（本実施例では図１に示すよ
うに例えば抵抗素子Ｒ00の対角線上に位置する抵抗素子
Ｒ12）は、基板抵抗（ｒ00＋ｒ12）と拡散層容量
（Ｃ12）を介してディジタル回路（101）と電気的に結
合している。
て、ディジタル回路（101）近傍に配置された抵抗素子
（例えばＲ00）は、基板抵抗（ｒ00）と拡散層容量（Ｃ
00）とを介してディジタル回路（101）と電気的に結合
しており、また、ディジタル回路（101）から最も遠い
位置に配置された抵抗素子（本実施例では図１に示すよ
うに例えば抵抗素子Ｒ00の対角線上に位置する抵抗素子
Ｒ12）は、基板抵抗（ｒ00＋ｒ12）と拡散層容量
（Ｃ12）を介してディジタル回路（101）と電気的に結
合している。
【００３７】ここで、基板抵抗ｒ12は、抵抗素子Ｒ00、
Ｒ12間の基板抵抗を表わし、図１のレイアウト図からも
分かるように、次式（２）で与えられる。すなわち、基
板抵抗ｒ12は、図１の４つの抵抗素子Ｒ00，Ｒ01，
Ｒ02，及びＲ03からなる直列回路における抵抗素子間の
基板抵抗の和（ｒ01＋ｒ02＋ｒ03）を２乗した値と、抵
抗素子Ｒ00，Ｒ07，Ｒ08，及びＲ15間のそれぞれの基板
抵抗の和を２乗した値と、を加算した値の平方根で与え
られる。
Ｒ12間の基板抵抗を表わし、図１のレイアウト図からも
分かるように、次式（２）で与えられる。すなわち、基
板抵抗ｒ12は、図１の４つの抵抗素子Ｒ00，Ｒ01，
Ｒ02，及びＲ03からなる直列回路における抵抗素子間の
基板抵抗の和（ｒ01＋ｒ02＋ｒ03）を２乗した値と、抵
抗素子Ｒ00，Ｒ07，Ｒ08，及びＲ15間のそれぞれの基板
抵抗の和を２乗した値と、を加算した値の平方根で与え
られる。
【００３８】
【数２】
【００３９】本実施例では、抵抗素子同志の距離が非常
に小さいため、基板抵抗ｒ12は微小値となり、結局次式
（３）が成り立つ。
に小さいため、基板抵抗ｒ12は微小値となり、結局次式
（３）が成り立つ。
【００４０】
【数３】
【００４１】したがって、ディジタル回路近傍に配置さ
れた抵抗素子と、ディジタル回路から最も遠い位置に配
置された抵抗素子は、ほぼ同一の抵抗値を有する基板抵
抗を介してディジタル回路と電気的に結合することにな
り、このため、Ｒストリング（１）を構成する全ての抵
抗素子（Ｒ00〜Ｒ15）に略同一のノイズが乗ることにな
り、例えばプラス方向のノイズが発生した場合、図５
（Ａ）の入出力特性において、実線で模式的に示すよう
に、ほぼディジタル入力値に依存しないエラーが生じ
る。すなわち、図５（Ａ）の実線で示すように、負基準
電圧−Ｖref近傍の出力電圧がプラス方向にシフトした
場合、正基準電圧＋Ｖref側も含めて、ディジタル入力
値の全範囲に亘って出力電圧は略同一量プラス方向にシ
フトする。
れた抵抗素子と、ディジタル回路から最も遠い位置に配
置された抵抗素子は、ほぼ同一の抵抗値を有する基板抵
抗を介してディジタル回路と電気的に結合することにな
り、このため、Ｒストリング（１）を構成する全ての抵
抗素子（Ｒ00〜Ｒ15）に略同一のノイズが乗ることにな
り、例えばプラス方向のノイズが発生した場合、図５
（Ａ）の入出力特性において、実線で模式的に示すよう
に、ほぼディジタル入力値に依存しないエラーが生じ
る。すなわち、図５（Ａ）の実線で示すように、負基準
電圧−Ｖref近傍の出力電圧がプラス方向にシフトした
場合、正基準電圧＋Ｖref側も含めて、ディジタル入力
値の全範囲に亘って出力電圧は略同一量プラス方向にシ
フトする。
【００４２】そして、図５（Ａ）の実線で示された入出
力特性には、直線性誤差がほとんど含まれていないた
め、オフセット調整とゲイン調整を施すことによって、
図５（Ｂ）の実線で示すような理想値に近いアナログ出
力が得られ、高精度のＤＡ変換器を構成することが可能
となる。
力特性には、直線性誤差がほとんど含まれていないた
め、オフセット調整とゲイン調整を施すことによって、
図５（Ｂ）の実線で示すような理想値に近いアナログ出
力が得られ、高精度のＤＡ変換器を構成することが可能
となる。
【００４３】なお、前記従来例においては、前述したよ
うに、ディジタル回路と抵抗素子間の結合抵抗は基板抵
抗の総和（＝ｒ01＋ｒ02＋ｒ03＋…＋ｒ15）であったも
のが、本実施例によれば、上式（２）の基板抵抗012に
おいて示されるように、抵抗値は前記従来例の約1／4〜
1／3に低減されている。そして、本実施例においては、
例えば10ビットＤＡ変換器の場合には、抵抗値は前記従
来例の約1／20にも低減され、高精度になる程、ディジ
タル回路と抵抗素子間の結合抵抗の低減効果は大きい。
うに、ディジタル回路と抵抗素子間の結合抵抗は基板抵
抗の総和（＝ｒ01＋ｒ02＋ｒ03＋…＋ｒ15）であったも
のが、本実施例によれば、上式（２）の基板抵抗012に
おいて示されるように、抵抗値は前記従来例の約1／4〜
1／3に低減されている。そして、本実施例においては、
例えば10ビットＤＡ変換器の場合には、抵抗値は前記従
来例の約1／20にも低減され、高精度になる程、ディジ
タル回路と抵抗素子間の結合抵抗の低減効果は大きい。
【００４４】
【実施例２】図３は、本発明による第２の実施例の構成
を示すレイアウト図である。
を示すレイアウト図である。
【００４５】図３を参照して、Ｒストリング（１）は、
抵抗素子（Ｒ00〜Ｒ03，Ｒ04〜Ｒ07，Ｒ08〜Ｒ11，及び
Ｒ12〜Ｒ15）を直線状に配置してなる直列回路を蛇行さ
せて基準電圧（＋Ｖref及び−Ｖref）間に形成されてい
る。
抵抗素子（Ｒ00〜Ｒ03，Ｒ04〜Ｒ07，Ｒ08〜Ｒ11，及び
Ｒ12〜Ｒ15）を直線状に配置してなる直列回路を蛇行さ
せて基準電圧（＋Ｖref及び−Ｖref）間に形成されてい
る。
【００４６】抵抗素子（Ｒ00〜Ｒ15）の接続点から出力
される電位を選択的に出力するため、各々のゲートに第
１の選択信号（Ａ00とＡ01）が印加されるＮチャネル型
ＭＯＳトランジスタよりなるスイッチ素子（Ｓ00，
Ｓ01，Ｓ02，Ｓ03，及びＳ04，Ｓ05，Ｓ06，Ｓ07）から
なる選択回路（２′）と、各々のゲートに第１の選択信
号（Ａ02及びＡ03）が印加されるＮチャネル型ＭＯＳト
ランジスタよりなるスイッチ素子（Ｓ08，Ｓ09，Ｓ10，
Ｓ11，及びＳ12，Ｓ13，Ｓ14，Ｓ15）、及び各々のゲー
トに第２の選択信号（Ａ0，Ａ1，Ａ2，及びＡ3）が印加
されるＮチャネル型ＭＯＳトランジスタよりなるスイッ
チ素子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）からなる選択回路
（２″）とが、それぞれＲストリング（１）の両側に配
置されている。
される電位を選択的に出力するため、各々のゲートに第
１の選択信号（Ａ00とＡ01）が印加されるＮチャネル型
ＭＯＳトランジスタよりなるスイッチ素子（Ｓ00，
Ｓ01，Ｓ02，Ｓ03，及びＳ04，Ｓ05，Ｓ06，Ｓ07）から
なる選択回路（２′）と、各々のゲートに第１の選択信
号（Ａ02及びＡ03）が印加されるＮチャネル型ＭＯＳト
ランジスタよりなるスイッチ素子（Ｓ08，Ｓ09，Ｓ10，
Ｓ11，及びＳ12，Ｓ13，Ｓ14，Ｓ15）、及び各々のゲー
トに第２の選択信号（Ａ0，Ａ1，Ａ2，及びＡ3）が印加
されるＮチャネル型ＭＯＳトランジスタよりなるスイッ
チ素子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）からなる選択回路
（２″）とが、それぞれＲストリング（１）の両側に配
置されている。
【００４７】抵抗素子（Ｒ00〜Ｒ15）の各接続点は第１
層目の金属配線でスイッチ素子（Ｓ00〜Ｓ15）の一端と
接続され、スイッチ素子（Ｓ00，Ｓ04，Ｓ08，Ｓ12と、
Ｓ01，Ｓ07，Ｓ09，Ｓ15と、Ｓ02，Ｓ06，Ｓ10，Ｓ
14と、Ｓ03，Ｓ05，Ｓ11，Ｓ13）の他端を第１層目の金
属配線若しくは第１層目の金属配線と第２層目の金属配
線（図中斜線で示す）でそれぞれ対応するスイッチ素子
（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の一端に接続して構成し、
スイッチ素子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の他端が第１
層目の金属配線と第２層目の金属配線で接続され出力
（OUT）が取り出されている。本実施例の等価回路図を
図４に示す。
層目の金属配線でスイッチ素子（Ｓ00〜Ｓ15）の一端と
接続され、スイッチ素子（Ｓ00，Ｓ04，Ｓ08，Ｓ12と、
Ｓ01，Ｓ07，Ｓ09，Ｓ15と、Ｓ02，Ｓ06，Ｓ10，Ｓ
14と、Ｓ03，Ｓ05，Ｓ11，Ｓ13）の他端を第１層目の金
属配線若しくは第１層目の金属配線と第２層目の金属配
線（図中斜線で示す）でそれぞれ対応するスイッチ素子
（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の一端に接続して構成し、
スイッチ素子（Ｓ0，Ｓ1，Ｓ2，及びＳ3）の他端が第１
層目の金属配線と第２層目の金属配線で接続され出力
（OUT）が取り出されている。本実施例の等価回路図を
図４に示す。
【００４８】なお、本実施例の動作は、前記第１の実施
例と同様であるため説明は省略する。
例と同様であるため説明は省略する。
【００４９】本実施例においては、選択回路（２′及び
２″）がＲストリング（１）の相対する２辺に沿って分
割して配置されているため、抵抗素子（Ｒ00〜Ｒ15）の
各接続点とスイッチ素子（Ｓ00〜Ｓ15）の一端を接続す
るための金属配線も左右に２分割され、抵抗素子上を通
過する金属配線の本数も減るため、より小さい抵抗素子
でＲストリングを構成することが可能となり、専有面積
を削減すると共に、抵抗素子同志の距離を一層縮減する
ことが可能となり、全ての抵抗素子に乗るノイズレベル
の差がさらに低減されることから、より高精度なＤＡ変
換器が構成できる。
２″）がＲストリング（１）の相対する２辺に沿って分
割して配置されているため、抵抗素子（Ｒ00〜Ｒ15）の
各接続点とスイッチ素子（Ｓ00〜Ｓ15）の一端を接続す
るための金属配線も左右に２分割され、抵抗素子上を通
過する金属配線の本数も減るため、より小さい抵抗素子
でＲストリングを構成することが可能となり、専有面積
を削減すると共に、抵抗素子同志の距離を一層縮減する
ことが可能となり、全ての抵抗素子に乗るノイズレベル
の差がさらに低減されることから、より高精度なＤＡ変
換器が構成できる。
【００５０】なお、上記各実施例では、半導体表面近傍
に形成されたＮ型拡散層からなる抵抗素子を例として本
発明を説明したが、例えば図６に示すように、半導体基
板（60）表面に形成された絶縁膜（61）上に形成された
ポリシリコン（Ｐ−Ｓｉ）（62）等からなる抵抗素子を
用いても同様の効果が得られることは明らかである。
に形成されたＮ型拡散層からなる抵抗素子を例として本
発明を説明したが、例えば図６に示すように、半導体基
板（60）表面に形成された絶縁膜（61）上に形成された
ポリシリコン（Ｐ−Ｓｉ）（62）等からなる抵抗素子を
用いても同様の効果が得られることは明らかである。
【００５１】また、上記各実施例では、単位抵抗を金属
配線で接続してなる抵抗素子でＲストリングを構成した
例で説明を行ったが、図７に示すように、帯状の抵抗体
（71）にコンタクトホール（72）を介して金属配線（7
3）でタップを設けた抵抗素子によりＲストリングを構
成しても同様の効果が得られることも明らかである。
配線で接続してなる抵抗素子でＲストリングを構成した
例で説明を行ったが、図７に示すように、帯状の抵抗体
（71）にコンタクトホール（72）を介して金属配線（7
3）でタップを設けた抵抗素子によりＲストリングを構
成しても同様の効果が得られることも明らかである。
【００５２】さらに、上記各実施例では、選択回路のス
イッチ素子として、ゲートに選択信号が印加されるＮチ
ャネル型ＭＯＳトランジスタ（ＭＯＳ−ＦＥＴ）を用い
て説明したが、図８に示すように、ゲートに選択信号
（Ａ）が印加されるＮチャネルＭＯＳトランジスタ
（Ｎ）と、ゲートに反転された選択信号（Ａ￣）が印加
されるＰチャネル型ＭＯＳトランジスタ（Ｐ）からなる
スイッチ素子を用いても、同様の効果が得られることも
明らかである。
イッチ素子として、ゲートに選択信号が印加されるＮチ
ャネル型ＭＯＳトランジスタ（ＭＯＳ−ＦＥＴ）を用い
て説明したが、図８に示すように、ゲートに選択信号
（Ａ）が印加されるＮチャネルＭＯＳトランジスタ
（Ｎ）と、ゲートに反転された選択信号（Ａ￣）が印加
されるＰチャネル型ＭＯＳトランジスタ（Ｐ）からなる
スイッチ素子を用いても、同様の効果が得られることも
明らかである。
【００５３】以上本発明を上記各実施態様に基づき説明
したが、本発明は、上記態様にのみ限定されるものでは
なく、本発明の原理に準ずる各種態様を含むことは勿論
である。
したが、本発明は、上記態様にのみ限定されるものでは
なく、本発明の原理に準ずる各種態様を含むことは勿論
である。
【００５４】
【発明の効果】以上説明したように本発明によれば、複
数の抵抗素子を直線状に配置してなる直列回路を複数個
蛇行させて形成されたＲストリングと、抵抗素子の接続
点から出力される電位を選択的に出力するためのスイッ
チ素子からなる選択回路をＲストリングの一側に配置し
たことにより、ノイズが印加された場合でも直線性誤差
が大幅に低減され、耐ノイズ性を大幅に向上すると共
に、さらにオフセット調整及びゲイン調整を施すことに
よって誤差が非常に小さい高精度なＤＡ変換器が構成で
きるという結果を有する。
数の抵抗素子を直線状に配置してなる直列回路を複数個
蛇行させて形成されたＲストリングと、抵抗素子の接続
点から出力される電位を選択的に出力するためのスイッ
チ素子からなる選択回路をＲストリングの一側に配置し
たことにより、ノイズが印加された場合でも直線性誤差
が大幅に低減され、耐ノイズ性を大幅に向上すると共
に、さらにオフセット調整及びゲイン調整を施すことに
よって誤差が非常に小さい高精度なＤＡ変換器が構成で
きるという結果を有する。
【００５５】また、本発明によれば、選択回路をＲスト
リングの相対する二辺に分割して配置することにより、
抵抗素子の各接続点と選択回路のスイッチ素子の一端を
接続するための金属配線も左右に２分割され、抵抗素子
上を通過する金属配線の本数が減少するため、より小さ
い抵抗素子でＲストリングを構成することが可能とさ
れ、面積が削減されると共に、抵抗素子同志の距離をよ
り縮減することが可能となり、全ての抵抗素子に乗るノ
イズレベルの差がさらに小さくなるため、より高精度な
ＤＡ変換器が構成できるという効果を有する。
リングの相対する二辺に分割して配置することにより、
抵抗素子の各接続点と選択回路のスイッチ素子の一端を
接続するための金属配線も左右に２分割され、抵抗素子
上を通過する金属配線の本数が減少するため、より小さ
い抵抗素子でＲストリングを構成することが可能とさ
れ、面積が削減されると共に、抵抗素子同志の距離をよ
り縮減することが可能となり、全ての抵抗素子に乗るノ
イズレベルの差がさらに小さくなるため、より高精度な
ＤＡ変換器が構成できるという効果を有する。
【図１】本発明の一実施例のレイアウトを示す図であ
る。
る。
【図２】本発明の一実施例の等価回路を示す図である。
【図３】本発明の別の実施例のレイアウトを示す図であ
る。
る。
【図４】本発明の別の実施例の等価回路を示す図であ
る。
る。
【図５】本発明に係るＤＡ変換器の入出力特性を説明す
る図である。 （Ａ） 理想的入出力特性とノイズ発生時の入出力特性
をそれぞれ模式的に説明する図である。 （Ｂ） オフセット調整及びゲイン調整後の入出力特性
を模式的に説明する図である。
る図である。 （Ａ） 理想的入出力特性とノイズ発生時の入出力特性
をそれぞれ模式的に説明する図である。 （Ｂ） オフセット調整及びゲイン調整後の入出力特性
を模式的に説明する図である。
【図６】本発明における抵抗素子をポリシリコン抵抗で
形成した場合の半導体基板の断面を示す図である。
形成した場合の半導体基板の断面を示す図である。
【図７】本発明における抵抗素子を帯状の抵抗体で形成
した場合を説明する図である。
した場合を説明する図である。
【図８】本発明における選択回路のスイッチ素子の別の
構成例を説明する図である。
構成例を説明する図である。
【図９】従来のＤＡ変換器のレイアウトを示す図であ
る。
る。
【図１０】従来のＤＡ変換器の等価回路を示す図であ
る。
る。
【図１１】従来の別の構成のＤＡ変換器のレイアウトを
示す図である。
示す図である。
【図１２】従来の別の構成のＤＡ変換器の等価回路を示
す図である。
す図である。
【図１３】従来のＤＡ変換器の入出力特性を説明する図
である。 （Ａ） 理想的入出力特性とノイズ発生時の入出力特性
を模式的に説明する図である。 （Ｂ） オフセット調整及びゲイン調整後の入出力特性
を模式的に説明する図である。
である。 （Ａ） 理想的入出力特性とノイズ発生時の入出力特性
を模式的に説明する図である。 （Ｂ） オフセット調整及びゲイン調整後の入出力特性
を模式的に説明する図である。
【図１４】（Ａ） 半導体基板上における抵抗素子とデ
ィジタル回路の配置を説明する図である。 （Ｂ） 図１４（Ａ）のＡ−Ａ′の断面を示し、デジタ
ル回路と抵抗素子の電気的結合を説明する図である。
ィジタル回路の配置を説明する図である。 （Ｂ） 図１４（Ａ）のＡ−Ａ′の断面を示し、デジタ
ル回路と抵抗素子の電気的結合を説明する図である。
【図１５】従来のさらに別の構成のＤＡ変換器のレイア
ウトを示す図である。
ウトを示す図である。
１，21，31′，31″，31′″ Ｒストリング ２，２′，２″，22′，22″，32′，32″，32′″ 選
択回路 ＋Ｖref，−Ｖref 基準電圧 Ａ00〜Ａ03，Ａ0〜Ａ3 選択信号 ＯＵＴ 出力 Ｒ00〜Ｒ15 抵抗素子 Ｓ00〜Ｓ15，Ｓ0〜Ｓ3 スイッチ素子
択回路 ＋Ｖref，−Ｖref 基準電圧 Ａ00〜Ａ03，Ａ0〜Ａ3 選択信号 ＯＵＴ 出力 Ｒ00〜Ｒ15 抵抗素子 Ｓ00〜Ｓ15，Ｓ0〜Ｓ3 スイッチ素子
Claims (5)
- 【請求項１】半導体基板表面近傍若しくは半導体基板表
面に形成された絶縁膜上に形成された複数の抵抗素子を
直線状に配置してなる直列回路を複数個蛇行させて形成
したＲストリングを備え、 前記抵抗素子の接続点から出力される電位を選択的に出
力するためのスイッチ素子からなる選択回路を前記Ｒス
トリングの少なくとも一側に配設することを特徴とする
ディジタルアナログ変換器。 - 【請求項２】前記Ｒストリングの相対する側にそれぞれ
前記選択回路を分割して配設することを特徴とする請求
項１記載のディジタルアナログ変換器。 - 【請求項３】抵抗素子を所定個数（ｎ個）毎直線状に配
置してなる直列回路を複数列（ｍ列）蛇行させて形成し
た抵抗体を備えたことを特徴とするディジタルアナログ
変換器。 - 【請求項４】前記抵抗素子の接続点から出力される電位
を選択的に出力するためのスイッチ素子を含む選択回路
を前記抵抗体により画成される領域とは別の領域に配設
することを特徴とする請求項３記載のディジタルアナロ
グ変換器。 - 【請求項５】前記選択回路を前記抵抗体により画成され
る領域と相隣る領域に配設することを特徴とする請求項
３記載のディジタルアナログ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6332857A JP2944442B2 (ja) | 1994-12-15 | 1994-12-15 | ディジタルアナログ変換器 |
| TW084113343A TW279289B (ja) | 1994-12-15 | 1995-12-14 | |
| KR1019950050401A KR100221754B1 (ko) | 1994-12-15 | 1995-12-15 | 저항기 스트링을 갖고 있는 디지탈/아날로그 변환기 |
| DE19546953A DE19546953B4 (de) | 1994-12-15 | 1995-12-15 | Halbleitervorrichtung beziehungsweise Digital-Analog-Wandler mit Widerstandsreihe |
| US08/573,039 US5680132A (en) | 1994-12-15 | 1995-12-15 | Digital to analog converter having a string of resistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6332857A JP2944442B2 (ja) | 1994-12-15 | 1994-12-15 | ディジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167847A true JPH08167847A (ja) | 1996-06-25 |
| JP2944442B2 JP2944442B2 (ja) | 1999-09-06 |
Family
ID=18259585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6332857A Expired - Fee Related JP2944442B2 (ja) | 1994-12-15 | 1994-12-15 | ディジタルアナログ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5680132A (ja) |
| JP (1) | JP2944442B2 (ja) |
| KR (1) | KR100221754B1 (ja) |
| DE (1) | DE19546953B4 (ja) |
| TW (1) | TW279289B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319613A (ja) * | 2003-04-14 | 2004-11-11 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及びそれを内蔵した半導体装置並びにそれらの製造方法 |
| JP2005072609A (ja) * | 2004-09-27 | 2005-03-17 | Fujitsu Ltd | 半導体装置 |
| JP2007279367A (ja) * | 2006-04-06 | 2007-10-25 | Mitsubishi Electric Corp | デコード回路および表示装置 |
| JP2014533070A (ja) * | 2011-11-08 | 2014-12-08 | 日本テキサス・インスツルメンツ株式会社 | 共有レジスタストリングを備えたデジタルアナログコンバータ |
| JP2016184820A (ja) * | 2015-03-25 | 2016-10-20 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| WO2021131909A1 (ja) * | 2019-12-27 | 2021-07-01 | ローム株式会社 | Ｄ／ａコンバータ、オーディオアンプ回路、それを用いた電子機器および車載オーディオシステム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10243604B4 (de) | 2002-09-19 | 2006-07-27 | Infineon Technologies Ag | Anordnung von mehreren Widerständen eines Halbleiter-Bauelements |
| US6911930B1 (en) * | 2003-12-15 | 2005-06-28 | Infineon Technologies Ag | Cell array with mismatch reduction |
| JP2007109912A (ja) * | 2005-10-14 | 2007-04-26 | Sony Corp | 半導体装置 |
| US8299820B2 (en) * | 2008-09-30 | 2012-10-30 | Infineon Technologies Austria Ag | Circuit including a resistor arrangement for actuation of a transistor |
| US8829946B2 (en) | 2008-09-30 | 2014-09-09 | Infineon Technologies Austria Ag | Circuit for driving a transistor dependent on a measurement signal |
| US10340935B1 (en) * | 2018-01-12 | 2019-07-02 | Dialog Semiconductor (Uk) Limited | Thermometer digital to analog converter |
| US11545480B2 (en) * | 2018-06-29 | 2023-01-03 | Texas Instruments Incorporated | Integrated circuit with single level routing |
Citations (3)
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| JPH03140017A (ja) * | 1989-10-26 | 1991-06-14 | Sharp Corp | 並列型ａ／ｄ変換器 |
| JPH06120832A (ja) * | 1992-10-06 | 1994-04-28 | Nec Corp | ディジタル−アナログ変換器 |
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| JPS60112327A (ja) * | 1983-11-22 | 1985-06-18 | Sharp Corp | Ｍｏｓ集積回路のｄａコンバ−タ |
| DE3526461A1 (de) * | 1985-07-24 | 1987-01-29 | Telefunken Electronic Gmbh | Widerstandskette |
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| JP2576253B2 (ja) * | 1990-02-09 | 1997-01-29 | 日本電気株式会社 | Ｄ／ａ変換装置 |
| US5059978A (en) * | 1990-12-20 | 1991-10-22 | Vlsi Technology, Inc. | Resistor-string digital to analog converters with auxiliary coarse ladders |
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-
1994
- 1994-12-15 JP JP6332857A patent/JP2944442B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-14 TW TW084113343A patent/TW279289B/zh active
- 1995-12-15 DE DE19546953A patent/DE19546953B4/de not_active Expired - Fee Related
- 1995-12-15 KR KR1019950050401A patent/KR100221754B1/ko not_active IP Right Cessation
- 1995-12-15 US US08/573,039 patent/US5680132A/en not_active Expired - Lifetime
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| US10725489B2 (en) | 2015-03-25 | 2020-07-28 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW279289B (ja) | 1996-06-21 |
| US5680132A (en) | 1997-10-21 |
| DE19546953A1 (de) | 1996-08-01 |
| JP2944442B2 (ja) | 1999-09-06 |
| KR960027367A (ko) | 1996-07-22 |
| DE19546953B4 (de) | 2005-12-22 |
| KR100221754B1 (ko) | 1999-09-15 |
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