JP2864877B2 - Ｄ／ａコンバータ - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
- H03M1/0646—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain by analogue redistribution among corresponding nodes of adjacent cells, e.g. using an impedance network connected among all comparator outputs in a flash converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に用い
て好適な、Ｄ／Ａコンバータに関する。
て好適な、Ｄ／Ａコンバータに関する。
【０００２】
【従来の技術】公知技術として知られているＤ／Ａコン
バータを図３に示す。同図において、３は、Ｄ／Ａコン
バータであり、入力されるデジタル信号をアナログ信号
に変換して出力する。このＤ／Ａコンバータ３は、一般
的には、ＣＭＯＳ型ＩＣにより構成され、抵抗分割型と
いわれている。次に、４はデコーダであり、３端子の入
力端子および８端子の出力端子を有している。このデコ
ーダ４の入力端子は低位ビットから端子Ｉ３０，Ｉ３１
およびＩ３２である。これらの入力端子には、低位ビッ
トから、各々、信号Ｓ３０，Ｓ３１およびＳ３２が供給
される。また、デコーダ４の出力端子は低位ビットから
端子Ｔ３０，Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３
５，Ｔ３６およびＴ３７である。これらの端子Ｉ３０〜
端子Ｉ３２に供給される値（「高レベル」または「低レ
ベル」）の組み合わせ（以下、信号値ｖａｌ３とす
る。）に応じて端子Ｔ３０〜端子３７のうちのいずれか
の端子が選択される。なお、端子Ｔ３０〜Ｔ３３が選択
された場合には、「高レベル」の信号値を出力し、端子
Ｔ３４〜端子Ｔ３７が選択された場合には、「低レベ
ル」の信号値を出力する。
バータを図３に示す。同図において、３は、Ｄ／Ａコン
バータであり、入力されるデジタル信号をアナログ信号
に変換して出力する。このＤ／Ａコンバータ３は、一般
的には、ＣＭＯＳ型ＩＣにより構成され、抵抗分割型と
いわれている。次に、４はデコーダであり、３端子の入
力端子および８端子の出力端子を有している。このデコ
ーダ４の入力端子は低位ビットから端子Ｉ３０，Ｉ３１
およびＩ３２である。これらの入力端子には、低位ビッ
トから、各々、信号Ｓ３０，Ｓ３１およびＳ３２が供給
される。また、デコーダ４の出力端子は低位ビットから
端子Ｔ３０，Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３
５，Ｔ３６およびＴ３７である。これらの端子Ｉ３０〜
端子Ｉ３２に供給される値（「高レベル」または「低レ
ベル」）の組み合わせ（以下、信号値ｖａｌ３とす
る。）に応じて端子Ｔ３０〜端子３７のうちのいずれか
の端子が選択される。なお、端子Ｔ３０〜Ｔ３３が選択
された場合には、「高レベル」の信号値を出力し、端子
Ｔ３４〜端子Ｔ３７が選択された場合には、「低レベ
ル」の信号値を出力する。
【０００３】次に、Ｆ３０〜Ｆ３７は、電界効果トラン
ジスタである。これらのうち、トランジスタＦ３０〜ト
ランジスタＦ３３は、ｎ型チャネルを形成する電界効果
トランジスタであり破線部ｐ３で表されるｐ−ｗｅｌｌ
上に構成される。トランジスタＦ３０〜トランジスタＦ
３３のゲートは、通常「低レベル」であり、ゲートが
「高レベル」になるとオン状態になる。一方、トランジ
スタＦ３４〜トランジスタＦ３７は、ｐ型チャネルを形
成する電界効果トランジスタであり、破線部ｎ３で表さ
れるｎ−ｗｅｌｌ上に構成される。トランジスタＦ３４
〜トランジスタＦ３７のゲートは、通常「高レベル」で
あり、「低レベル」になるとオン状態になる。なお、ト
ランジスタＦ３０〜トランジスタＦ３３およびトランジ
スタＦ３４〜トランジスタＦ３７の構造の一例を、各
々、図４の破線部４ａおよび破線部４ｂに示す。
ジスタである。これらのうち、トランジスタＦ３０〜ト
ランジスタＦ３３は、ｎ型チャネルを形成する電界効果
トランジスタであり破線部ｐ３で表されるｐ−ｗｅｌｌ
上に構成される。トランジスタＦ３０〜トランジスタＦ
３３のゲートは、通常「低レベル」であり、ゲートが
「高レベル」になるとオン状態になる。一方、トランジ
スタＦ３４〜トランジスタＦ３７は、ｐ型チャネルを形
成する電界効果トランジスタであり、破線部ｎ３で表さ
れるｎ−ｗｅｌｌ上に構成される。トランジスタＦ３４
〜トランジスタＦ３７のゲートは、通常「高レベル」で
あり、「低レベル」になるとオン状態になる。なお、ト
ランジスタＦ３０〜トランジスタＦ３３およびトランジ
スタＦ３４〜トランジスタＦ３７の構造の一例を、各
々、図４の破線部４ａおよび破線部４ｂに示す。
【０００４】次に、３０〜３７は抵抗である。また、Ｅ
３は電源電圧端子であり、ＧＮＤ３は、接地端子であ
る。抵抗３０〜抵抗３７は、それぞれ上述したトランジ
スタＦ３０〜トランジスタＦ３７に対応するように配置
されている。通常、端子Ｅ３には＋５Ｖの電圧が印加さ
れる。従って、図３中、ポイントＰＴ３における電位
は、理想的には、＋２．５Ｖの値になる。また、ｏｕｔ
３は、Ｄ／Ａコンバータ３の出力信号である。
３は電源電圧端子であり、ＧＮＤ３は、接地端子であ
る。抵抗３０〜抵抗３７は、それぞれ上述したトランジ
スタＦ３０〜トランジスタＦ３７に対応するように配置
されている。通常、端子Ｅ３には＋５Ｖの電圧が印加さ
れる。従って、図３中、ポイントＰＴ３における電位
は、理想的には、＋２．５Ｖの値になる。また、ｏｕｔ
３は、Ｄ／Ａコンバータ３の出力信号である。
【０００５】上述した構成において、デコーダ４の入力
端子Ｉ 32 ，Ｉ 31 ，Ｉ 30 に入力される信号Ｓ 32 ，Ｓ 31 ，Ｓ
30 、すなわちデコーダ４に供給される信号値ｖａｌ３が
「０００（ｂ）」の場合には、デコーダ４の端子Ｔ３０
が「高レベル」になりトランジスタＦ３０が選択され、
オン状態になる。このとき、信号ｏｕｔ３には、ＧＮＤ
３の電圧値が設定される。一方、供給される信号値ｖａ
ｌ３が「１００（ｂ）」の場合には、デコーダ４の端子
Ｔ３４が「低レベル」になりトランジスタＦ３４がオン
状態になる。抵抗３０〜３７は、端子Ｅ３とＧＮＤ３と
の間の電位差（通常５Ｖ）を８等分しているので、信号
ｏｕｔ３には、理想的には、２．５Ｖが設定される。
端子Ｉ 32 ，Ｉ 31 ，Ｉ 30 に入力される信号Ｓ 32 ，Ｓ 31 ，Ｓ
30 、すなわちデコーダ４に供給される信号値ｖａｌ３が
「０００（ｂ）」の場合には、デコーダ４の端子Ｔ３０
が「高レベル」になりトランジスタＦ３０が選択され、
オン状態になる。このとき、信号ｏｕｔ３には、ＧＮＤ
３の電圧値が設定される。一方、供給される信号値ｖａ
ｌ３が「１００（ｂ）」の場合には、デコーダ４の端子
Ｔ３４が「低レベル」になりトランジスタＦ３４がオン
状態になる。抵抗３０〜３７は、端子Ｅ３とＧＮＤ３と
の間の電位差（通常５Ｖ）を８等分しているので、信号
ｏｕｔ３には、理想的には、２．５Ｖが設定される。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のＤ／Ａコンバータ３では、抵抗３０〜抵抗３３およ
び抵抗３４〜抵抗３７が、各々、ｐ−ｗｅｌｌ上とｎ−
ｗｅｌｌ上に置かれている。ｐ−ｗｅｌｌと、ｎ−ｗｅ
ｌｌの間には、段差があり、物理的な高さが違っている
（図４参照）。そのため、レクチル上でのパターン幅が
同じでも製造プロセス中のフォトリソグラフィの際に膜
内多重反射効果によって抵抗パターンの幅が微妙に異な
ってくる。したがって、ｐ−ｗｅｌｌ上に形成された抵
抗のほうがｎ−ｗｅｌｌ上に形成された抵抗よりも抵抗
値が高い（または低い）という偏りが発生し、この偏り
がひどい場合には正確なアナログ信号出力を得ることが
できず、十分なリニアリティ精度が得られないという問
題点があった。
来のＤ／Ａコンバータ３では、抵抗３０〜抵抗３３およ
び抵抗３４〜抵抗３７が、各々、ｐ−ｗｅｌｌ上とｎ−
ｗｅｌｌ上に置かれている。ｐ−ｗｅｌｌと、ｎ−ｗｅ
ｌｌの間には、段差があり、物理的な高さが違っている
（図４参照）。そのため、レクチル上でのパターン幅が
同じでも製造プロセス中のフォトリソグラフィの際に膜
内多重反射効果によって抵抗パターンの幅が微妙に異な
ってくる。したがって、ｐ−ｗｅｌｌ上に形成された抵
抗のほうがｎ−ｗｅｌｌ上に形成された抵抗よりも抵抗
値が高い（または低い）という偏りが発生し、この偏り
がひどい場合には正確なアナログ信号出力を得ることが
できず、十分なリニアリティ精度が得られないという問
題点があった。
【０００７】また、抵抗パターンの抵抗値は、ウエハ面
内である分布を持っている。その例を、図２に示す。こ
れは、製造プロセスに起因して、抵抗パターンの薄膜の
膜厚がウエハ面内での場所によって微妙に異なること等
による。そのため、図３に示すＤ／Ａコンバータ３の各
抵抗を作るための抵抗パターンの抵抗値が、例えば、図
２に示すように、左から右に向かう方向に除々に下がっ
ていく分布を取る場合には、最も左寄りの抵抗３０が最
も抵抗値が高く、抵抗３１，３２と除々に低くなり、抵
抗３７の抵抗値が最も低くなる。そして、この偏りがひ
どい場合には、正確な信号値を信号ｏｕｔ３に設定する
ことができず、十分なリニアリティ精度が得られないと
いう問題点があった。本発明はこのような事情に鑑みて
なされたものであり、製造プロセスの様々な要因によっ
て影響を受けるリニアリティ精度を向上させたＤ／Ａコ
ンバータを提供することを目的とする。
内である分布を持っている。その例を、図２に示す。こ
れは、製造プロセスに起因して、抵抗パターンの薄膜の
膜厚がウエハ面内での場所によって微妙に異なること等
による。そのため、図３に示すＤ／Ａコンバータ３の各
抵抗を作るための抵抗パターンの抵抗値が、例えば、図
２に示すように、左から右に向かう方向に除々に下がっ
ていく分布を取る場合には、最も左寄りの抵抗３０が最
も抵抗値が高く、抵抗３１，３２と除々に低くなり、抵
抗３７の抵抗値が最も低くなる。そして、この偏りがひ
どい場合には、正確な信号値を信号ｏｕｔ３に設定する
ことができず、十分なリニアリティ精度が得られないと
いう問題点があった。本発明はこのような事情に鑑みて
なされたものであり、製造プロセスの様々な要因によっ
て影響を受けるリニアリティ精度を向上させたＤ／Ａコ
ンバータを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、この発明にあっては、入力されたディジタル信号に
応じてアナログ信号を出力するＤ／Ａコンバータにおい
て、各々、直列接続された複数の抵抗で構成された２つ
の抵抗群であって、これら抵抗群の片側半分が共にｐ−
ｗｅｌｌ上に形成され、反対側半分が共にｎ−ｗｅｌｌ
上に形成されるよう並列配置してなる第１，第２の抵抗
群と、前記第１の抵抗群の個々の抵抗の各接続点とアナ
ログ信号出力端の間に各々接続される複数のトランジス
タと、前記複数のトランジスタのうち前記デジタル信号
に応じたトランジスタのみを導通状態にする信号を出力
する指示信号出力手段とを具備し、前記ｐ−ｗｅｌｌ上
の抵抗パターンの幅と前記ｎ−ｗｅｌｌ上の抵抗パター
ンの幅の違いに起因する前記第１の抵抗群における片側
半分の抵抗値と反対側半分の抵抗値との違いを相殺する
ように、前記第１の抵抗群の両端と、電源および基準電
位との接続状態、並びに、第２の抵抗群と、電源および
基準電位との接続状態を、互いに異なら しめ、前記第１
および第２の抵抗群の中点同士を連結したことを特徴と
する。
に、この発明にあっては、入力されたディジタル信号に
応じてアナログ信号を出力するＤ／Ａコンバータにおい
て、各々、直列接続された複数の抵抗で構成された２つ
の抵抗群であって、これら抵抗群の片側半分が共にｐ−
ｗｅｌｌ上に形成され、反対側半分が共にｎ−ｗｅｌｌ
上に形成されるよう並列配置してなる第１，第２の抵抗
群と、前記第１の抵抗群の個々の抵抗の各接続点とアナ
ログ信号出力端の間に各々接続される複数のトランジス
タと、前記複数のトランジスタのうち前記デジタル信号
に応じたトランジスタのみを導通状態にする信号を出力
する指示信号出力手段とを具備し、前記ｐ−ｗｅｌｌ上
の抵抗パターンの幅と前記ｎ−ｗｅｌｌ上の抵抗パター
ンの幅の違いに起因する前記第１の抵抗群における片側
半分の抵抗値と反対側半分の抵抗値との違いを相殺する
ように、前記第１の抵抗群の両端と、電源および基準電
位との接続状態、並びに、第２の抵抗群と、電源および
基準電位との接続状態を、互いに異なら しめ、前記第１
および第２の抵抗群の中点同士を連結したことを特徴と
する。
【０００９】
【作用】上記構成によれば、ｐ−ｗｅｌｌ上の抵抗パタ
ーンの幅とｎ−ｗｅｌｌ上の抵抗パターンの幅とが異な
る場合、前記第１の抵抗群における片側半分の抵抗値と
反対側半分の抵抗値との抵抗値の偏りが相殺される。ま
た、第１の抵抗群の抵抗値がウエハ面内である分布を持
っている場合には、前記第１の抵抗群における抵抗値の
偏りが相殺される。
ーンの幅とｎ−ｗｅｌｌ上の抵抗パターンの幅とが異な
る場合、前記第１の抵抗群における片側半分の抵抗値と
反対側半分の抵抗値との抵抗値の偏りが相殺される。ま
た、第１の抵抗群の抵抗値がウエハ面内である分布を持
っている場合には、前記第１の抵抗群における抵抗値の
偏りが相殺される。
【００１０】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。
いて説明する。
【００１１】§１．実施例の構成 本発明におけるＤ／Ａコンバータの構成は図１に示す。
同図において、１は、３ビットのＤ／Ａコンバータであ
り、一般的にはＣＭＯＳ型ＩＣに使用され、抵抗分割型
のＤ／Ａコンバータに分類される。そして、このＤ／Ａ
コンバータ１は、入力されるデジタル信号をアナログ信
号に変換して出力する。次に、２はデコーダであり、３
端子の入力端子および８端子の出力端子を有している。
このデコーダ２の入力端子は低位ビットから端子Ｉ１
０，Ｉ１１およびＩ１２であり、各々、信号Ｓ１０，Ｓ
１１およびＳ１２が供給される。
同図において、１は、３ビットのＤ／Ａコンバータであ
り、一般的にはＣＭＯＳ型ＩＣに使用され、抵抗分割型
のＤ／Ａコンバータに分類される。そして、このＤ／Ａ
コンバータ１は、入力されるデジタル信号をアナログ信
号に変換して出力する。次に、２はデコーダであり、３
端子の入力端子および８端子の出力端子を有している。
このデコーダ２の入力端子は低位ビットから端子Ｉ１
０，Ｉ１１およびＩ１２であり、各々、信号Ｓ１０，Ｓ
１１およびＳ１２が供給される。
【００１２】また、デコーダ２の出力端子は低位ビット
から端子Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ
１５，Ｔ１６およびＴ１７である。そして、これら端子
Ｔ１０〜Ｔ１７で表される出力端子のうちいずれかが、
上述した端子Ｉ１０〜端子Ｉ１２に供給される値
（「１」または「０」）の組み合わせ（以下、信号値ｖ
ａｌ１とする。）に応じて選択されるようになってい
る。なお、端子Ｔ１０〜Ｔ１３が選択された（オン状
態）場合には「高レベル」の信号値を出力し、端子Ｔ１
４〜端子Ｔ１７が選択された（オン状態）場合には「低
レベル」の信号値を出力する。
から端子Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ
１５，Ｔ１６およびＴ１７である。そして、これら端子
Ｔ１０〜Ｔ１７で表される出力端子のうちいずれかが、
上述した端子Ｉ１０〜端子Ｉ１２に供給される値
（「１」または「０」）の組み合わせ（以下、信号値ｖ
ａｌ１とする。）に応じて選択されるようになってい
る。なお、端子Ｔ１０〜Ｔ１３が選択された（オン状
態）場合には「高レベル」の信号値を出力し、端子Ｔ１
４〜端子Ｔ１７が選択された（オン状態）場合には「低
レベル」の信号値を出力する。
【００１３】次に、トランジスタＦ１０〜トランジスタ
Ｆ１７は、電界効果トランジスタである。これらのう
ち、トランジスタＦ１０〜トランジスタＦ１３は、ｎ型
チャネルを形成する電界効果トランジスタであり破線部
ｐ１で表されるｐ−ｗｅｌｌ上に構成される。トランジ
スタＦ１０〜トランジスタＦ１３のゲートは、通常「低
レベル」であり、ゲートが「高レベル」になるとオン状
態になる。一方、トランジスタＦ１４〜トランジスタＦ
１７は、ｐ型チャネルを形成する電界効果トランジスタ
であり、破線部ｎ１で表されるｎ−ｗｅｌｌ上に構成さ
れる。トランジスタＦ１４〜トランジスタＦ１７のゲー
トは、通常「高レベル」であり、「低レベル」になると
オン状態になる。なお、トランジスタＦ１０〜トランジ
スタＦ１３およびトランジスタＦ１４〜トランジスタＦ
１７の構造を、各々、図４の破線部４ａおよび破線部４
ｂに示す。
Ｆ１７は、電界効果トランジスタである。これらのう
ち、トランジスタＦ１０〜トランジスタＦ１３は、ｎ型
チャネルを形成する電界効果トランジスタであり破線部
ｐ１で表されるｐ−ｗｅｌｌ上に構成される。トランジ
スタＦ１０〜トランジスタＦ１３のゲートは、通常「低
レベル」であり、ゲートが「高レベル」になるとオン状
態になる。一方、トランジスタＦ１４〜トランジスタＦ
１７は、ｐ型チャネルを形成する電界効果トランジスタ
であり、破線部ｎ１で表されるｎ−ｗｅｌｌ上に構成さ
れる。トランジスタＦ１４〜トランジスタＦ１７のゲー
トは、通常「高レベル」であり、「低レベル」になると
オン状態になる。なお、トランジスタＦ１０〜トランジ
スタＦ１３およびトランジスタＦ１４〜トランジスタＦ
１７の構造を、各々、図４の破線部４ａおよび破線部４
ｂに示す。
【００１４】次に、端子Ｅ１は、＋５．０Ｖの電源電圧
端子であり、ＧＮＤ１は接地端子である。１０ａ〜１７
ａおよび１０ｂ〜１７ｂは抵抗である。そして、同図に
示すように、抵抗１３ａと抵抗１４ａとの中点ＰＴ１お
よび抵抗１３ｂと抵抗１４ｂとの中点ＰＴ２が連結され
ている。また、抵抗１０ａ〜抵抗１３ａおよび抵抗１４
ｂ〜抵抗１７ｂはいずれもｐ−ｗｅｌｌ上（図４参照）
に配置され、抵抗１４ａ〜抵抗１７ａおよび抵抗１０ｂ
〜抵抗１３ｂはいずれもｎ−ｗｅｌｌ上（図４参照）に
配置されている。そして同図に示すように、抵抗１０ａ
〜抵抗１７ａは、各々、トランジスタＦ１０〜トランジ
スタＦ１７に対応している。
端子であり、ＧＮＤ１は接地端子である。１０ａ〜１７
ａおよび１０ｂ〜１７ｂは抵抗である。そして、同図に
示すように、抵抗１３ａと抵抗１４ａとの中点ＰＴ１お
よび抵抗１３ｂと抵抗１４ｂとの中点ＰＴ２が連結され
ている。また、抵抗１０ａ〜抵抗１３ａおよび抵抗１４
ｂ〜抵抗１７ｂはいずれもｐ−ｗｅｌｌ上（図４参照）
に配置され、抵抗１４ａ〜抵抗１７ａおよび抵抗１０ｂ
〜抵抗１３ｂはいずれもｎ−ｗｅｌｌ上（図４参照）に
配置されている。そして同図に示すように、抵抗１０ａ
〜抵抗１７ａは、各々、トランジスタＦ１０〜トランジ
スタＦ１７に対応している。
【００１５】抵抗１０ａ〜抵抗１３ａと抵抗１４ａ〜抵
抗１７ａとは、各々、ｐ−ｗｅｌｌ上とｎ−ｗｅｌｌ上
とに置かれているので両者の間には、抵抗偏りが生じ
る。しかし、それぞれ異なるｗｅｌｌ上にあり、かつ、
反対の位置にある抵抗と並列抵抗になっている（抵抗１
０ａ〜抵抗１３ａは抵抗１０ｂ〜抵抗１３ｂと、抵抗１
４ａ〜抵抗１７ａは抵抗１４ｂ〜抵抗１７ｂと、それぞ
れ並列抵抗になっている）ので、抵抗偏りは、相殺され
る。
抗１７ａとは、各々、ｐ−ｗｅｌｌ上とｎ−ｗｅｌｌ上
とに置かれているので両者の間には、抵抗偏りが生じ
る。しかし、それぞれ異なるｗｅｌｌ上にあり、かつ、
反対の位置にある抵抗と並列抵抗になっている（抵抗１
０ａ〜抵抗１３ａは抵抗１０ｂ〜抵抗１３ｂと、抵抗１
４ａ〜抵抗１７ａは抵抗１４ｂ〜抵抗１７ｂと、それぞ
れ並列抵抗になっている）ので、抵抗偏りは、相殺され
る。
【００１６】§２．実施例の動作 上述した構成において、端子Ｅ１に電源電圧が印加され
ると、供給されるデジタル信号をアナログ信号に変換し
て出力する動作を開始する。ｐ−ｗｅｌｌ上の抵抗パタ
ーンの幅とｎ−ｗｅｌｌ上の抵抗パターンの幅とが異な
る場合には、抵抗１０ａ〜抵抗１３ａおよび抵抗１４ｂ
〜抵抗１７ｂが一方の抵抗パターンを有し、抵抗１４ａ
〜抵抗１７ａおよび抵抗１０ｂ〜抵抗１３ｂが他方の抵
抗パターンを有する。しかしながら、中点ＰＴ１および
中点ＰＴ２が連結されると、この中点ＰＴ１と中点ＰＴ
２との電位は等電位になる。さらに、抵抗１０ａ〜抵抗
１７ａ、抵抗１０ｂ〜抵抗１７ｂを同図に示すようにレ
イアウトしたことにより、中点ＰＴ１と中点ＰＴ２の電
位は、＋２．５Ｖになる。したがって、抵抗１０ｂ〜抵
抗１７ｂを設けない場合に比してリニアリティ精度が向
上する。
ると、供給されるデジタル信号をアナログ信号に変換し
て出力する動作を開始する。ｐ−ｗｅｌｌ上の抵抗パタ
ーンの幅とｎ−ｗｅｌｌ上の抵抗パターンの幅とが異な
る場合には、抵抗１０ａ〜抵抗１３ａおよび抵抗１４ｂ
〜抵抗１７ｂが一方の抵抗パターンを有し、抵抗１４ａ
〜抵抗１７ａおよび抵抗１０ｂ〜抵抗１３ｂが他方の抵
抗パターンを有する。しかしながら、中点ＰＴ１および
中点ＰＴ２が連結されると、この中点ＰＴ１と中点ＰＴ
２との電位は等電位になる。さらに、抵抗１０ａ〜抵抗
１７ａ、抵抗１０ｂ〜抵抗１７ｂを同図に示すようにレ
イアウトしたことにより、中点ＰＴ１と中点ＰＴ２の電
位は、＋２．５Ｖになる。したがって、抵抗１０ｂ〜抵
抗１７ｂを設けない場合に比してリニアリティ精度が向
上する。
【００１７】例えば、「０００（ｂ）」の信号値を有す
る信号ｖａｌ１が供給されると、デコーダ２の端子Ｔ１
０が「高レベル」になりトランジスタＦ１０がオン状態
になる。このとき、信号ｏｕｔ１には、ＧＮＤ１の電圧
値「０Ｖ」が設定される。一方、供給される信号値ｖａ
ｌ１が、例えば、「１００（ｂ）」の場合には、デコー
ダ２の端子Ｔ１４が「低レベル」になりトランジスタＦ
１４がオン状態になる。ｐ−ｗｅｌｌ上とｎ−ｗｅｌｌ
上の抵抗パターンの違いが相殺されているため、信号ｏ
ｕｔ１には、電圧値として、「＋２．５Ｖ」の信号値が
設定され、出力される。
る信号ｖａｌ１が供給されると、デコーダ２の端子Ｔ１
０が「高レベル」になりトランジスタＦ１０がオン状態
になる。このとき、信号ｏｕｔ１には、ＧＮＤ１の電圧
値「０Ｖ」が設定される。一方、供給される信号値ｖａ
ｌ１が、例えば、「１００（ｂ）」の場合には、デコー
ダ２の端子Ｔ１４が「低レベル」になりトランジスタＦ
１４がオン状態になる。ｐ−ｗｅｌｌ上とｎ−ｗｅｌｌ
上の抵抗パターンの違いが相殺されているため、信号ｏ
ｕｔ１には、電圧値として、「＋２．５Ｖ」の信号値が
設定され、出力される。
【００１８】次に、抵抗パターンの抵抗値がウエハ面内
である分布を持っている場合について説明する。例え
ば、図１において、左から右の方向に抵抗値が除々に下
がっていく分布、すなわち、「抵抗１０ａ＝抵抗１７ｂ
＞抵抗１１ａ＝抵抗１６ｂ＞………抵抗１６ａ＝抵抗１
１ｂ＞抵抗１７ａ＝抵抗１０ｂ」という関係を持ってい
るとする。この場合、中点ＰＴ１と中点ＰＴ２を連結し
たことによって、中点ＰＴ１と中点ＰＴ２の電位が等し
くなる。さらに、抵抗１０ａ〜抵抗１７ａおよび抵抗１
０ｂ〜抵抗１７ｂを図１のようにレイアウトしたことに
よって、中点ＰＴ１と中点ＰＴ２の電位は、「＋２．５
Ｖ」になる。そのため、抵抗１０ａ〜抵抗１７ａの個々
の抵抗分割ポイント点毎の電位には多少の誤差は生じる
が、抵抗１０ｂ〜抵抗１７ｂがない場合に比して、リニ
アリティ精度が向上する。
である分布を持っている場合について説明する。例え
ば、図１において、左から右の方向に抵抗値が除々に下
がっていく分布、すなわち、「抵抗１０ａ＝抵抗１７ｂ
＞抵抗１１ａ＝抵抗１６ｂ＞………抵抗１６ａ＝抵抗１
１ｂ＞抵抗１７ａ＝抵抗１０ｂ」という関係を持ってい
るとする。この場合、中点ＰＴ１と中点ＰＴ２を連結し
たことによって、中点ＰＴ１と中点ＰＴ２の電位が等し
くなる。さらに、抵抗１０ａ〜抵抗１７ａおよび抵抗１
０ｂ〜抵抗１７ｂを図１のようにレイアウトしたことに
よって、中点ＰＴ１と中点ＰＴ２の電位は、「＋２．５
Ｖ」になる。そのため、抵抗１０ａ〜抵抗１７ａの個々
の抵抗分割ポイント点毎の電位には多少の誤差は生じる
が、抵抗１０ｂ〜抵抗１７ｂがない場合に比して、リニ
アリティ精度が向上する。
【００１９】§３．他の変形例 なお、上述した実施例においては、ＣＭＯＳ型ＩＣにこ
の配置を利用した場合について説明したが、他の種類、
例えば、ＮＭＯＳ型ＩＣやＰＭＯＳ型ＩＣにこのパター
ンレイアウトを使用した場合にも、リニアリティ精度の
向上の効果がある。
の配置を利用した場合について説明したが、他の種類、
例えば、ＮＭＯＳ型ＩＣやＰＭＯＳ型ＩＣにこのパター
ンレイアウトを使用した場合にも、リニアリティ精度の
向上の効果がある。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
各々、直列接続された複数の抵抗で構成された２つの抵
抗群であって、これら抵抗群の片側半分が共にｐ−ｗｅ
ｌｌ上に形成され、反対側半分が共にｎ−ｗｅｌｌ上に
形成されるよう並列配置してなる第１，第２の抵抗群に
関して、前記第１の抵抗群の両端と、電源および基準電
位との接続状態、並びに、第２の抵抗群と、電源および
基準電位との接続状態を、互いに異ならしめ、前記第１
および第２の抵抗群の中点同士を連結したので、ｐ−ｗ
ｅｌｌ上の抵抗パターンの幅とｎ−ｗｅｌｌ上の抵抗パ
ターンの幅との違いに起因する第１の抵抗群の片側半分
における抵抗値と反対側半分における抵抗値の偏りが相
殺される。したがって、精度の高いリニアリティ特性が
得られるという効果がある。また、第１の抵抗群におけ
る抵抗値がウエハ面内で、ある分布を持っている場合に
も、リニアリティ精度が向上するという効果がある。
各々、直列接続された複数の抵抗で構成された２つの抵
抗群であって、これら抵抗群の片側半分が共にｐ−ｗｅ
ｌｌ上に形成され、反対側半分が共にｎ−ｗｅｌｌ上に
形成されるよう並列配置してなる第１，第２の抵抗群に
関して、前記第１の抵抗群の両端と、電源および基準電
位との接続状態、並びに、第２の抵抗群と、電源および
基準電位との接続状態を、互いに異ならしめ、前記第１
および第２の抵抗群の中点同士を連結したので、ｐ−ｗ
ｅｌｌ上の抵抗パターンの幅とｎ−ｗｅｌｌ上の抵抗パ
ターンの幅との違いに起因する第１の抵抗群の片側半分
における抵抗値と反対側半分における抵抗値の偏りが相
殺される。したがって、精度の高いリニアリティ特性が
得られるという効果がある。また、第１の抵抗群におけ
る抵抗値がウエハ面内で、ある分布を持っている場合に
も、リニアリティ精度が向上するという効果がある。
【図１】 本発明の一実施例におけるＤ／Ａコンバータ
の構成を示す図である。
の構成を示す図である。
【図２】 ウエハ面内の一方向の抵抗値の分布を示す図
である。
である。
【図３】 従来の技術におけるＤ／Ａコンバータの構成
を示す図である。
を示す図である。
【図４】 一般的な電界効果トランジスタの構造を示す
断面図である。
断面図である。
１，３……Ｄ／Ａコンバータ、２，４……デコーダ、Ｅ
１，Ｅ３……端子、ＧＮＤ１，ＧＮＤ３……グランド、
ＰＴ１，ＰＴ２，ＰＴ３……中点、ｏｕｔ１，ｏｕｔ３
……端子、ｐ１，ｐ３，Ｎ１，Ｎ３……破線部、Ｆ１０
〜Ｆ１７，Ｆ３０〜Ｆ３７……トランジスタ、１０ａ〜
１７ａ，１０ｂ〜１７ｂ，３０〜３７……抵抗。
１，Ｅ３……端子、ＧＮＤ１，ＧＮＤ３……グランド、
ＰＴ１，ＰＴ２，ＰＴ３……中点、ｏｕｔ１，ｏｕｔ３
……端子、ｐ１，ｐ３，Ｎ１，Ｎ３……破線部、Ｆ１０
〜Ｆ１７，Ｆ３０〜Ｆ３７……トランジスタ、１０ａ〜
１７ａ，１０ｂ〜１７ｂ，３０〜３７……抵抗。
Claims (1)
- 【請求項１】 入力されたディジタル信号に応じてアナ
ログ信号を出力するＤ／Ａコンバータにおいて、各々、 直列接続された複数の抵抗で構成された２つの抵
抗群であって、これら抵抗群の片側半分が共にｐ−ｗｅ
ｌｌ上に形成され、反対側半分が共にｎ−ｗｅｌｌ上に
形成されるよう並列配置してなる第１，第２の抵抗群
と、 前記第１の抵抗群の個々の抵抗の各接続点とアナログ信
号出力端の間に各々接続される複数のトランジスタと、 前記複数のトランジスタのうち前記デジタル信号に応じ
たトランジスタのみを導通状態にする信号を出力する指
示信号出力手段とを具備し、 前記ｐ−ｗｅｌｌ上の抵抗パターンの幅と前記ｎ−ｗｅ
ｌｌ上の抵抗パターンの幅の違いに起因する前記第１の
抵抗群における片側半分の抵抗値と反対側半分の抵抗値
との違いを相殺するように、前記第１の抵抗群の両端
と、電源および基準電位との接続状態、並びに、第２の
抵抗群と、電源および基準電位との接続状態を、互いに
異ならしめ、前記第１および第２の抵抗群の中点同士を
連結したことを特徴とするＤ／Ａコンバータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153912A JP2864877B2 (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａコンバータ |
| US08/075,141 US5402127A (en) | 1992-06-12 | 1993-06-10 | Digital-to-analog converter |
| TW082104658A TW241388B (ja) | 1992-06-12 | 1993-06-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4153912A JP2864877B2 (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152425A JPH06152425A (ja) | 1994-05-31 |
| JP2864877B2 true JP2864877B2 (ja) | 1999-03-08 |
Family
ID=15572823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153912A Expired - Fee Related JP2864877B2 (ja) | 1992-06-12 | 1992-06-12 | Ｄ／ａコンバータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5402127A (ja) |
| JP (1) | JP2864877B2 (ja) |
| TW (1) | TW241388B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343411B1 (ko) * | 1999-05-26 | 2002-07-11 | 가네꼬 히사시 | 도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를구동하는 구동 유닛 |
| TWI283971B (en) | 2003-05-28 | 2007-07-11 | Yamaha Corp | D/A converter |
| US7385545B2 (en) * | 2006-08-31 | 2008-06-10 | Ati Technologies Inc. | Reduced component digital to analog decoder and method |
| JP6508455B2 (ja) * | 2015-01-19 | 2019-05-08 | セイコーエプソン株式会社 | Ｄ／ａ変換回路、発振器、電子機器及び移動体 |
| JP2018107771A (ja) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | 差動出力型ｄ／ａ変換器及びａ／ｄ変換器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338591A (en) * | 1981-06-09 | 1982-07-06 | Analog Devices, Incorporated | High resolution digital-to-analog converter |
| US4591826A (en) * | 1984-06-14 | 1986-05-27 | Harris Corporation | Gray code DAC ladder |
| JPS6126330A (ja) * | 1984-07-16 | 1986-02-05 | Toshiba Corp | 抵抗分圧回路 |
| JPS63164621A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | 基準電圧発生装置 |
| US4983973A (en) * | 1989-05-22 | 1991-01-08 | Brooktree Corporation | Non-linear analog-to-digital converter |
| JPH07105719B2 (ja) * | 1990-09-28 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| US5111205A (en) * | 1990-12-18 | 1992-05-05 | Vlsi Technology, Inc. | Digital-to-analog and analog-to-digital converters |
-
1992
- 1992-06-12 JP JP4153912A patent/JP2864877B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-10 US US08/075,141 patent/US5402127A/en not_active Expired - Lifetime
- 1993-06-11 TW TW082104658A patent/TW241388B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW241388B (ja) | 1995-02-21 |
| JPH06152425A (ja) | 1994-05-31 |
| US5402127A (en) | 1995-03-28 |
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