JPH07105719B2 - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPH07105719B2 JPH07105719B2 JP2259313A JP25931390A JPH07105719B2 JP H07105719 B2 JPH07105719 B2 JP H07105719B2 JP 2259313 A JP2259313 A JP 2259313A JP 25931390 A JP25931390 A JP 25931390A JP H07105719 B2 JPH07105719 B2 JP H07105719B2
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- output
- potential
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、低電源電圧下にあっても略正常に動作する
ディジタル・アナログ変換回路に関する。
ディジタル・アナログ変換回路に関する。
「従来の技術」 第３図は、抵抗ストリング形と呼ばれるディジタル・ア
ナログ変換回路の一例を示す回路図である。この図にお
いて、R0〜Rnは直列に接続された同一の抵抗である。こ
の直列接続された抵抗R0〜Rnの一端には、正電源電圧Vd
dが供給され、他端は接地されている。これら抵抗R0〜R
nは、例えば９ビットのディジタル・アナログ変換換回
路の場合、511本（29−１＝511）から構成される。SW0
〜SWnはトランジスタスイッチである。これらトランジ
スタスイッチSW0〜SWnのソース端子は、抵抗R0〜Rnの各
接続節点に接続され、ドレイン端子が出力端子T0に接続
されている。なお、以降ではこの抵抗R0〜Rnの各接続節
点を電圧節点と称する。そして、このような構成によれ
ば、ゲート信号によってトランジスタスイッチSW0〜SWn
の内のいずれか１つがオン状態になるよう制御され、こ
の結果、所定の出力電圧が発生する。このゲート信号は
図示されていない制御回路から出力されるものであり、
この制御回路は外部から供給されるディジタル信号に応
じて当該ゲート信号を生成するようになっている。
ナログ変換回路の一例を示す回路図である。この図にお
いて、R0〜Rnは直列に接続された同一の抵抗である。こ
の直列接続された抵抗R0〜Rnの一端には、正電源電圧Vd
dが供給され、他端は接地されている。これら抵抗R0〜R
nは、例えば９ビットのディジタル・アナログ変換換回
路の場合、511本（29−１＝511）から構成される。SW0
〜SWnはトランジスタスイッチである。これらトランジ
スタスイッチSW0〜SWnのソース端子は、抵抗R0〜Rnの各
接続節点に接続され、ドレイン端子が出力端子T0に接続
されている。なお、以降ではこの抵抗R0〜Rnの各接続節
点を電圧節点と称する。そして、このような構成によれ
ば、ゲート信号によってトランジスタスイッチSW0〜SWn
の内のいずれか１つがオン状態になるよう制御され、こ
の結果、所定の出力電圧が発生する。このゲート信号は
図示されていない制御回路から出力されるものであり、
この制御回路は外部から供給されるディジタル信号に応
じて当該ゲート信号を生成するようになっている。
ここで、上述したトランジスタスイッチSW0〜SWnは、通
常、MOS型トランジスタで構成される。このMOS型トラン
ジスタの内、Ｐチャネルトランジスタでは、ソースより
ゲートが低電位にあると、オン抵抗が小さく、一方、Ｎ
チャネルトランジスタでは、ソースよりゲートが高電位
にあると、オン抵抗が小さい。このため、図に示すよう
に（1/2）Vdd（Vdd:電源電圧）以下の電圧節点はＮチャ
ネルトランジスタが接続され、（1/2）VddからVddまで
の電圧節点はＰチャネルトランジスタが接続されてい
る。
常、MOS型トランジスタで構成される。このMOS型トラン
ジスタの内、Ｐチャネルトランジスタでは、ソースより
ゲートが低電位にあると、オン抵抗が小さく、一方、Ｎ
チャネルトランジスタでは、ソースよりゲートが高電位
にあると、オン抵抗が小さい。このため、図に示すよう
に（1/2）Vdd（Vdd:電源電圧）以下の電圧節点はＮチャ
ネルトランジスタが接続され、（1/2）VddからVddまで
の電圧節点はＰチャネルトランジスタが接続されてい
る。
「発明が解決しようとする課題」 ところで、上述した従来のディジタル・アナログ変換回
路に低い電源電圧を供給した場合、例えば、電源電圧Vd
dを2Vとした時、（1/2）Vddの電圧節点は1Vになる。こ
の電圧節点近傍に接続されるＰチャネルトランジスタに
あっては、第４図（イ）に示すように、ON状態にあって
は、ゲート端子Ｇが接地され、バックゲート端子BGにVd
d＝2Vが供給されている。このため、ゲート・ソース間
電圧Vgsは「−1V」であり、通常の閾電圧Vthp（−0.8
V）を越えている。この結果、ソース・バックゲート間
が逆バイアス状態でなければ、このトランジスタはオン
状態となり、低抵抗状態になる。しかしながら、このＰ
チャネルトランジスタでは、バックゲート・ソース間電
圧Vbgsが「1V」の逆バイアス状態であるため、高抵抗状
態になってしまう。一方、Ｎチャネルトランジスタにお
いても同様になる。すなわち、第４図（ロ）に示すよう
に、ゲート・ソース間電圧Vgsが「1V」で閾電圧Vthn
（0.8V）を越えているが、バックゲート・ソース間電圧
Vbgsが「−1V」の逆バイアス状態である。このため、Ｎ
チャネルトランジスタも高抵抗状態になる。
路に低い電源電圧を供給した場合、例えば、電源電圧Vd
dを2Vとした時、（1/2）Vddの電圧節点は1Vになる。こ
の電圧節点近傍に接続されるＰチャネルトランジスタに
あっては、第４図（イ）に示すように、ON状態にあって
は、ゲート端子Ｇが接地され、バックゲート端子BGにVd
d＝2Vが供給されている。このため、ゲート・ソース間
電圧Vgsは「−1V」であり、通常の閾電圧Vthp（−0.8
V）を越えている。この結果、ソース・バックゲート間
が逆バイアス状態でなければ、このトランジスタはオン
状態となり、低抵抗状態になる。しかしながら、このＰ
チャネルトランジスタでは、バックゲート・ソース間電
圧Vbgsが「1V」の逆バイアス状態であるため、高抵抗状
態になってしまう。一方、Ｎチャネルトランジスタにお
いても同様になる。すなわち、第４図（ロ）に示すよう
に、ゲート・ソース間電圧Vgsが「1V」で閾電圧Vthn
（0.8V）を越えているが、バックゲート・ソース間電圧
Vbgsが「−1V」の逆バイアス状態である。このため、Ｎ
チャネルトランジスタも高抵抗状態になる。
このような状況下において、上述したトランジスタスイ
ッチSW0〜SWnに順次、ゲート信号を供給し、その出力電
圧を見ると、第５図に示す出力特性になる。この図から
明らかなように、（1/2）Vddの近傍の電圧節点だけ適正
な出力が得られない動作となる。このように、従来のデ
ィジタル・アナログ変換回路にあっては、低い電源電圧
下で使用する場合、電圧節点（1/2）Vdd近傍のトランジ
スタスイッチが上述した理由により高抵抗（スイッチが
開放の）状態になるため、1/2Vdd付近の電圧を出力T0に
伝えられなくなり正常に動作しなくなるという欠点があ
る。
ッチSW0〜SWnに順次、ゲート信号を供給し、その出力電
圧を見ると、第５図に示す出力特性になる。この図から
明らかなように、（1/2）Vddの近傍の電圧節点だけ適正
な出力が得られない動作となる。このように、従来のデ
ィジタル・アナログ変換回路にあっては、低い電源電圧
下で使用する場合、電圧節点（1/2）Vdd近傍のトランジ
スタスイッチが上述した理由により高抵抗（スイッチが
開放の）状態になるため、1/2Vdd付近の電圧を出力T0に
伝えられなくなり正常に動作しなくなるという欠点があ
る。
この発明は上述した事情に鑑みてなされたもので、低電
源電圧下にあっても略正常に動作することができるディ
ジタル・アナログ変換回路を提供することを目的として
いる。
源電圧下にあっても略正常に動作することができるディ
ジタル・アナログ変換回路を提供することを目的として
いる。
「課題を解決するための手段」 この発明は、複数の抵抗素子が直列接続され、その一端
に電源電圧が供給されると共に、他端が接地してなる抵
抗路の各電圧節点に設けられたスイッチ手段の開閉に応
じて所定の電圧出力を出力端子に供給するディジタル・
アナログ変換回路において、前記電圧節点のうち、前記
電源電圧の中点電位近傍であってなおかつ中点電位もし
くは中点電位よりも低電位の電圧節点に設けられ、基板
電位が可変な第１のタイプのトランジスタ素子のバック
ゲート端子をソース端子に接続してなる第１のスイッチ
手段と、前記電圧節点のうち、前記中点電位の近傍であ
ってなおかつ中点電位よりも高電位の電圧節点に設けら
れ、第１のタイプのトランジスタ素子と、基板電位が固
定された第２のタイプのトランジスタ素子とを並列接続
してなる第２のスイッチ手段と、固定電圧を発生する電
圧発生手段と、前記固定電圧を入力として、前記電源電
圧が所定値以下となった場合にハイレベル（又はローレ
ベル）を出力する電圧比較手段と、一端に前記電源電圧
が供給され、前記電圧比較手段の出力がハイレベル（又
はローレベル）となった場合にオンとなる第３のスイッ
チ手段と、同一の抵抗値を持つ２つの抵抗素子と、一端
が接地され、前記電圧比較手段の出力がハイレベル（又
はローレベル）となった場合にオンとなる第４のスイッ
チ手段とを直列接続してなり、前記２つの抵抗素子の接
続点を前記出力端子に接続したレベル発生回路とを具備
することを特徴としている 「作用」 上記構成によれば、電源電圧が所定値以下となった場
合、電圧比較手段の出力がハイレベル（又はローレベ
ル）となるため、第３のスイッチ手段と第４のスイッチ
手段がオンとなり、２つの抵抗素子の接続点に中点電位
が発生し、また、中点電位近傍であって、なおかつ中点
電位もしくは中点電位よりも低電位の電圧節点に設けら
れた第１のスイッチ手段では、逆バイアスにならずに低
抵抗状態でオン状態になり、一方、中点電位近傍であっ
て、なおかつ中点電位よりも高電位の電圧節点に設けら
れた第２のスイッチ手段では、レベル発生回路が供給す
る中点電位に接続されて低抵抗状態となる。これによ
り、低電源電圧下でも略正常に動作する。
に電源電圧が供給されると共に、他端が接地してなる抵
抗路の各電圧節点に設けられたスイッチ手段の開閉に応
じて所定の電圧出力を出力端子に供給するディジタル・
アナログ変換回路において、前記電圧節点のうち、前記
電源電圧の中点電位近傍であってなおかつ中点電位もし
くは中点電位よりも低電位の電圧節点に設けられ、基板
電位が可変な第１のタイプのトランジスタ素子のバック
ゲート端子をソース端子に接続してなる第１のスイッチ
手段と、前記電圧節点のうち、前記中点電位の近傍であ
ってなおかつ中点電位よりも高電位の電圧節点に設けら
れ、第１のタイプのトランジスタ素子と、基板電位が固
定された第２のタイプのトランジスタ素子とを並列接続
してなる第２のスイッチ手段と、固定電圧を発生する電
圧発生手段と、前記固定電圧を入力として、前記電源電
圧が所定値以下となった場合にハイレベル（又はローレ
ベル）を出力する電圧比較手段と、一端に前記電源電圧
が供給され、前記電圧比較手段の出力がハイレベル（又
はローレベル）となった場合にオンとなる第３のスイッ
チ手段と、同一の抵抗値を持つ２つの抵抗素子と、一端
が接地され、前記電圧比較手段の出力がハイレベル（又
はローレベル）となった場合にオンとなる第４のスイッ
チ手段とを直列接続してなり、前記２つの抵抗素子の接
続点を前記出力端子に接続したレベル発生回路とを具備
することを特徴としている 「作用」 上記構成によれば、電源電圧が所定値以下となった場
合、電圧比較手段の出力がハイレベル（又はローレベ
ル）となるため、第３のスイッチ手段と第４のスイッチ
手段がオンとなり、２つの抵抗素子の接続点に中点電位
が発生し、また、中点電位近傍であって、なおかつ中点
電位もしくは中点電位よりも低電位の電圧節点に設けら
れた第１のスイッチ手段では、逆バイアスにならずに低
抵抗状態でオン状態になり、一方、中点電位近傍であっ
て、なおかつ中点電位よりも高電位の電圧節点に設けら
れた第２のスイッチ手段では、レベル発生回路が供給す
る中点電位に接続されて低抵抗状態となる。これによ
り、低電源電圧下でも略正常に動作する。
「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。第１図はこの発明による一実施例の構成を示す回路
図であって、電圧接点（1/2）Vdd付近の回路を示してい
る。この図において、R,R,R…は直列に接続された同一
の抵抗であり、これらの接続節点が各電圧節点を形成し
ている。１は（1/2）Vdd以下の電圧節点側に接続される
トランジスタスイッチである。このトランジスタスイッ
チ１は、バックゲート端子の電位が可変の構成（Ｐウェ
ル構造）なので、バックゲート端子をソース端子に接続
したＮチャネルMOSトランジスタにより構成されてい
る。２は（1/2）Vddより大きい電圧節点側に接続される
トランジスタスイッチであり、Ｎチャネルトランジスタ
とＰチャネルトランジスタとが並列に接続されて構成さ
れている。Ｐチャネルトランジスタのバックゲート電位
はVddに固定の構造である。このようなスイッチングト
ランジスタ1,2の各ソース端子は、各電圧節点に接続さ
れると共に、各ドレイン端子が出力端子T0接続される。
また、この出力端子T0は、（1/2）Vddレベルを発生する
レベル発生回路３と接続されている。このレベル発生回
路３は、ＰチャネルトランジスタTr1と、２つの同一抵
抗Rexと、ＮチャネルトランジスタTr2とが直列に接続さ
れており、ＰチャンネルトランジスタTr1のソース端子
に電源電圧Vddが供給され、ＮチャネルトランジスタTr2
のソース端子が接地されている。そして、これらトラン
ジスタTr1,Tr2の各ゲート端子には、信号STが供給され
るようになっている。こうした構成によるレベル発生回
路３は、信号STに応じてこれらトランジスタTr1,Tr2が
オン状態になり、抵抗Rex同士の接続点に中点電圧（1/
2）Vddを発生し、これを出力端子T0供給する。
る。第１図はこの発明による一実施例の構成を示す回路
図であって、電圧接点（1/2）Vdd付近の回路を示してい
る。この図において、R,R,R…は直列に接続された同一
の抵抗であり、これらの接続節点が各電圧節点を形成し
ている。１は（1/2）Vdd以下の電圧節点側に接続される
トランジスタスイッチである。このトランジスタスイッ
チ１は、バックゲート端子の電位が可変の構成（Ｐウェ
ル構造）なので、バックゲート端子をソース端子に接続
したＮチャネルMOSトランジスタにより構成されてい
る。２は（1/2）Vddより大きい電圧節点側に接続される
トランジスタスイッチであり、Ｎチャネルトランジスタ
とＰチャネルトランジスタとが並列に接続されて構成さ
れている。Ｐチャネルトランジスタのバックゲート電位
はVddに固定の構造である。このようなスイッチングト
ランジスタ1,2の各ソース端子は、各電圧節点に接続さ
れると共に、各ドレイン端子が出力端子T0接続される。
また、この出力端子T0は、（1/2）Vddレベルを発生する
レベル発生回路３と接続されている。このレベル発生回
路３は、ＰチャネルトランジスタTr1と、２つの同一抵
抗Rexと、ＮチャネルトランジスタTr2とが直列に接続さ
れており、ＰチャンネルトランジスタTr1のソース端子
に電源電圧Vddが供給され、ＮチャネルトランジスタTr2
のソース端子が接地されている。そして、これらトラン
ジスタTr1,Tr2の各ゲート端子には、信号STが供給され
るようになっている。こうした構成によるレベル発生回
路３は、信号STに応じてこれらトランジスタTr1,Tr2が
オン状態になり、抵抗Rex同士の接続点に中点電圧（1/
2）Vddを発生し、これを出力端子T0供給する。
信号STは、第２図に示す比較回路４から出力される。こ
の比較回路４は、負荷抵抗として動作するＰチャネルト
ランジスタTr3と、順方向電圧降下させるダイオードD1,
D2と、シュミットトリガインバータINV1と、インバータ
INV1とから構成されている。このような構成によれば、
シュミットトリガインバータINV1の入力電圧はダイオー
ドD1、D2により略1.2〜1.4Vに固定されるため、電源電
圧Vddが略3Vより高い場合には、シュミットトリガイン
バータINV1の入力しきい値電圧［約（1/2）Vdd］より入
力電圧が低い“L"（ローレベル）と見なされる状態とな
り、シュミットトリガインバータINV1の出力は“H"（ハ
イレベル）、インバータINV2の出力信号STは“L"（ロー
レベル）となる。一方、電源電圧Vddが2V程度と低い場
合には、シュミットトリガインバータINV1の入力電圧は
“H"（ハイレベル）と見なされる状態となり、シュミッ
トトリガインバータINV1の出力は“L"（ローレベル）、
インバータINV2の出力信号STが“H"（ハイレベル）とな
る。
の比較回路４は、負荷抵抗として動作するＰチャネルト
ランジスタTr3と、順方向電圧降下させるダイオードD1,
D2と、シュミットトリガインバータINV1と、インバータ
INV1とから構成されている。このような構成によれば、
シュミットトリガインバータINV1の入力電圧はダイオー
ドD1、D2により略1.2〜1.4Vに固定されるため、電源電
圧Vddが略3Vより高い場合には、シュミットトリガイン
バータINV1の入力しきい値電圧［約（1/2）Vdd］より入
力電圧が低い“L"（ローレベル）と見なされる状態とな
り、シュミットトリガインバータINV1の出力は“H"（ハ
イレベル）、インバータINV2の出力信号STは“L"（ロー
レベル）となる。一方、電源電圧Vddが2V程度と低い場
合には、シュミットトリガインバータINV1の入力電圧は
“H"（ハイレベル）と見なされる状態となり、シュミッ
トトリガインバータINV1の出力は“L"（ローレベル）、
インバータINV2の出力信号STが“H"（ハイレベル）とな
る。
次に、上記構成による実施例の動作について説明する。
低電源電圧下における動作 この場合、例えば、電源電圧Vddを2Vとして動作させる
場合を考える。低電源電圧においては、比較回路４の出
力である信号STが“H"レベルとなるので、レベル発生回
路３のトランジスタTr1、Tr2が共にオンとなって、２つ
の抵抗Rexの接続点において常に（1/2）Vddの電位が生
じる。
場合を考える。低電源電圧においては、比較回路４の出
力である信号STが“H"レベルとなるので、レベル発生回
路３のトランジスタTr1、Tr2が共にオンとなって、２つ
の抵抗Rexの接続点において常に（1/2）Vddの電位が生
じる。
まず、第１図において、（1/2）Vddの中点に接続される
トランジスタスイッチ１にあっては、バックゲート端子
がソース端子に接続されているため、トランジスタスイ
ッチ１がオンとなって、（1/2）Vddが出力端Toへ供給さ
れる。この場合、レベル発生回路３からも（1/2）Vddの
電圧が発生しているが、この回路の出力電圧自体は（1/
2）Vddとなる。
トランジスタスイッチ１にあっては、バックゲート端子
がソース端子に接続されているため、トランジスタスイ
ッチ１がオンとなって、（1/2）Vddが出力端Toへ供給さ
れる。この場合、レベル発生回路３からも（1/2）Vddの
電圧が発生しているが、この回路の出力電圧自体は（1/
2）Vddとなる。
次に、第１図に示されるトランジスタスイッチ１よりも
下側に設けられたトランジスタスイッチ１（図示略）に
あっては、上記同様にバックゲート端子がソース端子に
接続されているため、このトランジスタスイッチがオン
となる。そして、抵抗Ｒの分圧比に応じた電位、（１ボ
ルト以下の電位であって、たとえば0.9ボルト、0.8ボル
トなど）が出力へ現れる。なおこの場合、出力端Toには
レベル発生回路３が接続されているため、出力端Toの
（１ボルト以下の）電位が（1/2）Vddによって吊り上げ
られる格好となり、その結果、中点電位より下に位置す
るトランジスタスイッチをオンさせたときの出力端Toの
電位は、第５図に示した出力に比べると若干だけ上昇す
る。
下側に設けられたトランジスタスイッチ１（図示略）に
あっては、上記同様にバックゲート端子がソース端子に
接続されているため、このトランジスタスイッチがオン
となる。そして、抵抗Ｒの分圧比に応じた電位、（１ボ
ルト以下の電位であって、たとえば0.9ボルト、0.8ボル
トなど）が出力へ現れる。なおこの場合、出力端Toには
レベル発生回路３が接続されているため、出力端Toの
（１ボルト以下の）電位が（1/2）Vddによって吊り上げ
られる格好となり、その結果、中点電位より下に位置す
るトランジスタスイッチをオンさせたときの出力端Toの
電位は、第５図に示した出力に比べると若干だけ上昇す
る。
また、トランジスタスイッチ２にあっては、このトラン
ジスタスイッチを構成するＰチャネルトランジスタ、Ｎ
チャネルトランジスタのいずれもがオンとならない。し
かし、このトランジスタがオンしなくとも、レベル発生
回路３から供給される電圧、すなわち（1/2）Vddにより
近似的な出力電圧値が出力端Toに得られる。この結果、
低抵抗状態となり、従来問題となっていた高抵抗（スイ
ッチが開放の）状態による段差のできるような応答が解
消され、略正常な動作が実現される。
ジスタスイッチを構成するＰチャネルトランジスタ、Ｎ
チャネルトランジスタのいずれもがオンとならない。し
かし、このトランジスタがオンしなくとも、レベル発生
回路３から供給される電圧、すなわち（1/2）Vddにより
近似的な出力電圧値が出力端Toに得られる。この結果、
低抵抗状態となり、従来問題となっていた高抵抗（スイ
ッチが開放の）状態による段差のできるような応答が解
消され、略正常な動作が実現される。
通常の電源電圧下における動作 電源電圧Vddが大きい時には、比較回路４から出力され
る信号STが“L"（ローレベル）であるから、レベル発生
回路３はオフ状態となる。しかも、トランジスタスイッ
チ1,2は、低抵抗状態で「オン」されるので、正常に動
作する。
る信号STが“L"（ローレベル）であるから、レベル発生
回路３はオフ状態となる。しかも、トランジスタスイッ
チ1,2は、低抵抗状態で「オン」されるので、正常に動
作する。
なお、上記実施例は、トランジスタスイッチ1,2がＰウ
ェル構造によって形成され、Ｎチャネルトランジスタの
バックゲート電圧を制御する場合を説明したものであ
る。これに替えて、Ｎウェル構造としても勿論可能であ
り、この場合にはＰチャネルとＮチャネルとが反対にな
る。すなわち、上記実施例とは全く反対にして、Ｐチャ
ネルトランジスタのバックゲート端子をソース端子に接
続し、（1/2）Vdd以下の電圧節点側にＰチャネルトラン
ジスタを並列接続する形になる。
ェル構造によって形成され、Ｎチャネルトランジスタの
バックゲート電圧を制御する場合を説明したものであ
る。これに替えて、Ｎウェル構造としても勿論可能であ
り、この場合にはＰチャネルとＮチャネルとが反対にな
る。すなわち、上記実施例とは全く反対にして、Ｐチャ
ネルトランジスタのバックゲート端子をソース端子に接
続し、（1/2）Vdd以下の電圧節点側にＰチャネルトラン
ジスタを並列接続する形になる。
「発明の効果」 以上説明したように、この発明によれば、電源電圧が所
定値以下となった場合、中点電位近傍であって、なおか
つ中点電位もしくは中点電位よりも低電位の電圧節点に
設けられた第１のスイッチ手段では、逆バイアスになら
ずに低抵抗状態でオン状態になり、一方、中点電位近傍
であって、なおかつ中点電位よりも高電位の電圧節点に
設けられた第２のスイッチ手段では、レベル発生回路が
供給する中点電位に接続されて低抵抗状態となるので、
低電源電圧下にあっても略正常に動作することができ
る。また、逆バイアスが問題となるスイッチ手段だけを
第１のスイッチ手段ならびに第２のスイッチ手段で構成
したので、簡単な回路構成とすることができる。
定値以下となった場合、中点電位近傍であって、なおか
つ中点電位もしくは中点電位よりも低電位の電圧節点に
設けられた第１のスイッチ手段では、逆バイアスになら
ずに低抵抗状態でオン状態になり、一方、中点電位近傍
であって、なおかつ中点電位よりも高電位の電圧節点に
設けられた第２のスイッチ手段では、レベル発生回路が
供給する中点電位に接続されて低抵抗状態となるので、
低電源電圧下にあっても略正常に動作することができ
る。また、逆バイアスが問題となるスイッチ手段だけを
第１のスイッチ手段ならびに第２のスイッチ手段で構成
したので、簡単な回路構成とすることができる。
第１図はこの発明による一実施例の構成を示す回路図、
第２図は同実施例における比較回路４の構成を示す回路
図、第３図〜第５図は従来例を説明するため図である。 １……トランジスタスイッチ（第１のスイッチ手段）、 ２……トランジスタスイッチ（第２のスイッチ手段）、 ３……レベル発生回路。
第２図は同実施例における比較回路４の構成を示す回路
図、第３図〜第５図は従来例を説明するため図である。 １……トランジスタスイッチ（第１のスイッチ手段）、 ２……トランジスタスイッチ（第２のスイッチ手段）、 ３……レベル発生回路。
Claims (1)
- 【請求項１】複数の抵抗素子が直列接続され、その一端
に電源電圧が供給されると共に、他端が接地してなる抵
抗路の各電圧節点に設けられたスイッチ手段の開閉に応
じて所定の電圧出力を出力端子に供給するディジタル・
アナログ変換回路において、 前記電圧節点のうち、前記電源電圧の中点電位近傍であ
ってなおかつ中点電位もしくは中点電位よりも低電位の
電圧節点に設けられ、基板電位が可変な第１のタイプの
トランジスタ素子のバックゲート端子をソース端子に接
続してなる第１のスイッチ手段と、 前記電圧節点のうち、前記中点電位の近傍であってなお
かつ中点電位よりも高電位の電圧節点に設けられ、第１
のタイプのトランジスタ素子と、基板電位が固定された
第２のタイプのトランジスタ素子とを並列接続してなる
第２のスイッチ手段と、 固定電圧を発生する電圧発生手段と、 前記固定電圧を入力として、前記電源電圧が所定値以下
となった場合にハイレベル（又はローレベル）を出力す
る電圧比較手段と、 一端に前記電源電圧が供給され、前記電圧比較手段の出
力がハイレベル（又はローレベル）となった場合にオン
となる第３のスイッチ手段と、同一の抵抗値を持つ２つ
の抵抗素子と、一端が接地され、前記電圧比較手段の出
力がハイレベル（又はローレベル）となった場合にオン
となる第４のスイッチ手段とを直列接続してなり、前記
２つの抵抗素子の接続点を前記出力端子に接続したレベ
ル発生回路と を具備することを特徴とするディジタル・アナログ変換
回路．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259313A JPH07105719B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259313A JPH07105719B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137915A JPH04137915A (ja) | 1992-05-12 |
| JPH07105719B2 true JPH07105719B2 (ja) | 1995-11-13 |
Family
ID=17332347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259313A Expired - Lifetime JPH07105719B2 (ja) | 1990-09-28 | 1990-09-28 | ディジタル・アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105719B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258758A (en) * | 1991-01-31 | 1993-11-02 | Crystal Semiconductor Corporation | DAC shutdown for low power supply condition |
| JP2864877B2 (ja) * | 1992-06-12 | 1999-03-08 | ヤマハ株式会社 | Ｄ／ａコンバータ |
| US7589653B2 (en) * | 2007-02-23 | 2009-09-15 | Stmicroelectronics Asia Pacific Pte. Ltd. | Output architecture for LCD panel column driver |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447129A (en) * | 1987-08-18 | 1989-02-21 | Sanyo Electric Co | Da conversion circuit |
| JPH02202121A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | デジタル―アナログ変換回路 |
-
1990
- 1990-09-28 JP JP2259313A patent/JPH07105719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04137915A (ja) | 1992-05-12 |
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