JPH02202121A - デジタル―アナログ変換回路 - Google Patents
デジタル―アナログ変換回路Info
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- JPH02202121A JPH02202121A JP2125789A JP2125789A JPH02202121A JP H02202121 A JPH02202121 A JP H02202121A JP 2125789 A JP2125789 A JP 2125789A JP 2125789 A JP2125789 A JP 2125789A JP H02202121 A JPH02202121 A JP H02202121A
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- conversion circuit
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 25
- 230000000694 effects Effects 0.000 abstract description 8
- 238000009966 trimming Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル−アナログ変換回路、特に、ＭＯＳモ
ノリシックＩＣ化された逐次比較型デジタル−アナログ
変換回路に適した抵抗ストリング型のデジタル−アナロ
グ変換回路に関する。
ノリシックＩＣ化された逐次比較型デジタル−アナログ
変換回路に適した抵抗ストリング型のデジタル−アナロ
グ変換回路に関する。
従来のデジタル−アナログ変換回路について図面を参照
して詳細に説明する。
して詳細に説明する。
第５図は従来のデジタル−アナログ変換回路の一例を示
すブロック図である。
すブロック図である。
第５図に示すデジタル−アナログ変換回路は、抵抗素子
に拡散層が用いられ、所望の抵抗の絶対値確保と、分割
された抵抗の個々の相対精度のバラツキを考慮すると、
抵抗の形状を大きくする必要がある。
に拡散層が用いられ、所望の抵抗の絶対値確保と、分割
された抵抗の個々の相対精度のバラツキを考慮すると、
抵抗の形状を大きくする必要がある。
このため、チップ面積に対してデジタル−アナログ変換
回路の抵抗素子の占める割合が大きくなり、この抵抗素
子の占有面積が大きくなる程、チップとチップを載せる
金属板であるリードフレームおよびチップとリードフレ
ームを接着させるペースト材料等の熱膨張率の違いによ
り起るピエゾ効果の影響、あるいは拡散層形成時の熱処
理における温度差等の影響を受け、相対精度が劣化する
。
回路の抵抗素子の占める割合が大きくなり、この抵抗素
子の占有面積が大きくなる程、チップとチップを載せる
金属板であるリードフレームおよびチップとリードフレ
ームを接着させるペースト材料等の熱膨張率の違いによ
り起るピエゾ効果の影響、あるいは拡散層形成時の熱処
理における温度差等の影響を受け、相対精度が劣化する
。
そうなると、単位抵抗の接続点における節点電圧が理想
電圧からずれ、誤差が大きくなってくる。
電圧からずれ、誤差が大きくなってくる。
第６図は各節点の理想電圧■と、ピエゾ効果の影響を受
けたデジタル−アナログ変換回路の節点電圧■を示すグ
ラフである。
けたデジタル−アナログ変換回路の節点電圧■を示すグ
ラフである。
上述した従来のデジタル−アナログ変換回路はピエゾ効
果等の影響を受け、所望の節点電圧を供給することがで
きず、特に抵抗ストリングの中間点での誤差が大きくな
るという欠点があった。
果等の影響を受け、所望の節点電圧を供給することがで
きず、特に抵抗ストリングの中間点での誤差が大きくな
るという欠点があった。
本発明のデジタル−アナログ変換回路は、第１の電圧源
と第２の電圧源との間に単位抵抗を直列に接続しそれぞ
れの接続点の電圧を出力する抵抗ストリング型のデジタ
ル−アナログ変換回路において、前記抵抗ストリングの
中点に接続されるバイアス回路を含んで構成される。
と第２の電圧源との間に単位抵抗を直列に接続しそれぞ
れの接続点の電圧を出力する抵抗ストリング型のデジタ
ル−アナログ変換回路において、前記抵抗ストリングの
中点に接続されるバイアス回路を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図、第２図は
その詳細を示すブロック図である。
その詳細を示すブロック図である。
第１図および第２図に示すデジタル−アナログ変換回路
は、基準電圧源５０と接地電圧との間に抵抗ストリング
型のデジタル−アナログ変換回路２とバイアス回路１が
接続され、バイアス回路１の出力がデジタル−アナログ
変換回路に接続されている。
は、基準電圧源５０と接地電圧との間に抵抗ストリング
型のデジタル−アナログ変換回路２とバイアス回路１が
接続され、バイアス回路１の出力がデジタル−アナログ
変換回路に接続されている。
第３図は第１図に示すデジタル−アナログ変換回路の接
点電圧特性を示すグラフである。
点電圧特性を示すグラフである。
接点電圧■は本発明のもので、従来例の接点電圧■に比
して理想電圧に近づいていることがわかる。
して理想電圧に近づいていることがわかる。
バイアス回路１として、低出力インピーダンスのものを
用いれば、変換時間の短縮が図れる。
用いれば、変換時間の短縮が図れる。
第３図は第１図に示すデジタル−アナログ変換回路の詳
細を示す回路図である。
細を示す回路図である。
拡散層により形成された抵抗素子１００が基準電源電圧
５０と接地電圧との間に接続されている。
５０と接地電圧との間に接続されている。
デコード回路１０は、端子２０ａ〜２０ｄに入ってくる
逐次比較レジスタよりのデータ電圧をデコードするもの
であり、ＭＯＳＦＥＴトランジスタにより構成される。
逐次比較レジスタよりのデータ電圧をデコードするもの
であり、ＭＯＳＦＥＴトランジスタにより構成される。
ＭＯ８ＦＥＴトランジスタＳ１〜Ｓ２１は、デーコード
回路１０によって抵抗素子１００のどの接点を出力端子
１１０に導くかを決定するために設けられる。
回路１０によって抵抗素子１００のどの接点を出力端子
１１０に導くかを決定するために設けられる。
抵抗素子１００の中間点１２０に接続されるバイアス回
路１は、基準電源電圧５０と接地電圧との間に接続され
た抵抗素子１７のどの接点から出力を取り出すかを決定
するＭＯ３ＦＥＴスイッチＳ ａ −Ｓ ｄと、選択さ
れた１つのスイッチから導びかれる接点電圧を低出力イ
ンピーダンスに変換し所望の電圧レベルに固定するバッ
ファーアンプ１１と、スイッチＳａ〜Ｓｄを選択するデ
コード回路１２と、デコード回路１２の入力を決定する
デプレッショントランジスタ１３．１４と、ヒユーズ１
５．１６とを含んで構成される。
路１は、基準電源電圧５０と接地電圧との間に接続され
た抵抗素子１７のどの接点から出力を取り出すかを決定
するＭＯ３ＦＥＴスイッチＳ ａ −Ｓ ｄと、選択さ
れた１つのスイッチから導びかれる接点電圧を低出力イ
ンピーダンスに変換し所望の電圧レベルに固定するバッ
ファーアンプ１１と、スイッチＳａ〜Ｓｄを選択するデ
コード回路１２と、デコード回路１２の入力を決定する
デプレッショントランジスタ１３．１４と、ヒユーズ１
５．１６とを含んで構成される。
バイアス１に含まれる抵抗素子１７は、抵抗素子１００
に比して非常に小さくてすむので、ピエゾ効果の影響も
無視できる。したがって、中間電圧を高精度に発生する
ことが可能である。
に比して非常に小さくてすむので、ピエゾ効果の影響も
無視できる。したがって、中間電圧を高精度に発生する
ことが可能である。
しかし、バッファーアンプ１１のオフセット電圧が無視
できない程の高精度を達成しようとする場合は第４図に
示すトリミング回路を付加することによって、−層の高
精度化を図ることができる。
できない程の高精度を達成しようとする場合は第４図に
示すトリミング回路を付加することによって、−層の高
精度化を図ることができる。
本発明のデジタル−アナログ変換回路は、抵抗ストリン
グ型デジタル−アナログ変換回路の抵抗素子の中間点に
、バイアス回路を接続し、強制的に所望の接点電圧に固
定してしまうことにより、直線性誤差特性を向上できる
という効果がある。
グ型デジタル−アナログ変換回路の抵抗素子の中間点に
、バイアス回路を接続し、強制的に所望の接点電圧に固
定してしまうことにより、直線性誤差特性を向上できる
という効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すデジタル−アナログ変換回路の詳細ブロッ
ク図、第３図は第１図の接点電圧特性を示すグラフ、第
４図は第１図の詳細回路図、第５図は従来の一例を示す
ブロック図、第６図は第５図の接点電圧特性を示すグラ
フである。 １・・・・・・バイアス回路、２・・・・・・デジタル
−アナログ変換回路、５０・・・・・・基準電源電圧。
第１図に示すデジタル−アナログ変換回路の詳細ブロッ
ク図、第３図は第１図の接点電圧特性を示すグラフ、第
４図は第１図の詳細回路図、第５図は従来の一例を示す
ブロック図、第６図は第５図の接点電圧特性を示すグラ
フである。 １・・・・・・バイアス回路、２・・・・・・デジタル
−アナログ変換回路、５０・・・・・・基準電源電圧。
Claims (1)
- 第１の電圧源と第２の電圧源との間に単位抵抗を直列に
接続しそれぞれの接続点の電圧を出力する抵抗ストリン
グ型のデジタル−アナログ変換回路において、前記抵抗
ストリングの中点に接続されるバイアス回路を含むこと
を特徴とするデジタル−アナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125789A JPH02202121A (ja) | 1989-01-30 | 1989-01-30 | デジタル―アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125789A JPH02202121A (ja) | 1989-01-30 | 1989-01-30 | デジタル―アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202121A true JPH02202121A (ja) | 1990-08-10 |
Family
ID=12050036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2125789A Pending JPH02202121A (ja) | 1989-01-30 | 1989-01-30 | デジタル―アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04137915A (ja) * | 1990-09-28 | 1992-05-12 | Yamaha Corp | ディジタル・アナログ変換回路 |
-
1989
- 1989-01-30 JP JP2125789A patent/JPH02202121A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04137915A (ja) * | 1990-09-28 | 1992-05-12 | Yamaha Corp | ディジタル・アナログ変換回路 |
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