JPS59146218A - デイジタル・アナログ変換装置 - Google Patents
デイジタル・アナログ変換装置Info
- Publication number
- JPS59146218A JPS59146218A JP2049283A JP2049283A JPS59146218A JP S59146218 A JPS59146218 A JP S59146218A JP 2049283 A JP2049283 A JP 2049283A JP 2049283 A JP2049283 A JP 2049283A JP S59146218 A JPS59146218 A JP S59146218A
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- JP
- Japan
- Prior art keywords
- load
- switch circuit
- output terminal
- digital
- signal
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明め利用分野〕
□ 本発明はディジタル信号をアナログ信号に変換する
ディ□ジ□り茅・アナログ変換装置に関するものである
。 □ 〔従来技術〕 ・ ・ ディジタル７アナｉグ変換装置（以下、Ｄ／Ａ変換装置
と略称する）は、一般にｎ、ピッ、トのアイジタル入力
信号に対応するアナログ信号会の変轡を行う場合１．ｎ
個のスイッチ、回路、を用いて１．各ビットご、くＱ変
換量の重、み、付げ操作を、行つ在、後、出力段でアナ
ログ信号を加算する構成、ケ基本としている。かＮるＤ
／’Ａ、’変換装置において、変換量の、重み付は操作
としては幾つかの方、沫が煮えられて、いるが、現在は
第１図あるいは、第２図に示す構成のものが高速動作層
として良く用ソられている。、、。
ディ□ジ□り茅・アナログ変換装置に関するものである
。 □ 〔従来技術〕 ・ ・ ディジタル７アナｉグ変換装置（以下、Ｄ／Ａ変換装置
と略称する）は、一般にｎ、ピッ、トのアイジタル入力
信号に対応するアナログ信号会の変轡を行う場合１．ｎ
個のスイッチ、回路、を用いて１．各ビットご、くＱ変
換量の重、み、付げ操作を、行つ在、後、出力段でアナ
ログ信号を加算する構成、ケ基本としている。かＮるＤ
／’Ａ、’変換装置において、変換量の、重み付は操作
としては幾つかの方、沫が煮えられて、いるが、現在は
第１図あるいは、第２図に示す構成のものが高速動作層
として良く用ソられている。、、。
ここで、第１図は一インチ回路ケ構瞥する定電流源回路
の動作電流、値に重み付けする電流加算形Ｄ／Ａ変換装
置であり、第２図はスイッチ回埒の負荷としで、・最上
位と最下位ビットに対するスイッチ回路にＲ１その他は
２Ｒの抵抗を、おもに隣接するスイッチ回路の出力端子
間をＲの抵抗で接続することにより、出力端子か：らみ
１各ピッ、トに２進数の重み付けを得る°′はしご形Ｊ
′の１’Ｌ−２１形’ Ｄ／Ａ変換装置である。図中、
■＋は、最高位電源電圧、Ｖ−は最低・位電源電圧、Ｖ
お、は電流切替え回路を構成する差動対の一方のトラン
ジスタに加える基準電源電圧、Ａ ０．、はアナログ信
号出力端子、Ｄ０〜Ｄｎはディジタル信号入力端子、ｎ
は変換ビット数、■は動作定電流、■（は負荷抵抗であ
る。動作は第１図、第２図ともに、入力端子Ｄ１〜Ｄ１
１に与えられる並列ディジタル信号（ｎビット）の各ビ
ットの°゛１′″、ｔｔ Ｏｎに応じて、それぞれ電流
切替え回路を構成オる差動対のトランジスタをオン・オ
フすることにより、各ビットごとに２進数の重み付けさ
れた電流値に変換し、それらの加算値を出力端子Ａ。Ｕ
Ｔより得るというものである。
の動作電流、値に重み付けする電流加算形Ｄ／Ａ変換装
置であり、第２図はスイッチ回埒の負荷としで、・最上
位と最下位ビットに対するスイッチ回路にＲ１その他は
２Ｒの抵抗を、おもに隣接するスイッチ回路の出力端子
間をＲの抵抗で接続することにより、出力端子か：らみ
１各ピッ、トに２進数の重み付けを得る°′はしご形Ｊ
′の１’Ｌ−２１形’ Ｄ／Ａ変換装置である。図中、
■＋は、最高位電源電圧、Ｖ−は最低・位電源電圧、Ｖ
お、は電流切替え回路を構成する差動対の一方のトラン
ジスタに加える基準電源電圧、Ａ ０．、はアナログ信
号出力端子、Ｄ０〜Ｄｎはディジタル信号入力端子、ｎ
は変換ビット数、■は動作定電流、■（は負荷抵抗であ
る。動作は第１図、第２図ともに、入力端子Ｄ１〜Ｄ１
１に与えられる並列ディジタル信号（ｎビット）の各ビ
ットの°゛１′″、ｔｔ Ｏｎに応じて、それぞれ電流
切替え回路を構成オる差動対のトランジスタをオン・オ
フすることにより、各ビットごとに２進数の重み付けさ
れた電流値に変換し、それらの加算値を出力端子Ａ。Ｕ
Ｔより得るというものである。
ところで、第１図および第２図に示すように、従来はス
・インチ回路を構成している電流切換え回路の差動対ト
ランジスタのうち、アナログ出力端子Ａ。ＵＴに接続１
〜ない側のトランジスタの負荷条件は、重み付は動作に
無関係であること、素子数の削減などを理由として、最
高電位■＋に直接接続する構成が常であった。しかし、
Ｄ／Ａ変換装置に固有の特性であるグリッチ雑音の発生
要因が、各ビット対応のスイッチ回路間の遅延時間、立
上り時間、立下り時間などの入出力特性差およびバラツ
キに関連していることは良（知られている。従って、第
１図や第２図において、電流切換え回路の差動対を構成
する両トランジスタのコレクタ負荷がアンバランスであ
ることは、ディジタル入力信号に応じた各スイッチ回路
のオン・オフ動作時の入出力特性に差を生ずることとな
り、Ｄ／Ａ変換動作に必らすグリッチ雑音を伴η二う欠
点があった。
・インチ回路を構成している電流切換え回路の差動対ト
ランジスタのうち、アナログ出力端子Ａ。ＵＴに接続１
〜ない側のトランジスタの負荷条件は、重み付は動作に
無関係であること、素子数の削減などを理由として、最
高電位■＋に直接接続する構成が常であった。しかし、
Ｄ／Ａ変換装置に固有の特性であるグリッチ雑音の発生
要因が、各ビット対応のスイッチ回路間の遅延時間、立
上り時間、立下り時間などの入出力特性差およびバラツ
キに関連していることは良（知られている。従って、第
１図や第２図において、電流切換え回路の差動対を構成
する両トランジスタのコレクタ負荷がアンバランスであ
ることは、ディジタル入力信号に応じた各スイッチ回路
のオン・オフ動作時の入出力特性に差を生ずることとな
り、Ｄ／Ａ変換動作に必らすグリッチ雑音を伴η二う欠
点があった。
本発明の目的は、上記Ｄ／Ａ変換装置において、その固
有の特性であるグリッチ雑音の減少を図り、高速Ｄ／Ａ
変換を高精度に実現することにある。
有の特性であるグリッチ雑音の減少を図り、高速Ｄ／Ａ
変換を高精度に実現することにある。
本発明の要点は、Ｉ）／Ａ変換装置における各スイッチ
回路の正信号出力端子の負荷と同一の負荷を負信号出力
端子に接続するか、あるいは正信号出力端子の負荷と等
価な擬似負荷を負信号出力端子に接続するなどして、各
スイッチ回路の入出力特性を揃え、グリッチ雑音の発生
を抑止するようにしたことである。
回路の正信号出力端子の負荷と同一の負荷を負信号出力
端子に接続するか、あるいは正信号出力端子の負荷と等
価な擬似負荷を負信号出力端子に接続するなどして、各
スイッチ回路の入出力特性を揃え、グリッチ雑音の発生
を抑止するようにしたことである。
第３図は本発明の実施例であって、１はＲ−２１を形抵
抗回路網、２はディジタル信号の情報によって開閉する
差動対トランジスタ構成のスイッチ回路である。■は動
作定電流、■」−は最高位電源電圧、■−は最高位電源
電圧、ＡＯＵＴはアナログ信号出力綿″Ａ子、■よ、Ｉ
！、□、はスイッチ回路中で′電流切替え回路を構成す
る差動対の一方のトランジスタに加える基準電源電圧、
Ｄ１〜Ｄｎはディジタル信号入力端子であり、Ｉ）１は
最高位ビット、Ｊ）２は第２位ビット、Ｄｎは最低位ビ
ット、Ｄｎ−１はＤｎに隣接する−っ上のビットである
。なお、、ｎは変換ビット数である５、 第３図において、出力端子Ａ。ｏＴＫ’ｍＵ−３−るＲ
−２１（形抵抗回路網１が図のようにパはしご形″に結
線されるため、これはいわゆるＲ−２Ｒ形Ｄ′Ａ変換装
置の回路構成であり、同一の定電流値を用いた隣接する
スイッチ回路２の出力電流として、上位ビットと下位ビ
ット間で２対１に重み付けされたものが出力端子ＡＯＵ
Ｔに得られることになる０・該出力端子Ａ。ＩＩＴに接
続するＲ−２Ｒ形抵抗回路網１は、スイッチ回路２を構
成する差動対トランジスタのうち■ＲＥＦが入力される
側のコレクタ負荷として用いられており、２進の並列デ
ィジタル入力信号に応じたアナログ出力信号が得られる
構成となっている。
抗回路網、２はディジタル信号の情報によって開閉する
差動対トランジスタ構成のスイッチ回路である。■は動
作定電流、■」−は最高位電源電圧、■−は最高位電源
電圧、ＡＯＵＴはアナログ信号出力綿″Ａ子、■よ、Ｉ
！、□、はスイッチ回路中で′電流切替え回路を構成す
る差動対の一方のトランジスタに加える基準電源電圧、
Ｄ１〜Ｄｎはディジタル信号入力端子であり、Ｉ）１は
最高位ビット、Ｊ）２は第２位ビット、Ｄｎは最低位ビ
ット、Ｄｎ−１はＤｎに隣接する−っ上のビットである
。なお、、ｎは変換ビット数である５、 第３図において、出力端子Ａ。ｏＴＫ’ｍＵ−３−るＲ
−２１（形抵抗回路網１が図のようにパはしご形″に結
線されるため、これはいわゆるＲ−２Ｒ形Ｄ′Ａ変換装
置の回路構成であり、同一の定電流値を用いた隣接する
スイッチ回路２の出力電流として、上位ビットと下位ビ
ット間で２対１に重み付けされたものが出力端子ＡＯＵ
Ｔに得られることになる０・該出力端子Ａ。ＩＩＴに接
続するＲ−２Ｒ形抵抗回路網１は、スイッチ回路２を構
成する差動対トランジスタのうち■ＲＥＦが入力される
側のコレクタ負荷として用いられており、２進の並列デ
ィジタル入力信号に応じたアナログ出力信号が得られる
構成となっている。
一方、スイッチ回路２を構成する差動対トランジスタの
うち、ディジタル信号が入力される側のトランジスタの
コレクタ負荷としても上記Ｒ−２Ｒ形抵抗回路網と全（
同一構成の回路網を用いており、この点が第２図に示す
従来のＲ−２Ｒ形り／Ａ変換装置と異なる点である。こ
の措置はＤ／Ａ変換動作の直流特性的には何ら影響を与
えずにグリッチ雑音の発生を防ぐ効果を持つものである
。
うち、ディジタル信号が入力される側のトランジスタの
コレクタ負荷としても上記Ｒ−２Ｒ形抵抗回路網と全（
同一構成の回路網を用いており、この点が第２図に示す
従来のＲ−２Ｒ形り／Ａ変換装置と異なる点である。こ
の措置はＤ／Ａ変換動作の直流特性的には何ら影響を与
えずにグリッチ雑音の発生を防ぐ効果を持つものである
。
即ち、グリッチ雑音は入出力特性に差のある幾つかのス
イッチ回路が相補的に動作する場合、その出力加算時に
発生し、入出力特性が完全に一致した時に理想状態とな
ってグリッチ雑音は最小となる。従って、第３図の回路
構成においては、スイッチ回路２を構成する差動対の両
トランジスタのコレクタ負荷を完全に一致させることに
よって、ディジタル入力信号に応じたオン・オフ動作時
の出力特性として立上り時間と立下り時間を１合わせる
ことができるため、各ビット間での遅延時間、立上り時
間および立下り時間などの人巴力特性差が無くなり・０
れが′す２チ雑音発、生要因０改、善策となっている。
イッチ回路が相補的に動作する場合、その出力加算時に
発生し、入出力特性が完全に一致した時に理想状態とな
ってグリッチ雑音は最小となる。従って、第３図の回路
構成においては、スイッチ回路２を構成する差動対の両
トランジスタのコレクタ負荷を完全に一致させることに
よって、ディジタル入力信号に応じたオン・オフ動作時
の出力特性として立上り時間と立下り時間を１合わせる
ことができるため、各ビット間での遅延時間、立上り時
間および立下り時間などの人巴力特性差が無くなり・０
れが′す２チ雑音発、生要因０改、善策となっている。
第４図は本発明による別の実施例で、１はＲ−２Ｒ低抵
抗路網および等価負荷抵抗、２はスイッチ回路である。
抗路網および等価負荷抵抗、２はスイッチ回路である。
この回路構成の特徴は、Ｒ−２Ｒ低抵抗路網の各分岐点
における負荷インピーダンスが２／３Ｒとなることに着
目し工、スイッチ回路２を構成する差動対トランジスタ
のうち、ディジタル信号を入力する側のコレクタ負荷と
してそれぞれ２／３Ｒの抵抗負荷を接続していることで
ある。
における負荷インピーダンスが２／３Ｒとなることに着
目し工、スイッチ回路２を構成する差動対トランジスタ
のうち、ディジタル信号を入力する側のコレクタ負荷と
してそれぞれ２／３Ｒの抵抗負荷を接続していることで
ある。
第４図の構成では、スイッチ回路２を構成する差動対の
両トランジスタのコレクタ負荷が極めて近似、え条件え
ヶおえつ□、１．ユ上、およ、立下晴間の特性差を小さ
くすることができる。このため、第３図の回路構成と同
様に、グリッチ雑音の発生を防ぐ手段として非常に有効
な対策とすることができる。
両トランジスタのコレクタ負荷が極めて近似、え条件え
ヶおえつ□、１．ユ上、およ、立下晴間の特性差を小さ
くすることができる。このため、第３図の回路構成と同
様に、グリッチ雑音の発生を防ぐ手段として非常に有効
な対策とすることができる。
第３図及び第４図はＲ−２１形Ｄ／Ａ変換装置の場合で
あるが、第１図に示す電流加算形Ｄ／Ａ変換装置の回路
構成では、アナログ信号出力端子が共通して、各ビット
のスイッチ回路の差動対トランジスタのうち基準電圧が
入力される側のコレクタに接続されている。さらに、こ
のアナログ信号出力端子には、アナログ信号を取り出す
際に外付けの負荷が接続されて用いられる。したがって
、この負荷と同一条件を備えた等何回路を、スイッチ回
路を構成する差動対トランジスタのうち、ディジタル信
号が入力される側のコレクタ負荷として接続することに
より、第３図および第４図のＤ／Ａ変換装置で説明した
と同様のグリッチ雑音発生の抑止効果が得られる。
あるが、第１図に示す電流加算形Ｄ／Ａ変換装置の回路
構成では、アナログ信号出力端子が共通して、各ビット
のスイッチ回路の差動対トランジスタのうち基準電圧が
入力される側のコレクタに接続されている。さらに、こ
のアナログ信号出力端子には、アナログ信号を取り出す
際に外付けの負荷が接続されて用いられる。したがって
、この負荷と同一条件を備えた等何回路を、スイッチ回
路を構成する差動対トランジスタのうち、ディジタル信
号が入力される側のコレクタ負荷として接続することに
より、第３図および第４図のＤ／Ａ変換装置で説明した
と同様のグリッチ雑音発生の抑止効果が得られる。
以上、説明したように、本発明によれば、Ｄ／Ａ変換装
置の各ビット対応のスイッチ回路を構成する差動対画ト
ランジスタのコレクタ負荷を同一条件とすることにより
、スイッチ回路の立上り時間、立下り時間の出力特性を
等しくすることができ、各スイッチ回路の出力加算時に
無用なグリッチ雑音の発生を防ぐことが可能となる。こ
のグリッチ雑音の減少は、Ｄ／Ａ変換装誼の精度を高め
、変換 、。
置の各ビット対応のスイッチ回路を構成する差動対画ト
ランジスタのコレクタ負荷を同一条件とすることにより
、スイッチ回路の立上り時間、立下り時間の出力特性を
等しくすることができ、各スイッチ回路の出力加算時に
無用なグリッチ雑音の発生を防ぐことが可能となる。こ
のグリッチ雑音の減少は、Ｄ／Ａ変換装誼の精度を高め
、変換 、。
速度の向上をもたらす。さらに、本発明によればグリッ
チ雑音除去回路あるいはす／グル・ホールド回路を併用
すること無く、単独で高性能Ｄ／Ａ変換装置として使用
できるため、経済化にも有利であり、その効果は極めて
大きいと言える。
チ雑音除去回路あるいはす／グル・ホールド回路を併用
すること無く、単独で高性能Ｄ／Ａ変換装置として使用
できるため、経済化にも有利であり、その効果は極めて
大きいと言える。
第１図は従来の電流加算形Ｄ／Ａ変換峠置装基本回路図
、第２図は従、来のＲ−２Ｒ形Ｄ／Ａ変換装置の基本回
路図、第３図および第４図は本発明にょるＲ２Ｒ形Ｄ／
Ａ変換装置の一実施例を示す図である。 ｌ・・・Ｒ−２Ｒ形抵抗回路網、 ２・・・スイッチ
回路、 Ｄ −Ｄ ・・・ディジタル信号入力端子、
＋ １１ Ａ ０ｔｌＴ・・・アナログ信号出力端子、 Ｖや、・
・・基準電圧入力端子、 ■＋・・・最高位電源電圧、
Ｖ−・・・最低位電源電圧、 １山動作定電流、
Ｒ・・・抵抗器。
、第２図は従、来のＲ−２Ｒ形Ｄ／Ａ変換装置の基本回
路図、第３図および第４図は本発明にょるＲ２Ｒ形Ｄ／
Ａ変換装置の一実施例を示す図である。 ｌ・・・Ｒ−２Ｒ形抵抗回路網、 ２・・・スイッチ
回路、 Ｄ −Ｄ ・・・ディジタル信号入力端子、
＋ １１ Ａ ０ｔｌＴ・・・アナログ信号出力端子、 Ｖや、・
・・基準電圧入力端子、 ■＋・・・最高位電源電圧、
Ｖ−・・・最低位電源電圧、 １山動作定電流、
Ｒ・・・抵抗器。
Claims (1)
- （１）並列に加えられるｎビットのディジタル入力信号
に対応してｎ個のスイッチ回路を有し、該スイッチ回路
なオ多・オフすることにより各ビットに対応して重み付
けされたレベル出力を得、該レベル出力を□加算してデ
ィジタル入力・信号に対応するアナログ信号を出力する
ディジタル・アナログ変換装置において、前詰スイッチ
回路を構成する差動対素子の出力負荷条件を同一とした
ことを特徴とするディジタル−アナ西グ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049283A JPS59146218A (ja) | 1983-02-09 | 1983-02-09 | デイジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049283A JPS59146218A (ja) | 1983-02-09 | 1983-02-09 | デイジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59146218A true JPS59146218A (ja) | 1984-08-22 |
| JPH0126567B2 JPH0126567B2 (ja) | 1989-05-24 |
Family
ID=12028645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049283A Granted JPS59146218A (ja) | 1983-02-09 | 1983-02-09 | デイジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59146218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667758A (en) * | 1984-12-28 | 1987-05-26 | Honda Giken Kogyo Kabushiki Kaisha | Arrangement structure of an engine radiator in a straddled type vehicle |
| JP2007261568A (ja) * | 2006-02-28 | 2007-10-11 | Honda Motor Co Ltd | 側車付車両 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327353A (en) * | 1976-08-27 | 1978-03-14 | Fujitsu Ltd | Bipolar digital-analog converter |
| JPS54109749A (en) * | 1978-02-17 | 1979-08-28 | Victor Co Of Japan Ltd | Switching noise deleting circuit |
-
1983
- 1983-02-09 JP JP2049283A patent/JPS59146218A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327353A (en) * | 1976-08-27 | 1978-03-14 | Fujitsu Ltd | Bipolar digital-analog converter |
| JPS54109749A (en) * | 1978-02-17 | 1979-08-28 | Victor Co Of Japan Ltd | Switching noise deleting circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667758A (en) * | 1984-12-28 | 1987-05-26 | Honda Giken Kogyo Kabushiki Kaisha | Arrangement structure of an engine radiator in a straddled type vehicle |
| JP2007261568A (ja) * | 2006-02-28 | 2007-10-11 | Honda Motor Co Ltd | 側車付車両 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0126567B2 (ja) | 1989-05-24 |
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