JPS6029043A - 定電流駆動はしご形ｄａ変換器 - Google Patents
定電流駆動はしご形ｄａ変換器Info
- Publication number
- JPS6029043A JPS6029043A JP11070083A JP11070083A JPS6029043A JP S6029043 A JPS6029043 A JP S6029043A JP 11070083 A JP11070083 A JP 11070083A JP 11070083 A JP11070083 A JP 11070083A JP S6029043 A JPS6029043 A JP S6029043A
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- JP
- Japan
- Prior art keywords
- bit
- constant current
- converter
- type
- resistance value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は並列形ＤＡ変換器の中ではしご形抵抗回路網を
用いた定電流駆動はしご形ＤＡ変換器に関する。
用いた定電流駆動はしご形ＤＡ変換器に関する。
ＤＡ変換器はディジタル信号をアナログ信号に変換する
ものであり、必要とする変換速度や精度に応じて種々の
変換方式がある。定電流駆動はしご形ＤＡ変換器は高速
変換性に優れたものとして、画像信号などの広帯域信号
の複合および再生に広く用いられている。
ものであり、必要とする変換速度や精度に応じて種々の
変換方式がある。定電流駆動はしご形ＤＡ変換器は高速
変換性に優れたものとして、画像信号などの広帯域信号
の複合および再生に広く用いられている。
第１図は従来例定電流駆動はしご形ＤＡ変換器の回路構
成図である。第１図のＤＡ変換器は、ディジタル信号の
ビット数ｎ （ｎは３以上の整数）に応じて設けられ、
等しい電未値■を出力する定電流源１と、前記ディジタ
ル信号の各ピントの論理レベルに従って開閉するｎ個の
電流スイッチ２と、Ｒ−２Ｒ形はしご抵抗回路網３と、
アナログ出力端子４とにより基本的に構成されている。
成図である。第１図のＤＡ変換器は、ディジタル信号の
ビット数ｎ （ｎは３以上の整数）に応じて設けられ、
等しい電未値■を出力する定電流源１と、前記ディジタ
ル信号の各ピントの論理レベルに従って開閉するｎ個の
電流スイッチ２と、Ｒ−２Ｒ形はしご抵抗回路網３と、
アナログ出力端子４とにより基本的に構成されている。
このような構成の回路では、２進ディジタル信号の各ビ
ットに対応する重み付けがＲ−２Ｒ形はしご抵抗回路網
３により行われるので、上位ビットから下位ビットまで
の各定電流源ｌおよび各電流スイッチ２を同一電流値ｒ
で動作させることができる。
ットに対応する重み付けがＲ−２Ｒ形はしご抵抗回路網
３により行われるので、上位ビットから下位ビットまで
の各定電流源ｌおよび各電流スイッチ２を同一電流値ｒ
で動作させることができる。
特に下位ビットにおいても上位ビットに比べて電流値を
小さくしなくてよいので、回路を集積化する場合には、
接合容量などの寄生容量による遅延時間を短（すること
ができる。また各ビットとも同一の回路で構成されるた
め、素子の配置および配線を同一形状にでき、遅延時間
のばらつきを小さくすることができる。したがって高速
ＯＤＡ変換器として適している。
小さくしなくてよいので、回路を集積化する場合には、
接合容量などの寄生容量による遅延時間を短（すること
ができる。また各ビットとも同一の回路で構成されるた
め、素子の配置および配線を同一形状にでき、遅延時間
のばらつきを小さくすることができる。したがって高速
ＯＤＡ変換器として適している。
このような第１図の従来例定電流駆動はしご形ＤＡ変換
器においては、２進ディジタル信号の各ピントの重みに
対応した電流をアナログ出力端子４から取り出すために
、Ｒ−２Ｒ形はしご抵抗回路網３により重み付けをして
いる。すなわちＲ−２Ｒ形はしご抵抗回路網３は抵抗値
がＲと２Ｒの抵抗器からなり、第１図に示亡−うにはし
ご形に結線されることにより、隣合う上位ビットと下位
ビットの重みが２対１の比率になっていて、アナログ信
号の出力インピーダンスは２Ｒ／３となっている。
器においては、２進ディジタル信号の各ピントの重みに
対応した電流をアナログ出力端子４から取り出すために
、Ｒ−２Ｒ形はしご抵抗回路網３により重み付けをして
いる。すなわちＲ−２Ｒ形はしご抵抗回路網３は抵抗値
がＲと２Ｒの抵抗器からなり、第１図に示亡−うにはし
ご形に結線されることにより、隣合う上位ビットと下位
ビットの重みが２対１の比率になっていて、アナログ信
号の出力インピーダンスは２Ｒ／３となっている。
広帯域の画像信号などの濾波に用いられる濾波器や増幅
器、伝送ケーブルなどにはインピーダンスに７５Ωのも
のがよく使用されるため、ＤＡ変換器のアナログ出力の
インピーダンスを７５Ωに設定しておけば直接にこれら
と接続することができて経済的である。第１図の従来例
定電流駆動はしご形ＤＡ変換器の出力インピーダンスを
７５Ωとするには、前記Ｒ−２Ｒ形はしご抵抗回路網３
を構成する抵抗器には１１２．５Ωおよび２２５Ωの抵
抗値を有するものが必要であり、これらを組合わせて使
用しなければならない。
器、伝送ケーブルなどにはインピーダンスに７５Ωのも
のがよく使用されるため、ＤＡ変換器のアナログ出力の
インピーダンスを７５Ωに設定しておけば直接にこれら
と接続することができて経済的である。第１図の従来例
定電流駆動はしご形ＤＡ変換器の出力インピーダンスを
７５Ωとするには、前記Ｒ−２Ｒ形はしご抵抗回路網３
を構成する抵抗器には１１２．５Ωおよび２２５Ωの抵
抗値を有するものが必要であり、これらを組合わせて使
用しなければならない。
定電流駆動はしご形ＤＡ変換器は前述したように高速変
換に適したものであるが、集積化した場合には、その変
換速度および精度はＲ−２Ｒ形はしご抵抗回路網の抵抗
器の形状に影響される。バイポーラ集積回路を例にする
と、抵抗器にはベース拡散抵抗器が余分な工程を必要と
しないため最もよく用いられる。このようなベース拡散
抵抗器の抵抗値は、その拡散域の長さしと幅Ｗの比に層
抵抗ρを乗じたものであるため、Ｌ／Ｗが一定ならばほ
ぼ同一の抵抗値が得られる。しかしベース拡散抵抗器の
寸法を短くして行くと抵抗値の相対誤差が大きくなるた
め、精度よく重み付けを行うためには前記Ｒ−２Ｒ形は
しご抵抗回路網を構成する抵抗器の寸法はあまり短くで
きない。
換に適したものであるが、集積化した場合には、その変
換速度および精度はＲ−２Ｒ形はしご抵抗回路網の抵抗
器の形状に影響される。バイポーラ集積回路を例にする
と、抵抗器にはベース拡散抵抗器が余分な工程を必要と
しないため最もよく用いられる。このようなベース拡散
抵抗器の抵抗値は、その拡散域の長さしと幅Ｗの比に層
抵抗ρを乗じたものであるため、Ｌ／Ｗが一定ならばほ
ぼ同一の抵抗値が得られる。しかしベース拡散抵抗器の
寸法を短くして行くと抵抗値の相対誤差が大きくなるた
め、精度よく重み付けを行うためには前記Ｒ−２Ｒ形は
しご抵抗回路網を構成する抵抗器の寸法はあまり短くで
きない。
一方、ベース拡散抵抗器の寄生容量はその面積、すなわ
ちＬＸＷに比例するため、抵抗器の寸法を大きくすると
寄生容量が増えて遅延時間が大きくなる。したがって高
速度でかつ精度の高いＤＡ変換器を得るためには、Ｒ−
２Ｒ形はしご抵抗回路網の抵抗器は一定長以上の寸法で
構成する一方で、面積を極力小さくする必要がある。し
かしながら層抵抗ρを大きくする方法では、抵抗値の温
度係数も大きくなってしまうので、変換精度が悪くなる
不都合がある。このように従来のＤＡ変換器においては
集積回路化したときに高速変換を実現する上で困難があ
った。
ちＬＸＷに比例するため、抵抗器の寸法を大きくすると
寄生容量が増えて遅延時間が大きくなる。したがって高
速度でかつ精度の高いＤＡ変換器を得るためには、Ｒ−
２Ｒ形はしご抵抗回路網の抵抗器は一定長以上の寸法で
構成する一方で、面積を極力小さくする必要がある。し
かしながら層抵抗ρを大きくする方法では、抵抗値の温
度係数も大きくなってしまうので、変換精度が悪くなる
不都合がある。このように従来のＤＡ変換器においては
集積回路化したときに高速変換を実現する上で困難があ
った。
本発明は、上記の要求を満たすもので、集積回路化した
場合にも高速度で精度の高い定電流駆動はしご形ＤＡ変
換器を提供することを目的とする。
場合にも高速度で精度の高い定電流駆動はしご形ＤＡ変
換器を提供することを目的とする。
本発明の特徴は、入力ディジタル信号のビント数ｎ （
ｎは３以上の整数）に対応して設けられ等しい電流値を
出力するｎ個の定電流源と、ｎ段のＲ−２Ｒ形はしご抵
抗回路網と、前記定電流源の各出力と前記Ｒ−２Ｒ形は
しご抵抗回路網の各段毎の節点との間に１個ずつ接続さ
れ入力ディジタル信号の各ビットの論理レベルに従って
開閉するｎ？ｔ１の電流スイッチと、前記ｎビットの最
上位ビットに対応する段の節点に接続されたアナログ信
号出力端子とを備えた定電流駆動はしご形ＤＡ変換器に
おいて、 前記Ｒ−２Ｒ形はしご抵抗回路網は、隣接する各段の節
点間に抵抗値Ｒの抵抗器が接続され、最下位ビットに対
応する段の節点と共通接点との間には抵抗値Ｒの抵抗器
が接続され、最上位より１ビツト下位のビットから最下
位より１ビツト上位のビットまでの各ビットに対応する
段のｎ−２個の節点と共通接点との間には抵抗値２Ｒの
抵抗器、 が接続され、最上位ビットに対応する段の節
点と共通接点との間に接続される抵抗器を欠落もしくは
２Ｒに比べて極めて大きい抵抗値にし、アナログ信号の
出力インピーダンスを減少してディジタルアナログ変換
速度を高め、かつ変換速度の精度を向上することを特徴
とする。
ｎは３以上の整数）に対応して設けられ等しい電流値を
出力するｎ個の定電流源と、ｎ段のＲ−２Ｒ形はしご抵
抗回路網と、前記定電流源の各出力と前記Ｒ−２Ｒ形は
しご抵抗回路網の各段毎の節点との間に１個ずつ接続さ
れ入力ディジタル信号の各ビットの論理レベルに従って
開閉するｎ？ｔ１の電流スイッチと、前記ｎビットの最
上位ビットに対応する段の節点に接続されたアナログ信
号出力端子とを備えた定電流駆動はしご形ＤＡ変換器に
おいて、 前記Ｒ−２Ｒ形はしご抵抗回路網は、隣接する各段の節
点間に抵抗値Ｒの抵抗器が接続され、最下位ビットに対
応する段の節点と共通接点との間には抵抗値Ｒの抵抗器
が接続され、最上位より１ビツト下位のビットから最下
位より１ビツト上位のビットまでの各ビットに対応する
段のｎ−２個の節点と共通接点との間には抵抗値２Ｒの
抵抗器、 が接続され、最上位ビットに対応する段の節
点と共通接点との間に接続される抵抗器を欠落もしくは
２Ｒに比べて極めて大きい抵抗値にし、アナログ信号の
出力インピーダンスを減少してディジタルアナログ変換
速度を高め、かつ変換速度の精度を向上することを特徴
とする。
なお、上記ｒ２Ｒに比べて極めて大きい抵抗値」とは、
５ＲないしＩＯＲ以上の抵抗値をいう。
５ＲないしＩＯＲ以上の抵抗値をいう。
次に本発明の実施例について図面を参照して説明する。
第２図は本発明の一実施例変換器の回路構成図である。
第２図において各符号は第１図の各符号にそれぞれ対応
する。本発明の特徴ある構成は、第１図の回路と比べて
、Ｒ−２Ｒ形はしご抵抗回路網３の最上位ビットに対応
する電流スイッチの出力が接続されている節点Ａとアー
ス間に抵抗値Ｒの抵抗器が欠落している点である。この
ため本発明ではアナログ信号の出力インピーダンスが２
Ｒとなり、出力インピーダンスを７５ΩにするにはＲ＝
３７．５Ωとなる。一方、従来においては前述のよう
に出力インピーダンスが２Ｒ／３であるため、Ｒ＝ １
１２．５Ωが必要となる。
する。本発明の特徴ある構成は、第１図の回路と比べて
、Ｒ−２Ｒ形はしご抵抗回路網３の最上位ビットに対応
する電流スイッチの出力が接続されている節点Ａとアー
ス間に抵抗値Ｒの抵抗器が欠落している点である。この
ため本発明ではアナログ信号の出力インピーダンスが２
Ｒとなり、出力インピーダンスを７５ΩにするにはＲ＝
３７．５Ωとなる。一方、従来においては前述のよう
に出力インピーダンスが２Ｒ／３であるため、Ｒ＝ １
１２．５Ωが必要となる。
このように本発明実施例変換器では同一の出力インピー
ダンスを得るのに従来例に比べて１／３の抵抗値でよい
ため、Ｒ−２Ｒ形はしご抵抗回路網３を構成する抵抗器
の形状は、従来例に比べて同一の幅Ｗを用いてもその長
さしを１／３に短縮できるから集積化した場合にはチッ
プ面積が少なくて済む。このため１ウェハー当りの良品
収量を増加することができる。また、抵抗器の面積が減
るため寄生容量を減少することができ、さらに抵抗値も
低くなるため抵抗・容量積が極めて小さくなる。したが
って遅延時間が減って、出力整定時間を早くすることが
でき、各ピント毎の変換速度のばらつきによってアナロ
グ出力に生じるグリッチ（ひげ）の電力に小さくできる
。また、本発明によればアナログ出力端子４から取り出
させる電流範囲または電圧範囲は従来と同一であり、隣
接ビット間の重め付けの比率も２対ｌで変わらないから
、従来の変換器に比べて何ら不都合はなく、前記利点を
得ることができる。
ダンスを得るのに従来例に比べて１／３の抵抗値でよい
ため、Ｒ−２Ｒ形はしご抵抗回路網３を構成する抵抗器
の形状は、従来例に比べて同一の幅Ｗを用いてもその長
さしを１／３に短縮できるから集積化した場合にはチッ
プ面積が少なくて済む。このため１ウェハー当りの良品
収量を増加することができる。また、抵抗器の面積が減
るため寄生容量を減少することができ、さらに抵抗値も
低くなるため抵抗・容量積が極めて小さくなる。したが
って遅延時間が減って、出力整定時間を早くすることが
でき、各ピント毎の変換速度のばらつきによってアナロ
グ出力に生じるグリッチ（ひげ）の電力に小さくできる
。また、本発明によればアナログ出力端子４から取り出
させる電流範囲または電圧範囲は従来と同一であり、隣
接ビット間の重め付けの比率も２対ｌで変わらないから
、従来の変換器に比べて何ら不都合はなく、前記利点を
得ることができる。
第３図は本発明の別の実施例変換器の回路構成である。
本実施例の特徴ある構成は、ｍ （ｍはｎ＋１以上の整
数）ビットの並列ディジタル信号の内、下位のｎビット
分のディジタル・アナログ変換には前記第２図に示す変
換器を用い、上位ｍ−ｎ（この例では２）ビット分の変
換には重み付き定電流源回路をアナログ出力端子４に直
接接続する点にある。これにより前記実施例の特長に加
えてさらに振幅の大きいアナログ出力を得ることができ
る。
数）ビットの並列ディジタル信号の内、下位のｎビット
分のディジタル・アナログ変換には前記第２図に示す変
換器を用い、上位ｍ−ｎ（この例では２）ビット分の変
換には重み付き定電流源回路をアナログ出力端子４に直
接接続する点にある。これにより前記実施例の特長に加
えてさらに振幅の大きいアナログ出力を得ることができ
る。
なお上記例では、第２図および第３図の節点Ａとアース
間に抵抗器を欠落した例を示したが、欠落させる代わり
に出力インピーダンスに影響のない程度の極めて大きい
抵抗値、例えばＳＲないし１０Ｒ以上の抵抗値の抵抗器
を節点Ａとアース間に接続してもよい。
間に抵抗器を欠落した例を示したが、欠落させる代わり
に出力インピーダンスに影響のない程度の極めて大きい
抵抗値、例えばＳＲないし１０Ｒ以上の抵抗値の抵抗器
を節点Ａとアース間に接続してもよい。
また、入力ディジタル信号のビット数が上記ｎビットよ
り大きいｍビットであるとき、その一部分である連続す
るｎビットに限り本発明の定電流駆動はしご形ＤＡ変換
器を用い、残りのｍ −ｎビソトについては別の原理に
よるＤＡ変換回路を用いて、再出力アナログ信号を合成
することにより、さらにビット数の大きいＤＡ変換器を
得ることができる。
り大きいｍビットであるとき、その一部分である連続す
るｎビットに限り本発明の定電流駆動はしご形ＤＡ変換
器を用い、残りのｍ −ｎビソトについては別の原理に
よるＤＡ変換回路を用いて、再出力アナログ信号を合成
することにより、さらにビット数の大きいＤＡ変換器を
得ることができる。
以上述べたように、本発明によればアナログ信号の出力
インピーダンスを減少するように構成することにより、
ディジタル−アナログ変換の変換速度と精度の向上を達
成できる優れた効果がある。
インピーダンスを減少するように構成することにより、
ディジタル−アナログ変換の変換速度と精度の向上を達
成できる優れた効果がある。
また並列ディジタル信号の上位ビット分の変換に重み付
き定電流源回路をアナログ出力端子に直接接続すること
により、大きなアナログ出力を得ることができる利点も
ある。
き定電流源回路をアナログ出力端子に直接接続すること
により、大きなアナログ出力を得ることができる利点も
ある。
第１図は従来例定電流駆動はしご形ＤＡ変換器の回路構
成図。 第２図は本発明の一実施例定電流駆動はしご形ＤＡ変換
器の回路構成図。 第３図は本発明の別の実施例定電流駆動はしご形ＤＡ変
換器の回路構成図。 １・・・定電流源、２・・・電流スイッチ、３・・・Ｒ
−２Ｒ形はしご抵抗回路網、４・・・アナログ出方端子
。 特許出願人代理人 弁理士井出直孝 第１図 第２図 １□ 下イ１ｎビット ０上位ｍ−ｎビシトー′（ｍビ
ット笠列テ≧ジタルら号入ｂ） 第３図
成図。 第２図は本発明の一実施例定電流駆動はしご形ＤＡ変換
器の回路構成図。 第３図は本発明の別の実施例定電流駆動はしご形ＤＡ変
換器の回路構成図。 １・・・定電流源、２・・・電流スイッチ、３・・・Ｒ
−２Ｒ形はしご抵抗回路網、４・・・アナログ出方端子
。 特許出願人代理人 弁理士井出直孝 第１図 第２図 １□ 下イ１ｎビット ０上位ｍ−ｎビシトー′（ｍビ
ット笠列テ≧ジタルら号入ｂ） 第３図
Claims (1)
- 【特許請求の範囲】 （１１人力ディジタル信号のビット数ｎ （ｎは３以上
の整数）に対応して設けられ等しい電流値を出力するｎ
個の定電流源と、 ｎ段のＲ−２Ｒ形はしご抵抗回路網と、前記定電流源の
各出力と前記Ｒ−２Ｒ形はしご抵抗回路網の各段毎の節
点との間に１個ずつ接続され入力ディジタル信号の各ビ
ットの論理レベルに従って開閉するｎ個の電流スイッチ
と、前記ｎビットの最上位ビットに対応する段の節点に
接続されたアナログ信号出力端子とを備えた定電流駆動
はしご形ＤＡ変換器において、 前記Ｒ−２Ｒ形はしご抵抗回路網は、 隣接する各段の節点間に抵抗値Ｒの抵抗器が接続され、 最下位ピントに対応する段の節点と共通接点との間には
抵抗値Ｒの抵抗器が接続され、最上位より１ビツト下位
のビットから最下位より１ビツト上位のビットまでの各
ビットに対応する段のｎ−２個の節点と共通接点との間
には抵抗値２Ｒの抵抗器が接続され、 最上位ビットに対応する段の節点と共通接点との間に接
続される抵抗器は欠落もしくは２Ｒに比べて極めて大き
い抵抗値であることを特徴とする定電流駆動はしご形Ｄ
Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070083A JPS6029043A (ja) | 1983-06-20 | 1983-06-20 | 定電流駆動はしご形ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11070083A JPS6029043A (ja) | 1983-06-20 | 1983-06-20 | 定電流駆動はしご形ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6029043A true JPS6029043A (ja) | 1985-02-14 |
Family
ID=14542232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11070083A Pending JPS6029043A (ja) | 1983-06-20 | 1983-06-20 | 定電流駆動はしご形ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029043A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264096A (ja) * | 1986-02-10 | 1987-11-17 | インモス、リミテツド | カラ−グラフイツク制御装置 |
| WO1995018357A1 (en) * | 1993-12-30 | 1995-07-06 | Honeywell Inc. | Embedded programmable sensor calibration apparatus |
| JP2012151728A (ja) * | 2011-01-20 | 2012-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169934A (en) * | 1980-06-03 | 1981-12-26 | Toshiba Corp | Switching circuit of converting characteristic for digital-to-analog converter |
-
1983
- 1983-06-20 JP JP11070083A patent/JPS6029043A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169934A (en) * | 1980-06-03 | 1981-12-26 | Toshiba Corp | Switching circuit of converting characteristic for digital-to-analog converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264096A (ja) * | 1986-02-10 | 1987-11-17 | インモス、リミテツド | カラ−グラフイツク制御装置 |
| WO1995018357A1 (en) * | 1993-12-30 | 1995-07-06 | Honeywell Inc. | Embedded programmable sensor calibration apparatus |
| JP2012151728A (ja) * | 2011-01-20 | 2012-08-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル／アナログ変換器 |
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