JP2616454B2 - ストリング抵抗型ｄ／ａ変換器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、抵抗を直列接続して構
成されるストリング抵抗型Ｄ／Ａ変換器に関する。

【０００２】

【従来の技術】従来の抵抗を直列接続して（以下R-stri
ngと称す）構成する最も簡単な２ビットのストリング抵
抗型Ｄ／Ａ変換器の例を図３に示す。各ディジタルデー
タ入力に対応するアナログ電圧の出力がR-string１に印
加される電圧の抵抗分圧で作り出され、その時のディジ
タルデータ入力により４つのスイッチ群８のうちの一つ
が選択されアナログ電圧の出力として取り出される（特
開昭６０−１１２３２８）。

【０００３】前述のように出力されるアナログ電圧はR-
stringを介して取り出されるため、抵抗の分圧比によっ
て出力されるアナログ電圧のリニアリティが決定され
る。その抵抗の相対誤差を抑えるために、ＩＣチップ上
に抵抗を作る場合に抵抗素子の形状、配置等を同じにす
るなどの工夫を行うが、チップレイアウトの関係上ビッ
ト数が多くなった場合、抵抗を１列に構成するのは難し
く効率も悪いため、図６の従来例に示すような、同一の
長さのR-string１を横に並べR-string間を配線４で接続
して構成することになる。

【０００４】次に８ビットのストリング抵抗型Ｄ／Ａ変
換器の例を図４に示す。図４は基準電圧（以下Vrefと称
す）まで直列接続されているR-string１と、２５６個の
取り出しを選択するデコーダ６と、R-string１から電圧
の取り出しをする２５６個のスイッチ群８と、各１本の
抵抗を選択するセレクタ５と、１本で構成された抵抗間
を接続する接続部の配線４と、アナログ電圧の出力バッ
ファ９から構成される。この時、配線４の接続部（以下
折り返し部と称す）にはR-string１の単位抵抗Ｒに比べ
ると小さいが抵抗成分ｒが存在するため、その取り出し
だけ他の部分の抵抗とは等しくならない。その折り返し
部の抵抗値を見込んでR-string１の R/2の抵抗値を設計
したとしてもR-string１と配線４では構成素材が違うた
め製造上のばらつき方が完全に一致することはなく、折
り返し部の抵抗は他の部分の抵抗とは等しくならない。
このように、均等な抵抗の取れない箇所を小信号時に使
用する場合と大信号で使用する場合ではリニアリティの
差異が大きく、図５に示すようにリニアリティエラーが
０．２ＬＳＢあった場合にＳ／Ｎ比は小信号時のほうが
１９ｄｂ悪く、出力信号に大きな歪を生じる原因とな
る。この小信号時のリニアリティエラーを改善する公知
例として、ここで説明しているストリング抵抗型Ｄ／Ａ
変換器と方式が異なるが、特開昭６３−４６８１８「中
点電流出力型Ｄ／Ａ変換器」の電流出力型Ｄ／Ａ変換器
がある。

【０００５】図６の従来例に示すように、アナログ電圧
を取り出す時、抵抗配置から全抵抗の中心は必ず折り返
し部になるので、ディジタル入力データを２の補数で表
現すると、小信号０のディジタルデータ入力についての
アナログ電圧の取り出しは折り返し部となる。すなわ
ち、通常アナログ電圧の取り出しは、図４で説明する
と、デコーダの関係から、デコーダ６を上下に移動する
ことになり、上下方向の切り替えは入力データの桁上げ
で行うため構成し易く、ディジタルデータ入力０でちょ
うど折り返し部となる。そこで、折り返し部を使用せ
ず、ディジタルデータ入力０を抵抗素子の中心にする
と、その中心で桁上げ（入力ディジタルデータ０の前
後）が発生する。この桁上げをキャンセルする回路や逆
に折り返し部で桁上げを発生させないため、セレクタ５
側のデータを利用して上下方向の切り替えを行う回路を
付加する必要が出てきて、デコーダ回路が複雑になる。
更に、図６のようにVref側と GND側にデッドスペースが
できてしまう。しかし、ディジタルデータが０の時に、
抵抗素子の中心部を使用することにより、小信号時には
折り返し部を使用しないために、リニアリティエラーを
見かけ上小さくできる利点がある。

【０００６】以上説明したようにビット数が多い場合、
折り返し部を無くすことはチップレイアウトから考える
と不可能で、折り返し部を少なくすることも難しい。

【０００７】

【発明が解決しようとする課題】従来のストリング抵抗
型Ｄ／Ａ変換器は、ビット数が多くなると、半導体チッ
プ上のレイアウトにR-string抵抗の折り返し部が必要と
なり、抵抗素子とは異なる折り返し部の素材のために生
ずる折り返し部の抵抗値の誤差により、折り返し部を使
用する小信号時に発生するリニアリティエラーと、小信
号時にその折り返し部を使用しないようにするために発
生するレイアウトのデッドスペースと、小信号時に折り
返し部を使用しないようにした時にデコーダ回路が複雑
になるという問題が発生している。

【０００８】本発明の目的は、ストリング抵抗型Ｄ／Ａ
変換器において、小信号時に折り返し部を使用せず、か
つデコーダ回路を簡単に構成でき、チップレイアウトに
も影響を与えず、小信号時のリニアリティを向上させる
ストリング抵抗型Ｄ／Ａ変換器を提供することである。

【０００９】

【課題を解決するための手段】本発明のストリング抵抗
型Ｄ／Ａ変換器は、同一半導体チップ内に抵抗Ｒの２ ⁿ
−１個分の抵抗を直列接続し、基準電圧を印加し、前記
直列接続された抵抗から１／（２ⁿ −１）の等間隔で２
ⁿ 個の電圧を取り出し、ｎビットのディジタルデータ入
力を前記２ⁿ 個の電圧の１つに対応させてアナログ電圧
出力とするストリング抵抗型Ｄ／Ａ変換器において、ｎ
が２以上の整数でｍが特定の整数とし、前記接続された
２ⁿ の取り出し口を持った抵抗を、ｍ個の取り出しを持
った抵抗群を１本の抵抗列とする１列以上によって構成
し、かつ２^n-1 −ｍ個の取り出しを持つ抵抗群で構成さ
れている２つのブロックと、２ｍ個の取り出し持った１
直線上に構成された抵抗群に分割し、前記２つのブロッ
クを前記２ｍ個の取り出しを持った１直線上に構成され
ている抵抗の両端に接続し、前記ブロック全てが１つの
平面上に配置されている抵抗部分と、前記１つの平面上
に配置されている抵抗部分が、ディジタルデータ入力が
０であるアナログ出力を前記２ｍ個の取り出しを持つ１
直線上に構成されている１本の抵抗の中心位置から取り
出す手段を有する。

【００１０】また、前記１つの平面上に配置されている
抵抗部分は、前記ｍ個の取り出しを持つ抵抗群を１本の
抵抗列とする１列以上によって構成されている２つのブ
ロックを正側と負側のブロックとし、他の１つのブロッ
クの中心位置をディジタルデータ入力の０として正側と
負側に分けて接続し、さらにＤ／Ａ変換器のデコーダ部
を正側と負側の同一デコーダとして含め、ミラー反転の
構成に配列した抵抗部分を有する。

【００１１】

【作用】本発明のストリング抵抗型Ｄ／Ａ変換器は、正
側と負側のR-stringのブロックと小信号時用の２倍の長
さのR-stringを中間に配置して直列に接続されており、
ディジタルデータ０のアナログ電圧は小信号時には、R-
stringの折り返し部分を使用しないで、R-stringの中心
点から取り出すように構成されている。従って小信号時
のリニアリティは良好に維持される。

【００１２】更に、本発明のストリング抵抗型Ｄ／Ａ変
換器はデコーダ回路を含め、R-stringの抵抗部分がミラ
ー反射のごとく構成されているので従来のデコーダがそ
のまま使用でき、構成が容易にできる。

【００１３】

【実施例】次に、本発明のストリング抵抗型Ｄ／Ａ変換
器の一実施例について従来例と比較しながら具体的に説
明する。

【００１４】図１は本発明の一実施例として８ビットの
ストリング抵抗型Ｄ／Ａ変換器の例、図２は本発明の図
１の抵抗部のレイアウトイメージ図を示す。図４は従来
例の８ビットのストリング抵抗型Ｄ／Ａ変換器の例を示
す。

【００１５】図１に示すように、本発明のストリング抵
抗型Ｄ／Ａ変換器は、出力信号が負側の時に選択される
R-string１と、出力信号が正側の時に選択されるR-stri
ng２と、ディジタルデータ０の小信号時に選択されるR-
string３と、個々のR-stringを接続する配線４と、各１
本ずつのR-stringを選択するセレクタ５と、R-string１
を選択するデコーダ６と、R-string２を選択するデコー
ダ７と、２５６個の電圧の取り出しの部分のスイッチ群
８と、出力バッファ９から構成される。また、本発明の
ストリング抵抗型Ｄ／Ａ変換器の入力ディジタルデータ
は２の補数で表現する。

【００１６】図２は図１の抵抗のレイアウトイメージで
り、抵抗部分はR-string１と、R-string２と、R-string
３と、配線４から構成される。

【００１７】図４は従来例であり、図６の従来例の抵抗
のレイアウトイメージと一致する。

【００１８】スイッチの選択順は、従来例の図４も本発
明の図１も共に同じで、入力ディジタルデータを、２の
補数の１０進表現で、−１２８から１２７まで変化する
時にGND側からVref方向にR-string上を一つずつ次々選
択して行く。この時、図６に示すように従来例の場合で
は、入力ディジタルデータ０の時に中心の１本のR-stri
ngの折り返し部を使用することになり、配線４の抵抗ｒ
によってリニアリティエラーが発生し、小信号時には図
５に示すようにＳ／Ｎ比は悪くなる。本発明では図２に
示すように、入力ディジタルデータが０前後になる時は
R-string３のスイッチが選択され、抵抗１本の抵抗の中
心が使用されるため折り返し部の影響は受けない。

【００１９】従来例で説明したように、図６のディジタ
ルデータの０点をR-stringの１本の抵抗の中心に配置す
れば、折り返し部の影響は受けなくなるが、抵抗を選択
するためのデコーダ回路に加算器を挿入するなどのかな
り工夫が必要となる。また、中心をシフトする必要があ
り、それにより図６に示すようにデッドスペースができ
てしまう。しかし、本発明のストリング抵抗型Ｄ／Ａ変
換器は、図２に示すように、ディジタルデータの０が選
択されるR-string３を他のR-stringの２倍の長さにする
ことにより、折り返し部を使用しなくて済ませ、レイア
ウト的にも大きなデッドスペースが無くて済む。

【００２０】更に本発明のストリング抵抗型Ｄ／Ａ変換
器は，ディジタルデータ０の取り出しをR-string３の中
心とするため、デコーダが正側と負側で同一のデコーダ
とし、図２に示すように、上下ミラー反転をしたような
配置となつている。したがって、本発明のストリング抵
抗型Ｄ／Ａ変換器のデコーダは従来のイメージのまま構
成できるため、デコーダは複雑にならなくて済む。

【００２１】

【発明の効果】以上説明したように本発明のストリング
抵抗型Ｄ／Ａ変換器は、ディジタルデータ０（小信号）
時の抵抗値の相対誤差の大きな折り返し部を使用せず、
小信号時のアナログ電圧のリニアリティを向上させ、か
つＩＣチップのレイアウト上のデッドスペースを無く
し、デコーダ回路の複雑化を抑える効果がある。

【図面の簡単な説明】

【図１】本発明のストリング抵抗型Ｄ／Ａ変換器（８ビ
ット）の一実施例の接続図。

【図２】図１の抵抗レイアウトのイメージ図。

【図３】簡単なストリング抵抗型Ｄ／Ａ変換器の接続
図。

【図４】従来例の８ビットのストリング抵抗型Ｄ／Ａ変
換器の接続図。

【図５】アナログ出力波形のリニアリティエラーの影
響。

【図６】従来例の抵抗レイアウトのイメージ図。

【符号の説明】

１ R-string ２ R-string ３ R-string ４ 配線 ５ セレクタ ６ デコーダ ７ デコーダ ８ スイッチ群 ９ 出力バッファ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 同一半導体チップ内に抵抗Ｒの２ⁿ −１
   個分の抵抗を直列接続し、基準電圧を印加し、前記直列
   接続された抵抗から１／（２ⁿ −１）の等間隔で２ⁿ 個
   の電圧を取り出し、ｎビットのディジタルデータ入力を
   前記２ⁿ 個の電圧の１つに対応させてアナログ電圧出力
   とするストリング抵抗型Ｄ／Ａ変換器において、 ｎが２以上の整数でｍが特定の整数とし、前記接続され
   た２ⁿ の取り出し口を持った抵抗を、ｍ個の取り出しを
   持った抵抗群を１本の抵抗列とする１列以上によって構
   成し、かつ２^n-1 −ｍ個の取り出しを持つ抵抗群で構成
   されている２つのブロックと、２ｍ個の取り出し持った
   １直線上に構成された抵抗群に分割し、前記２つのブロ
   ックを前記２ｍ個の取り出しを持った１直線上に構成さ
   れている抵抗の両端に接続し、前記ブロック全てが１つ
   の平面上に配置されている抵抗部分と、 前記１つの平面上に配置されている抵抗部分が、ディジ
   タルデータ入力が０であるアナログ出力を前記２ｍ個の
   取り出しを持つ１直線上に構成されている１本の抵抗の
   中心位置から取り出す手段を有することを特徴とするス
   トリング抵抗型Ｄ／Ａ変換器。
2. 【請求項２】 前記１つの平面上に配置されている抵抗
   部分が、 前記ｍ個の取り出しを持つ抵抗群を１本の抵抗列とする
   １列以上によって構成されている２つのブロックを正側
   と負側のブロックとし、他の１つのブロックの中心位置
   をディジタルデータ入力の０として正側と負側に分けて
   接続し、さらにＤ／Ａ変換器のデコーダ部を正側と負側
   の同一デコーダとして含め、ミラー反転の構成に配列し
   た抵抗部分を有する請求項１記載のストリング抵抗型Ｄ
   ／Ａ変換器。