JP3125116B2

JP3125116B2 - Ａｄコンバータ

Info

Publication number: JP3125116B2
Application number: JP04187758A
Authority: JP
Inventors: 太刀男湯浅
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-07-15
Filing date: 1992-07-15
Publication date: 2001-01-15
Anticipated expiration: 2016-01-15
Also published as: JPH0637638A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するＡＤコンバータの改良に関する。特
に、部品点数を大幅に削除してＩＣ化における回路面積
を縮少し、その結果、装置の小形化及び多ビット化を可
能にするＡＤコンバータを提供することを目的とする改
良に関する。

【０００２】

【従来の技術】以下、図面を参照しつゝ、従来技術に係
るＡＤコンバータについて説明する。図８は従来技術に
係るＡＤコンバータの回路図である。

【０００３】図８参照図において、１１は、同一の抵抗値を有する複数の抵抗
器Ｒ_１，_１〜Ｒ_Ｋ＋１，_Ｌ＋１の直列回路からなり、基
準電圧Ｖ_ＲＰ・Ｖ_ＲＮ間に接続されて分圧抵抗器を構成
する抵抗器列である。１３は、複数のスイッチング手段
Ｓ_１，１〜Ｓ_Ｋ＋１，_Ｌよりなるスイッチング手段群で
あり、上記のスイッチング手段Ｓ_１，_１〜Ｓ_Ｋ＋１，_Ｌ
の一方の端子は上記の抵抗器列１１の抵抗器のＬ＋１番
目毎の接続点を除く接続点に接続され、他方の端子はＬ
＋１番目のスイッチング手段毎に相互に接続されてい
る。１４は、上記の抵抗器列１１の抵抗器のＬ＋１番目
毎の接続点に一方の入力端子が接続され、他方の入力端
子はＡＤコンバータのアナログ入力端子ＩＮに接続され
た複数のコンパレータＣ_１，_１〜Ｃ_１，_Ｋよりなる第１
のコンパレータ群である。１５は上記のスイッチング手
段の他方の端子に一方の入力端子が接続され、他方の入
力端子はＡＤコンバータのアナログ入力端子ＩＮに接続
された複数のコンパレータＣ_２，_１〜Ｃ_２，_Ｌよりなる
第２のコンパレータ群である。

【０００４】つぎに、図８に示すＡＤコンバータの動作
について説明する。いま、抵抗器列１１の抵抗Ｒ_Ｘ，_Ｙ
のＶ_ＲＰ側の端子における電圧をＶ_Ｘ，_Ｙとし、アナロ
グ入力電圧をＶ_ＩＮとして次式が成立するとする。

【０００５】Ｖ₂，₁＜Ｖ_IN＜Ｖ₂，₂ ・・・（１）このとき、ディジタル出力は、（Ｂ₁，_K，・・・，Ｂ₁，₂，Ｂ₁，₁）＝（０，・・・，０，１）・・・（２）となる。

【０００６】式（２）の結果が得られたとき、制御回路
を用いてスイッチング手段Ｓ₁，₁〜Ｓ_K+1，_Lのうち
Ｓ₂，₁〜Ｓ₂，_Lのみを閉じ、その他を開放する動作
をさせる。コンパレータＣ₂，₁，Ｃ₂，₂ ・・
・，Ｃ₂，_Lの一方の入力端子にはＶ₂，₁，
Ｖ₂，₂，・・・，Ｖ₂，_Lの電位が与えられ、他
方の入力端子に加えられるアナログ入力電圧Ｖ_INと比較
される。式（１）の条件から、ディジタル出力は、（Ｂ₂, _L，・・・，Ｂ₂, ₂，Ｂ₂, ₁）＝（０，・・・，０，１）・・・（３）が得られる。

【０００７】すなわち、コンパレータＣ₁, ₁〜Ｃ₁,
_Kにおいてディジタル出力の上位ビット（以下、ＭＳ
Ｂ：Most Significant Bitと云う。）側の出力を得、コ
ンパレータＣ₂, ₁〜Ｃ₂, _Lにおいてディジタル出力
の下位ビット（以下、ＬＳＢ：Least Significant Bit
と云う。）側の出力を得ている。

【０００８】上記の式（２）及び（３）を例えば二進数
エンコーダに使用すれば、アナログ入力からディジタル
出力を得るＡＤコンバータとして動作する。

【０００９】

【発明が解決しようとする課題】上記のように、従来技
術に係るＡＤコンバータにおいては、基準電圧Ｖ_RP−Ｖ
_RNを（Ｋ＋１）×（Ｌ＋１）等分し、この等分したそれ
ぞれの点の電圧とアナログ入力の電圧とを比較してい
る。その結果、ｎビットのＡＤコンバータを構成するた
めに必要な抵抗器の個数（Ｋ＋１）×（Ｌ＋１）は、（Ｋ＋１）×（Ｌ＋１）＝２ⁿ ・・・（４）となる。

【００１０】したがって、従来技術に係るＡＤコンバー
タは、ビット数が増加すると回路を構成する抵抗器の数
が級数的に増加するため多ビット化が困難であり、多ビ
ット化によってディジタル回路を高精度化する要求に対
応できないと云う欠点を有している。

【００１１】本発明の目的は、この欠点を解消すること
にあり、部品点数を大幅に削除してＩＣ化における回路
面積を縮少し、その結果、装置の小形化及び多ビット化
を可能とするＡＤコンバータを提供することにある。

【００１２】

【課題を解決するための手段】上記の目的は、抵抗器と
第２のスイッチング手段とが直列接続される回路が複数
接続される変換手段と、複数の抵抗器が接続される抵抗
器列と、前記変換手段の回路のいずれかの接続点と前記
抵抗器列の一端とを接続するとゝもに、前記変換手段の
回路のいずれかの接続点と前記抵抗器列の他端とを接続
する第１のスイッチング手段と、一方の入力端子が前記
変換手段の接続点のいずれかと接続されるとゝもに、他
方の入力端子がアナログ入力端子に接続される複数のコ
ンパレータからなる第１のコンパレータ群と、一方の入
力端子が前記抵抗器列の抵抗器の接続点のいずれかと接
続されるとゝもに、他方の入力端子がアナログ入力端子
に接続される複数のコンパレータからなる第２のコンパ
レータ群とを有するＡＤコンバータによって達成され
る。

【００１３】上記の構成において、前記の変換手段の抵
抗器の抵抗値と、前記の抵抗器列の合成抵抗とを概ね等
しくすることができる。

【００１４】上記のいずれの構成においても、前記の変
換手段の回路の両端に抵抗器が接続されている前記の第
２のスイッチング手段の回路の両端に抵抗器を接続する
とよい。

【００１５】

【００１６】

【作用】本発明に係るＡＤコンバータにおいては、抵抗
器Ｒ₁, ₁〜Ｒ₁, _K+1の直列回路を用いて基準電圧Ｖ
_RP−Ｖ_RNをＫ＋１等分し、このＫ＋１等分した電圧を抵
抗器Ｒ₂, ₁〜Ｒ₂, _L+1の直列回路を用いてさらにＬ
＋１等分している。その結果、基準電圧Ｖ_RP−Ｖ_RNは
（Ｋ＋１）×（Ｌ＋１）等分される。したがって、ディ
ジタル出力のビット数ｎは（Ｋ＋１）×（Ｌ＋１）＝２ⁿ ・・・（５）を満足するｎとなる。

【００１７】ところが、抵抗器Ｒ₂, ₁〜Ｒ₂, _L+1は
Ｋ＋１等分されたすべての電圧に対して共用されるの
で、従来技術に比べ抵抗器の個数を著しく低減すること
ができる。すなわち、回路を構成するために必要な抵抗
器の個数は（Ｋ＋１）×（Ｌ＋１）＝Ｋ＋Ｌ＋２・・・（６）で十分である。

【００１８】一例として、ｎ＝８ビットのときにＡＤコ
ンバータを構成するために必要な抵抗器の個数は、従来技術の場合２⁸＝２５６個・・・（７）本発明の場合（Ｋ＋１）×（Ｌ＋１）＝２⁸＝２
５６であるからＫ＋１＝１６、Ｌ＋１＝１６とするとＫ
＋Ｌ＋２＝３２個・・・（８）となり、従来技術に比べ著しく少ない個数の抵抗器をも
って多ビットのＡＤコンバータを構成することができ
る。

【００１９】

【実施例】以下、図面を参照しつゝ、本発明の４実施例
に係るＡＤコンバータを説明する。

【００２０】図１は第１実施例（請求項１に対応）に係
るＡＤコンバータの回路図である。図１参照図において、１は複数の抵抗器Ｒ₁, ₁〜Ｒ₁, _K+1の
直列回路からなり、基準電圧Ｖ_RP・Ｖ_RN間に接続されて
分圧抵抗器を構成する第１の抵抗器列である。２は複数
の抵抗器Ｒ₂, ₁〜Ｒ₂, _L+1の直列回路からなる第２
の抵抗器列である。３は、この第２の抵抗器列２の両端
と上記の第１の抵抗器列１の何れかの抵抗器の両端とを
接続するスイッチング手段の複数Ｓ₁, ₁〜Ｓ₁,
_K+1、Ｓ₂, ₁〜Ｓ₂, _K+1からなる第１のスイッチン
グ手段列である。それぞれのスイッチング手段Ｓ_Wの実
施例を図２に示す。４は上記の第１の抵抗器列１の抵抗
器のそれぞれの接続点に一方の入力端子が接続されてい
る複数のコンバータＣ₁, ₁〜Ｃ₁, _Kからなる第１の
コンパレータ群であり、５は上記の第２の抵抗器列２の
抵抗器のそれぞれの接続点に一方の入力端子が接続され
ている複数のコンパレータＣ₂, ₁〜Ｃ₂, _Lからなる
第２のコンパレータ群である。上記の第１のコンパレー
タ群４と上記の第２のコンパレータ群５とのコンパレー
タの他方の入力端子はアナログ入力端子ＩＮに接続され
ている。

【００２１】つぎに、本実施例の動作について説明す
る。コンパレータＣ₁, ₁〜Ｃ₁, _Kの一方の入力端子
には基準電圧Ｖ_RP−Ｖ_RN（Ｖ_RN＜Ｖ_RP）を抵抗器Ｒ₁,
₁〜Ｒ ₁, _K+1で分圧した点の電圧が印加され、他方の
入力端子に印加されるアナログ入力の電圧と比較され
る。そこで、抵抗器Ｒ_X, _YのＶ_RP側の端子における電
圧をＶ_X，_Yとし、アナログ入力の電圧Ｖ_INが例えばＶ₁，₁＜Ｖ_IN＜Ｖ₁，₂ ・・・（９）であるとすると、ディジタル出力（Ｂ_{1 , K}，Ｂ_{1 , K-1}，・・・，Ｂ_{1 , 2}，Ｂ_{1 , 1}）＝（０_, ０_, ・・・_, ０_, １）・・・（10）が得られる。

【００２２】制御回路を用いて、上記の式（10）で表さ
れる出力が得られたとき、スイッチング手段Ｓ_{1 , 1}〜
Ｓ_{1 , K+1}、Ｓ_{2 , 1}〜Ｓ_{2 , K+1}のうちＳ_{2 , 1}〜Ｓ
_{2 ,} ₂のみを閉じ、その他を開放する。その結果、第２
の抵抗器列２の両端にＶ₁₂及びＶ₁₁の電圧が印加され
る。第２のコンパレータ群１のコンパレータＣ_{2 , 1 ,}
Ｃ_{2 , 2 ,} ・・・_, Ｃ_{2 , L-1 ,} Ｃ_{2 , L}の一方
の入力端子にそれぞれＶ_{2 , 1 ,} Ｖ_{2 , 2 ,} ・・・
_, Ｖ_{2 , L-1 ,} Ｖ_{2 , L}の電位が与えられ、他方の
入力端子に入力されるＶ_INと比較される。

【００２３】Ｖ_INが、Ｖ_{2 , 1}＜Ｖ_IN＜Ｖ_{2 , 2} ・・・（11）であると、ディジタル出力（Ｂ_{2 , L ,} Ｂ_{2 , L-1 ,} ・・・_, Ｂ_{2 , 2 ,}Ｂ_{2 , 1}）＝（０_,０_,・・・_,０_,１）・・・（12）が得られる。

【００２４】すなわち、コンパレータＣ_{1 , 1}〜Ｃ
_{1 , K}においてディジタル出力のＭＳＢ側の出力を得、
コンパレータＣ_{2 , 1}〜Ｃ_{2 , L}においてディジタル出
力のＬＳＢ側の出力を得ている。上記の式（10）及び
（11）を例えば二進数エンコーダに使用すれば、アナロ
グ入力からディジタル出力を得るＡＤコンバータとして
動作する。

【００２５】なお、上記の式（10）の出力を得たときに
スイッチング手段Ｓ_{1 , 1}〜Ｓ_{1 ,} _{K+1 ,} Ｓ_{2 , 1}〜
Ｓ_{2 , K+1}を動作させる制御回路の一例を図３に示す。
図において、Ｘ₁〜Ｘ_K+1はＥＸＯＲ回路である。式
（10）の場合にはＸ₂のみがHighを出力し、他はすべて
Low を出力するので、スイッチング手段Ｓ_{1 , 2}とＳ₂
_{, 2}のみを閉とすることができる。

【００２６】図４は第２実施例（請求項２に対応）に係
るＡＤコンバータの回路図である。図４参照本実施例が第１実施例と相違する点は、本実施例におい
ては単位利得増幅器Ｇ ₁及びＧ₂が追加されていること
のみである。

【００２７】第１実施例においては、第１の抵抗器列１
の抵抗器の何れかと第２の抵抗器列２とが並列に接続さ
れるので、第１の抵抗器列１における分圧が均等性を失
い、ＡＤ変換結果に誤差が発生する。本実施例において
は、第２の抵抗器列２の両端とスイッチング手段群３と
の間に単位利得増幅Ｇ₁及びＧ₂が接続されているの
で、第２の抵抗器列２が第１の抵抗器列１と並列接続さ
れることによる上記の抵抗値の変動がなくなり、ＡＤ変
換における誤差の発生を防止できる。上記以外の符号・
動作の説明は第１実施例の場合と同一である。

【００２８】図５は第３実施例（請求項３に対応）に係
るＡＤコンバータの回路図である。図５参照図において、61は、抵抗器Ｒ_{1 , n}と第３のスイッチン
グ手段Ｓ_{3 , n}・Ｓ₄, _nとが直列に接続された抵抗・
スイッチング手段接続回路であり、６はこの抵抗・スイ
ッチング手段接続回路61の複数が直列に接続された抵抗
・スイッチング手段接続回路列である。この抵抗・スイ
ッチング手段接続回路列６は基準電圧Ｖ _RP・Ｖ_RN間に接
続されて分圧抵抗器を構成する。２は、複数の抵抗器Ｒ
₂, ₁〜Ｒ₂, _L+1の直列回路からなる第２の抵抗器列
である。７は、この第２の抵抗器列２の両端と上記の抵
抗・スイッチング手段接続回路列６の何れかの抵抗・ス
イッチング手段接続回路61の両端とを接続するスイッチ
ング手段の複数Ｓ₁, ₁〜Ｓ₁, _K+1、Ｓ₂, ₁〜
Ｓ₂, _K+1からなる第２のスイッチング手段群である。
８は上記の抵抗・スイッチング手段接続回路61相互の接
続点に一方の入力端子が接続されている複数のコンパレ
ータからなる第３のコンパレータ群であり、５は第２の
抵抗器列２の抵抗器のそれぞれの接続点に一方の入力端
子が接続されている複数のコンパレータからなる第２の
コンパレータ群である。上記の第２のコンパレータ群５
と上記の第３のコンパレータ群８とのコンパレータの他
方の入力端子はアナログ入力端子ＩＮに接続されてい
る。

【００２９】つぎに、本実施例の動作について説明す
る。アナログ入力電圧Ｖ_INが、Ｖ₁，_X＜Ｖ_IN＜Ｖ₁，_X+1 ・・・（13）とすると、ＭＳＢ側のコンパレータＣ₁, ₁〜Ｃ₁, _K
の出力は（Ｂ_{1 , K}，Ｂ_{1 , X+1}，Ｂ_{1 , X} ・・・，Ｂ_{1 , 1}）＝（０_, ・・・_, ０_, １_, １）・・・（14）となる。この結果を、図６に示す制御回路に入力する。
この制御回路は図３に示す制御回路のそれぞれの出力端
子にインバータＩｎを接続したものである。この制御回
路によって、それぞれのスイッチング手段は下記のよう
に制御される。

【００３０】Ｓ_{1 , X+1}、Ｓ₂, _X-1：短絡その他のＳ_{1 , n}、
Ｓ_{2 , n}：開放・・・（15）Ｓ_{3 , X+1}、Ｓ₄, _X-1：開放その他のＳ_{3 , n}、
Ｓ₄, _n：短絡・・・（16）また、条件としてＲ_{2 , L+1}＋・・・＋Ｒ_{2 , 1}＝Ｒ_{1 , X+1} ・・・（17）を与えておく。その結果、上記の式（15）及び（16）の
動作によっても基準電圧Ｖ_RP・Ｖ_RN間の分圧状態は変化
せず均等分圧され、ＡＤ変換における誤差発生は防止さ
れる。

【００３１】ところで、第２の抵抗器列２の両端には、
抵抗器Ｒ_{2 , 1}側に電圧Ｖ₁，_Xが印加され、抵抗器Ｒ
_{2 , L+1}側に電圧Ｖ₁，_X+1が印加されるので、アナロ
グ入力電圧Ｖ_INがＶ_{2 , Y}＜Ｖ_IN＜Ｖ_{2 , Y+1} であると、コンパレータＣ_{2 , 1}〜Ｃ_{2 , L}の出力は（Ｂ_{2 , L ,} ・・・_, Ｂ_{2 , Y+1 ,} Ｂ_{2 , Y ,} ・・・_, Ｂ_{2 , 1}）＝（０_,０_,・・・_,０_,１）・・・（18）となる。

【００３２】すなわち、コンパレータＣ_{1 , 1}〜Ｃ
_{1 , K}においてディジタル出力のＭＳＢ側の出力を得、
コンパレータＣ_{2 , 1}〜Ｃ_{2 , L}においてＬＳＢ側の出
力を得る。上記の式（14）及び（15）を例えば二進数エ
ンコーダに使用すればアナログ入力からディジタル出力
を得るＡＤコンバータとして動作する。

【００３３】図７は第４実施例（請求項４に対応）に係
るＡＤコンバータの回路図である。図７参照本実施例が第３実施例と相違する点は、本実施例におい
ては、第３実施例における抵抗・スイッチング手段接続
回路61のそれぞれに、抵抗器が並列に接続されているこ
とのみである。図におけるＲ₃, ₁〜Ｒ₃, _K+1は第３
の抵抗値を有する抵抗器であり、その他の符号の説明は
第３の実施例の場合と同一である。

【００３４】抵抗器Ｒ₃, ₁〜Ｒ₃, _K+1は比較的小さ
い抵抗値を有し、ＭＳＢ側回路における浮遊容量への充
電速度を速め、回路の応答時定数を低減して応答性を向
上する。なお、抵抗器Ｒ₃, ₁〜Ｒ₃, _K+1の抵抗値は
それぞれが同一であればよく、抵抗器Ｒ_{1 , 1}〜Ｒ
_{1 , K+1}や抵抗器Ｒ_{2 , 1}〜Ｒ_{2 , L+1}の抵抗値に拘束
されない。上記以外の動作の説明は第３実施例の場合と
同一である。

【００３５】

【発明の効果】以上説明したとおり、本発明に係るＡＤ
コンバータにおいては、抵抗器の複数からなる分圧抵抗
器によって基準電圧をＫ＋１等分し、このＫ＋１等分し
た電圧を抵抗器の複数によってさらにＬ＋１等分してお
り、この複数はＫ＋１等分されたすべての電圧区分に共
用されることゝされているので、従来技術に比べ著しく
少ない個数の抵抗器を用いて多ビットのＡＤコンバータ
を構成することができる。

【００３６】したがって、本発明は、部品点数を大幅に
削除してＩＣ化における回路面積を縮少し、その結果、
装置の小形化及び多ビット化を可能とするＡＤコンバー
タを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＡＤコンバータの
回路図である。

【図２】図１におけるスイッチング手段（Ｓ_W）の実施
例図である。

【図３】図１におけるスイッチング手段制御回路図であ
る。

【図４】本発明の第２の実施例に係るＡＤコンバータの
回路図である。

【図５】本発明の第３の実施例に係るＡＤコンバータの
回路図である。

【図６】図４におけるスイッチング手段制御回路図であ
る。

【図７】本発明の第４の実施例に係るＡＤコンバータの
回路図である。

【図８】従来技術に係るＡＤコンバータの回路図であ
る。

【符号の説明】

１第１の抵抗器列２第２の抵抗器列３第１のスイッチング手段群４第１のコンパレータ群５第２のコンパレータ群６抵抗・スイッチング手段接続回路列 61 抵抗・スイッチング手段接続回路７第２のスイッチング手段群８第３のコンパレータ群 11 従来技術の抵抗器列 13 従来技術のスイッチング手段群 14 従来技術の第１のコンパレータ群 15 従来技術の第２のコンパレータ群Ｇ₁・Ｇ₂ 単位利得増幅器Ｖ_RP・Ｖ_RN 基準電圧ＩＮアナログ入力端子Ｓ_W スイッチング手段

Claims

(57)【特許請求の範囲】

【請求項１】抵抗器と第２のスイッチング手段とが直
列接続される回路が複数接続される変換手段と、複数の抵抗器が接続される抵抗器列と、前記変換手段の回路のいずれかの接続点と前記抵抗器列
の一端とを接続するとゝもに、前記変換手段の回路のい
ずれかの接続点と前記抵抗器列の他端とを接続する第１
のスイッチング手段と、一方の入力端子が前記変換手段の接続点のいずれかと接
続されるとゝもに、他方の入力端子がアナログ入力端子
に接続される複数のコンパレータからなる第１のコンパ
レータ群と、一方の入力端子が前記抵抗器列の抵抗器の接続点のいず
れかと接続されるとゝもに、他方の入力端子がアナログ
入力端子に接続される複数のコンパレータからなる第２
のコンパレータ群とを有することを特徴とするＡＤコン
バータ。
【請求項２】前記変換手段の抵抗器の抵抗値と、前記
抵抗器列の合成抵抗とが概ね等しいことを特徴とする請
求項１記載のＡＤコンバータ。
【請求項３】前記変換手段の回路の両端に抵抗器が接
続されていることを特徴とする請求項１または請求項２
記載のＡＤコンバータ。