JP2697406B2 - 多重クロック・サイクルを持つサブレンジ型アナログ・デジタル変換器 - Google Patents
多重クロック・サイクルを持つサブレンジ型アナログ・デジタル変換器Info
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、多重クロック・サイク
ルを持つサブレンジ型アナログ・デジタル（Ａ／Ｄ）変
換器に関する。さらに詳しくは、エラーの小さい、高速
の多重クロック・サイクルを持つサブレンジＡ／Ｄ変換
器に関する。
ルを持つサブレンジ型アナログ・デジタル（Ａ／Ｄ）変
換器に関する。さらに詳しくは、エラーの小さい、高速
の多重クロック・サイクルを持つサブレンジＡ／Ｄ変換
器に関する。
【０００２】
【従来の技術】安価な一体型のメガヘルツ程度のＡ／Ｄ
変換器は、多くのデジタル信号処理装置にとって重要な
構成ブロックである。普通、Ａ／Ｄ変換器には２種類が
あり、単一のクロック・サイクルを持つ並列型のもの
と、多重クロック・サイクルを持つサブレンジ型のもの
がある。いずれの型も、基本的には同じ部品で構成され
ており、基準電圧ラダー、比較器および比較器の出力を
１つのデジタル信号に重畳させる装置がある。大きな違
いは、並列型Ａ／Ｄ変換器が基準電圧ラダーの各々の区
間について１台の比較器を必要とすることである。すな
わち、最上位ビット（ＭＳＢ）を表す区間と、各ＭＳＢ
間の最下位ビット（ＬＳＢ）を表す区間の各々について
比較器を必要とする。一方、サブレンジ型のＡ／Ｄ変換
器は各ＭＳＢに１台の比較器と、ほぼ１組のＭＳＢ間に
ある各ＬＳＢについて１台の比較器しか必要としない。
複数の電子スイッチが設けられて、ＬＳＢ比較器を、デ
ジタル化しようとする未知の電圧に最も近い、基準電圧
ラダーの部分に切り換える。このように、比較器の数が
実質的に少なくなることによりチップのサイズが大幅に
小さくなる。
変換器は、多くのデジタル信号処理装置にとって重要な
構成ブロックである。普通、Ａ／Ｄ変換器には２種類が
あり、単一のクロック・サイクルを持つ並列型のもの
と、多重クロック・サイクルを持つサブレンジ型のもの
がある。いずれの型も、基本的には同じ部品で構成され
ており、基準電圧ラダー、比較器および比較器の出力を
１つのデジタル信号に重畳させる装置がある。大きな違
いは、並列型Ａ／Ｄ変換器が基準電圧ラダーの各々の区
間について１台の比較器を必要とすることである。すな
わち、最上位ビット（ＭＳＢ）を表す区間と、各ＭＳＢ
間の最下位ビット（ＬＳＢ）を表す区間の各々について
比較器を必要とする。一方、サブレンジ型のＡ／Ｄ変換
器は各ＭＳＢに１台の比較器と、ほぼ１組のＭＳＢ間に
ある各ＬＳＢについて１台の比較器しか必要としない。
複数の電子スイッチが設けられて、ＬＳＢ比較器を、デ
ジタル化しようとする未知の電圧に最も近い、基準電圧
ラダーの部分に切り換える。このように、比較器の数が
実質的に少なくなることによりチップのサイズが大幅に
小さくなる。
【０００３】
【発明が解決しようとする課題】サブレンジ型のＡ／Ｄ
変換器にはいくつかの問題点がある。もちろんサブレン
ジ型Ａ／Ｄ変換器が多重クロック・サイクルを必要とす
るということも含まれる。このために、並列型Ａ／Ｄ変
換器に比べて速度が数分の１になってしまう。また、電
子スイッチや余分な配線が必要になるため、スイッチン
グ・ノイズやその他のノイズが信号チャンネルに導入さ
れて、精度がいくぶん低下する。スイッチング・ノイズ
の多くは、基準電圧ラダーに交差する各スイッチング・
ラインにより基準電圧ラダーに導入される。さらに、利
用されるＬＳＢ比較器は、ＭＳＢの特定の段階または範
囲をカバーしないので、特定の電圧レベルにおいてエラ
ーが起こりやすい。
変換器にはいくつかの問題点がある。もちろんサブレン
ジ型Ａ／Ｄ変換器が多重クロック・サイクルを必要とす
るということも含まれる。このために、並列型Ａ／Ｄ変
換器に比べて速度が数分の１になってしまう。また、電
子スイッチや余分な配線が必要になるため、スイッチン
グ・ノイズやその他のノイズが信号チャンネルに導入さ
れて、精度がいくぶん低下する。スイッチング・ノイズ
の多くは、基準電圧ラダーに交差する各スイッチング・
ラインにより基準電圧ラダーに導入される。さらに、利
用されるＬＳＢ比較器は、ＭＳＢの特定の段階または範
囲をカバーしないので、特定の電圧レベルにおいてエラ
ーが起こりやすい。
【０００４】本発明の目的は、新規の改良されたサブレ
ンジ型Ａ／Ｄ変換器を提供することである。
ンジ型Ａ／Ｄ変換器を提供することである。
【０００５】本発明の他の目的は、スイッチング等に起
因する内部で発生されるノイズが大幅に減少した、新規
の改良されたサブレンジ型Ａ／Ｄ変換器および製造方法
を提供することである。
因する内部で発生されるノイズが大幅に減少した、新規
の改良されたサブレンジ型Ａ／Ｄ変換器および製造方法
を提供することである。
【０００６】本発明のさらに他の目的は、従来のものよ
りも精度の高い、新規の改良されたサブレンジ型Ａ／Ｄ
変換器および変換方法を提供することである。
りも精度の高い、新規の改良されたサブレンジ型Ａ／Ｄ
変換器および変換方法を提供することである。
【０００７】本発明のさらに他の目的は、従来のサブレ
ンジ型Ａ／Ｄ変換器よりも高速の、新規の改良されたサ
ブレンジ型Ａ／Ｄ変換器および変換方法を提供すること
である。
ンジ型Ａ／Ｄ変換器よりも高速の、新規の改良されたサ
ブレンジ型Ａ／Ｄ変換器および変換方法を提供すること
である。
【０００８】上記その他の目的は、次に説明するアナロ
グ・デジタル変換器によって達成される。そのアナログ
・デジタル変換器は：複数の電圧比較器（５６′，６
２′，６４′）と、複数の粗ステツプ（８０′）と、該
粗ステップ内に複数の微細ステップとを有し、電圧比較
器の第１群（５６′）が複数の粗ステップ（８０′）に
接続されている基準電圧ラダー手段（５０′），複数の
電圧比較器（５６′，６２′，６４′）に接続され未知
の入力電圧を受信する信号入力，電圧比較器の第２群
（６２′）と基準電圧ラダー手段（５０′）とに接続さ
れた電子スイッチ（６０′），電圧比較器の第１群（５
６′）と電子スイッチ（６０′）に接続されたＭＳＢエ
ンコーダ（６６′）であって、信号入力に印加された未
知の電圧に一致する近似の粗ステップ（８０′）を指示
する信号を電圧比較器の第１群（５６′）から受信し、
電子スイッチ（６０′）を付勢して指示された近似の粗
ステップ（８０′）内およびその前後で電圧比較器（５
６′，６２′，６４′）の第２群（６２′）を基準電圧
ラダー手段（５０′）の微細ステップ（８２′）に接続
するところのＭＳＢエンコーダ（６６′），電圧比較器
（５６′，６２′，６４′）の第２群（６２′）に接続
されたＬＳＢエンコーダ（７０′）およびＭＳＢエンコ
ーダ（６６′）とＬＳＢエンコーダ（７０′）とに結合
され、信号入力に印加された未知の入力電圧のレベルを
指示する多重ビットのデジタル信号を与える出力バッフ
ァ（７４′）を含む多重クロック・サイクルを持つサブ
レンジ・アナログ・デジタル変換器であって、基準電圧
ラダー（５０′）が：各微細ステップに少なくとも１つ
ずつある、微細抵抗ラダー（８２′）に接続されている
複数の抵抗であって、該抵抗が半導体チップ上の第１共
通領域に配置され、電子スイッチ（６０′）が同一チッ
プ上の第２共通領域に配置されてその間の接続リード線
が微細抵抗ラダー（８２′）と交差しないようになって
いる複数の抵抗から成り、さらに基準電圧ラダー手段
（５０′）が、基準電圧ラダー手段（５０′）の各粗ス
テップの各々に対し少なくとも１つの、微細抵抗ラダー
（８２′）から電気的に分離された粗抵抗ラダー（８
０′）に接続された、第２の複数の抵抗を有し、第１群
（５６′）の電圧比較器の各々が粗抵抗ラダー（８
０′）の各々異なる粗ステップに接続され、第１群（５
６′）の電圧比較器が同一半導体チップ上の第３共通領
域に配置され、第３共通領域が第２共通領域とは異なる
第１共通領域の側に配置され、第１群（５６′）の電圧
比較器を粗抵抗ラダー（８０′）に接続するリード線が
微細抵抗ラダー（８２′）とも粗抵抗ラダー（８０′）
とも交差しない、アナログ・デジタル変換器である。こ
れにより、変換器の第２群の比較器は基準電圧ラダーの
全範囲にわたって切り替えることができる。
グ・デジタル変換器によって達成される。そのアナログ
・デジタル変換器は：複数の電圧比較器（５６′，６
２′，６４′）と、複数の粗ステツプ（８０′）と、該
粗ステップ内に複数の微細ステップとを有し、電圧比較
器の第１群（５６′）が複数の粗ステップ（８０′）に
接続されている基準電圧ラダー手段（５０′），複数の
電圧比較器（５６′，６２′，６４′）に接続され未知
の入力電圧を受信する信号入力，電圧比較器の第２群
（６２′）と基準電圧ラダー手段（５０′）とに接続さ
れた電子スイッチ（６０′），電圧比較器の第１群（５
６′）と電子スイッチ（６０′）に接続されたＭＳＢエ
ンコーダ（６６′）であって、信号入力に印加された未
知の電圧に一致する近似の粗ステップ（８０′）を指示
する信号を電圧比較器の第１群（５６′）から受信し、
電子スイッチ（６０′）を付勢して指示された近似の粗
ステップ（８０′）内およびその前後で電圧比較器（５
６′，６２′，６４′）の第２群（６２′）を基準電圧
ラダー手段（５０′）の微細ステップ（８２′）に接続
するところのＭＳＢエンコーダ（６６′），電圧比較器
（５６′，６２′，６４′）の第２群（６２′）に接続
されたＬＳＢエンコーダ（７０′）およびＭＳＢエンコ
ーダ（６６′）とＬＳＢエンコーダ（７０′）とに結合
され、信号入力に印加された未知の入力電圧のレベルを
指示する多重ビットのデジタル信号を与える出力バッフ
ァ（７４′）を含む多重クロック・サイクルを持つサブ
レンジ・アナログ・デジタル変換器であって、基準電圧
ラダー（５０′）が：各微細ステップに少なくとも１つ
ずつある、微細抵抗ラダー（８２′）に接続されている
複数の抵抗であって、該抵抗が半導体チップ上の第１共
通領域に配置され、電子スイッチ（６０′）が同一チッ
プ上の第２共通領域に配置されてその間の接続リード線
が微細抵抗ラダー（８２′）と交差しないようになって
いる複数の抵抗から成り、さらに基準電圧ラダー手段
（５０′）が、基準電圧ラダー手段（５０′）の各粗ス
テップの各々に対し少なくとも１つの、微細抵抗ラダー
（８２′）から電気的に分離された粗抵抗ラダー（８
０′）に接続された、第２の複数の抵抗を有し、第１群
（５６′）の電圧比較器の各々が粗抵抗ラダー（８
０′）の各々異なる粗ステップに接続され、第１群（５
６′）の電圧比較器が同一半導体チップ上の第３共通領
域に配置され、第３共通領域が第２共通領域とは異なる
第１共通領域の側に配置され、第１群（５６′）の電圧
比較器を粗抵抗ラダー（８０′）に接続するリード線が
微細抵抗ラダー（８２′）とも粗抵抗ラダー（８０′）
とも交差しない、アナログ・デジタル変換器である。こ
れにより、変換器の第２群の比較器は基準電圧ラダーの
全範囲にわたって切り替えることができる。
【０００９】別の実施例では、第３群の電圧比較器が設
けられ、第２群と交替でクロック・サイクル毎に出力を
与える。
けられ、第２群と交替でクロック・サイクル毎に出力を
与える。
【００１０】別の実施例では、基準電圧ラダーが半導体
チップ上の別の場所に構成されて、基準電圧ラダーのど
の部分にも接続ラインが交差しないようになっている。
チップ上の別の場所に構成されて、基準電圧ラダーのど
の部分にも接続ラインが交差しないようになっている。
【００１１】
【実施例】図１は、本発明を具体化する多重クロック・
サイクルを持つサブレンジ型Ａ／Ｄ変換器１０を示す。
Ａ／Ｄ変換器１０には、ＭＳＢを決定する第１群の電圧
比較器１２とエンコーダ１４，ＬＳＢを決定する第２群
の電圧比較器１６とエンコーダ１８，基準電圧ラダー２
０および第２群の電圧比較器１２を基準電圧ラダー２０
に接続する電子スイッチ２２のネットワークが含まれ
る。ＭＳＢエンコーダ１４とＬＳＢエンコーダ１８との
出力は、ＭＳＢ補正回路２４に供給され、回路２４の出
力はＬＳＢエンコーダ１８の出力とともに出力バッファ
２６に供給される。
サイクルを持つサブレンジ型Ａ／Ｄ変換器１０を示す。
Ａ／Ｄ変換器１０には、ＭＳＢを決定する第１群の電圧
比較器１２とエンコーダ１４，ＬＳＢを決定する第２群
の電圧比較器１６とエンコーダ１８，基準電圧ラダー２
０および第２群の電圧比較器１２を基準電圧ラダー２０
に接続する電子スイッチ２２のネットワークが含まれ
る。ＭＳＢエンコーダ１４とＬＳＢエンコーダ１８との
出力は、ＭＳＢ補正回路２４に供給され、回路２４の出
力はＬＳＢエンコーダ１８の出力とともに出力バッファ
２６に供給される。
【００１２】第１群および第２群の電圧比較器１２，１
６内の各電圧比較器は、同一の譲渡人に譲渡された共願
の特許出願第５４８，５２９号「サンプル・ホールド回
路を持つ電圧比較器」、出願日１９９０年７月５日に記
載されているものに類似の低ノイズの電圧比較器が好ま
しい。しかし、そのほうが望ましい場合は、「並列型」
および「サブレンジ型」Ａ／Ｄ変換器に用いられる任意
の既知の電圧比較器を利用することもできる。また、図
を簡素化するために、ネットワーク２２内の電子スイッ
チは各々単純な１極単投スイッチとして示されている
が、これらのスイッチは、通常は、既知の伝送ゲート型
のスイッチのような、半導体スイッチでも構わないこと
がご理解いただけよう。Ａ／Ｄ変換器１０は、単一の半
導体チップ上に集積され、通常は、図１に示されるよう
に基準電圧ラダー２０，スイッチネットワーク２２およ
び図に示されるすべての接続配線を持つ。
６内の各電圧比較器は、同一の譲渡人に譲渡された共願
の特許出願第５４８，５２９号「サンプル・ホールド回
路を持つ電圧比較器」、出願日１９９０年７月５日に記
載されているものに類似の低ノイズの電圧比較器が好ま
しい。しかし、そのほうが望ましい場合は、「並列型」
および「サブレンジ型」Ａ／Ｄ変換器に用いられる任意
の既知の電圧比較器を利用することもできる。また、図
を簡素化するために、ネットワーク２２内の電子スイッ
チは各々単純な１極単投スイッチとして示されている
が、これらのスイッチは、通常は、既知の伝送ゲート型
のスイッチのような、半導体スイッチでも構わないこと
がご理解いただけよう。Ａ／Ｄ変換器１０は、単一の半
導体チップ上に集積され、通常は、図１に示されるよう
に基準電圧ラダー２０，スイッチネットワーク２２およ
び図に示されるすべての接続配線を持つ。
【００１３】第１群の電圧比較器１２は基準電圧ラダー
２０の複数の粗ステップに直接接続される。たとえば、
本実施例では、６ビットの出力信号を出すが、そのうち
３ビットはＭＳＢを、３ビットはＬＳＢを表す。このた
め、基準電圧ラダーは０００から１１１までの８個の粗
ステップに分割され、各粗ステップは８個の微細ステッ
プに分割される。８ビットの精度を有する通常のシステ
ムでは、８個の微細抵抗が１組ずつの粗抵抗の間に配置
されて（合計６４個の抵抗）、基準ラダーを形成してい
る。しかし、システムによっては、８個の微細抵抗と隣
接した粗ステップ内に拡張された拡張部のみが用いら
れ、スイッチング・システムが微細抵抗を粗抵抗ラダー
の他の点に接続していることがある。スイッチ・ネット
ワーク２２（この実施例では合計１２８個のスイッチ）
のスイッチの１つは、基準電圧ラダー２０内の各抵抗の
各端部と、第２群の電圧比較器１６の電圧比較器の１つ
とに接続されている。各々のスイッチの制御入力は、Ｍ
ＳＢエンコーダ１４の制御信号出力に接続されている。
２０の複数の粗ステップに直接接続される。たとえば、
本実施例では、６ビットの出力信号を出すが、そのうち
３ビットはＭＳＢを、３ビットはＬＳＢを表す。このた
め、基準電圧ラダーは０００から１１１までの８個の粗
ステップに分割され、各粗ステップは８個の微細ステッ
プに分割される。８ビットの精度を有する通常のシステ
ムでは、８個の微細抵抗が１組ずつの粗抵抗の間に配置
されて（合計６４個の抵抗）、基準ラダーを形成してい
る。しかし、システムによっては、８個の微細抵抗と隣
接した粗ステップ内に拡張された拡張部のみが用いら
れ、スイッチング・システムが微細抵抗を粗抵抗ラダー
の他の点に接続していることがある。スイッチ・ネット
ワーク２２（この実施例では合計１２８個のスイッチ）
のスイッチの１つは、基準電圧ラダー２０内の各抵抗の
各端部と、第２群の電圧比較器１６の電圧比較器の１つ
とに接続されている。各々のスイッチの制御入力は、Ｍ
ＳＢエンコーダ１４の制御信号出力に接続されている。
【００１４】入力電圧端子３０は、デジタル化しようと
するアナログ信号（未知の電圧）が印加されるように適
合されている。端子３０は、第１群の電圧比較器１２と
第２群の電圧比較器１６との各々の入力の一方に接続さ
れる。第１基準電圧端子３２は基準電圧ラダー２０の一
端に接続され、第２基準電圧端子３４は、基準電圧ラダ
ー２０の他端に接続される。通常は、端子３２に高い電
位が印加され、端子３４には低い電位、たとえば接地電
位が印加される。複数の制御ライン３６はＭＳＢエンコ
ーダ１４の出力と電子スイッチの制御入力との間に接続
される。
するアナログ信号（未知の電圧）が印加されるように適
合されている。端子３０は、第１群の電圧比較器１２と
第２群の電圧比較器１６との各々の入力の一方に接続さ
れる。第１基準電圧端子３２は基準電圧ラダー２０の一
端に接続され、第２基準電圧端子３４は、基準電圧ラダ
ー２０の他端に接続される。通常は、端子３２に高い電
位が印加され、端子３４には低い電位、たとえば接地電
位が印加される。複数の制御ライン３６はＭＳＢエンコ
ーダ１４の出力と電子スイッチの制御入力との間に接続
される。
【００１５】第２図は、スイッチ・ネットワーク２２と
基準電圧ラダー２０との一部が拡大されて、詳細に図示
されている。ここで解説されている特定の実施例におい
ては、第２群の電圧比較器１６には１７個の電圧比較器
（１６Ａ〜１６Ｑと記されている）が含まれるが、図２
にはそのうち９個だけが示されている。また、基準電圧
ラダー２０は、８個の微細部、すなわち微細抵抗（Ａ１
〜Ａ８，Ｂ１〜Ｂ８など）を有している。微細抵抗Ａ１
〜Ｈ８の各々は、そこに接続された２個の電子スイッチ
を有しており、このスイッチはそれぞれ微細抵抗の反対
側に接続された１端子（ただし、基準電圧ラダー２０の
各端部に隣接する５個の微細抵抗は除く）と、電圧比較
器１６Ａ〜１６Ｓのうちの１つの信号入力に接続された
他端とを有している。ＭＳＢエンコーダ１４の出力から
電子スイッチの制御入力までの制御ライン３６は、３６
Ａ〜３６Ｈと記されている。
基準電圧ラダー２０との一部が拡大されて、詳細に図示
されている。ここで解説されている特定の実施例におい
ては、第２群の電圧比較器１６には１７個の電圧比較器
（１６Ａ〜１６Ｑと記されている）が含まれるが、図２
にはそのうち９個だけが示されている。また、基準電圧
ラダー２０は、８個の微細部、すなわち微細抵抗（Ａ１
〜Ａ８，Ｂ１〜Ｂ８など）を有している。微細抵抗Ａ１
〜Ｈ８の各々は、そこに接続された２個の電子スイッチ
を有しており、このスイッチはそれぞれ微細抵抗の反対
側に接続された１端子（ただし、基準電圧ラダー２０の
各端部に隣接する５個の微細抵抗は除く）と、電圧比較
器１６Ａ〜１６Ｓのうちの１つの信号入力に接続された
他端とを有している。ＭＳＢエンコーダ１４の出力から
電子スイッチの制御入力までの制御ライン３６は、３６
Ａ〜３６Ｈと記されている。
【００１６】この回路の動作は、以下のようになる。第
１クロック・サイクルでは、第１群の電圧比較器１２が
端子３０上の未知の電圧レベル（アナログ信号）を基準
電圧ラダー２０により与えられた８個の粗電圧レベルと
比較する。そして、信号がＭＳＢエンコーダ１４に供給
される。ここで第１群の電圧比較器１２のうちどの電圧
比較器が未知の電圧に最も近い近似値となる基準電圧
（粗ステップ）を持っているかが示される。ＭＳＢエン
コーダ１４はこの情報をＭＳＢ補正回路２４に供給し、
制御ライン３６を通ってネットワーク２２内の電子スイ
ッチの制御入力にも供給する。ＭＳＢエンコーダ１４か
らの制御信号により付勢された電子スイッチは、第２群
の電圧比較器１６を、選択された粗ステップ内の微細ス
テップと、選択された粗ステップの前後の各粗ステップ
内の微細ステップの半分に接続する。たとえば、選択さ
れた粗ステップが図２の２０Ｃであるとすると、このス
テップに対応する第１群の電圧比較器１４が、制御ライ
ン３６Ｃ上に制御電圧を供給し、それによって、ライン
３６Ｃに接続されているすべてのスイッチが活性化され
る（閉じる）。図２から、ライン２０Ｃ内のスイッチは
（左側の第１スイッチから）ひとつおきに、制御ライン
３６Ｃに接続されていることがわかる。このため、ライ
ン２０Ｃの第１微細抵抗Ｃ１は、電圧比較器１６Ｆに接
続され、第２微細抵抗Ｃ２は、電圧比較器１６Ｇに接続
され、ライン２０Ｃ内の最後の微細抵抗Ｃ８が電圧比較
器１６Ｌに接続されるまで各々の微細抵抗が、電圧比較
器に接続される。また、制御ライン３６Ｃは、最初の５
個の微細抵抗Ｂ１〜Ｂ５に接続されているライン２０Ｂ
内の５個のスイッチに接続され、さらに最後の５個の微
細抵抗Ｄ４〜Ｄ８に接続されているライン２０Ｄ内の５
個のスイッチに接続される。図２からわかるように、制
御ライン３６Ｃにより活性化されるライン２０Ｂ内のス
イッチは、微細抵抗Ｂ１を電圧比較器１６Ｅに接続し、
微細抵抗Ｂ２を電圧比較器１６Ｄに接続し、最後の微細
抵抗Ｂ５が電圧比較器１６Ａに接続されるまで各々の微
細抵抗を電圧比較器に接続する。同様に、微細抵抗Ｄ４
〜Ｄ８は、電圧比較器１６Ｍ〜１６Ｑに接続される。
１クロック・サイクルでは、第１群の電圧比較器１２が
端子３０上の未知の電圧レベル（アナログ信号）を基準
電圧ラダー２０により与えられた８個の粗電圧レベルと
比較する。そして、信号がＭＳＢエンコーダ１４に供給
される。ここで第１群の電圧比較器１２のうちどの電圧
比較器が未知の電圧に最も近い近似値となる基準電圧
（粗ステップ）を持っているかが示される。ＭＳＢエン
コーダ１４はこの情報をＭＳＢ補正回路２４に供給し、
制御ライン３６を通ってネットワーク２２内の電子スイ
ッチの制御入力にも供給する。ＭＳＢエンコーダ１４か
らの制御信号により付勢された電子スイッチは、第２群
の電圧比較器１６を、選択された粗ステップ内の微細ス
テップと、選択された粗ステップの前後の各粗ステップ
内の微細ステップの半分に接続する。たとえば、選択さ
れた粗ステップが図２の２０Ｃであるとすると、このス
テップに対応する第１群の電圧比較器１４が、制御ライ
ン３６Ｃ上に制御電圧を供給し、それによって、ライン
３６Ｃに接続されているすべてのスイッチが活性化され
る（閉じる）。図２から、ライン２０Ｃ内のスイッチは
（左側の第１スイッチから）ひとつおきに、制御ライン
３６Ｃに接続されていることがわかる。このため、ライ
ン２０Ｃの第１微細抵抗Ｃ１は、電圧比較器１６Ｆに接
続され、第２微細抵抗Ｃ２は、電圧比較器１６Ｇに接続
され、ライン２０Ｃ内の最後の微細抵抗Ｃ８が電圧比較
器１６Ｌに接続されるまで各々の微細抵抗が、電圧比較
器に接続される。また、制御ライン３６Ｃは、最初の５
個の微細抵抗Ｂ１〜Ｂ５に接続されているライン２０Ｂ
内の５個のスイッチに接続され、さらに最後の５個の微
細抵抗Ｄ４〜Ｄ８に接続されているライン２０Ｄ内の５
個のスイッチに接続される。図２からわかるように、制
御ライン３６Ｃにより活性化されるライン２０Ｂ内のス
イッチは、微細抵抗Ｂ１を電圧比較器１６Ｅに接続し、
微細抵抗Ｂ２を電圧比較器１６Ｄに接続し、最後の微細
抵抗Ｂ５が電圧比較器１６Ａに接続されるまで各々の微
細抵抗を電圧比較器に接続する。同様に、微細抵抗Ｄ４
〜Ｄ８は、電圧比較器１６Ｍ〜１６Ｑに接続される。
【００１７】図３は、従来のＡ／Ｄ変換器の粗ステップ
と微細ステップの有効範囲をグラフにしたものである。
６ビットの精度を持つＡ／Ｄ変換器を、比較のために示
してある。このグラフからわかるように、従来の技術の
構造による微細ステップは、選択された粗ステップ（た
とえば１００）の両側に拡張し、さらに下位側に２個の
微細ステップ（１１０，１１１）、上位側に３個の微細
ステップ（００１，０１０，０１１）が拡張される。し
かしこれでは、各粗ステップの中間に３個のステップが
残されて、システムのエラーを起こす可能性が残る。た
とえば、粗電圧比較器が、未知の電圧が１００と１０１
との間にあることを示したとすると、許容範囲と小さな
ノイズのエラーのために、実際の微細ステップは１００
１１０より下位か、１０１０１１より上位になりうる。
この場合、微細比較器は、第２クロック・サイクル上で
の比較を行うことができない。多くの場合、粗抵抗が不
正確なため，基準電圧が変動するため，またノイズなど
のために、ＭＳＢ比較は実際の既知の電圧よりも３個の
微細ステップ以上離れることがある。実際の信号がこの
レベルに留まっている限り、またＡ／Ｄ変換器のＭＳＢ
部分がそれよりも高い粗ステップまたは低い粗ステップ
を示す限り、出力はエラーとなる。
と微細ステップの有効範囲をグラフにしたものである。
６ビットの精度を持つＡ／Ｄ変換器を、比較のために示
してある。このグラフからわかるように、従来の技術の
構造による微細ステップは、選択された粗ステップ（た
とえば１００）の両側に拡張し、さらに下位側に２個の
微細ステップ（１１０，１１１）、上位側に３個の微細
ステップ（００１，０１０，０１１）が拡張される。し
かしこれでは、各粗ステップの中間に３個のステップが
残されて、システムのエラーを起こす可能性が残る。た
とえば、粗電圧比較器が、未知の電圧が１００と１０１
との間にあることを示したとすると、許容範囲と小さな
ノイズのエラーのために、実際の微細ステップは１００
１１０より下位か、１０１０１１より上位になりうる。
この場合、微細比較器は、第２クロック・サイクル上で
の比較を行うことができない。多くの場合、粗抵抗が不
正確なため，基準電圧が変動するため，またノイズなど
のために、ＭＳＢ比較は実際の既知の電圧よりも３個の
微細ステップ以上離れることがある。実際の信号がこの
レベルに留まっている限り、またＡ／Ｄ変換器のＭＳＢ
部分がそれよりも高い粗ステップまたは低い粗ステップ
を示す限り、出力はエラーとなる。
【００１８】この問題を解決するために、本発明は、図
４に示されるように、選択された粗ステップの両側と、
各隣接粗ステップのほぼ中心から広がる、微細な電圧比
較器を含み、微細ステップを見逃さないようにする。第
１群の電圧比較器１２とＭＳＢエンコーダ１４が、端子
３０に供給された未知の電圧は粗ステップ１００と１０
１との間にあると示したときは、制御信号がスイッチ・
ネットワーク２２に供給されて、それにより第２群の電
圧比較器１６が微細ステップ１００１００（電圧比較器
１６Ａ）から１０１１００（電圧比較器１６Ｑ）まで接
続される。このため、微細ステップの全範囲がカバーさ
れて、ＭＳＢの判定部に大きな許容誤差やノイズがあっ
てもエラーが起こらない。本実施例は、各隣接ステップ
のほぼ中心から広がる微細な比較について解説している
が、少なくとも２個の完全な粗ステップがカバーされて
いる限り、微細な比較を前後の粗ステップの中の任意の
中間点から行うことができることがご理解いただけよ
う。この方法で、微細ステップは常に全範囲を網羅す
る。しかしながら、許容誤差の問題点を再度起こさない
ようにするためには、この微細ステップを隣接する粗ス
テップのほぼ中間点まで広げることが好ましい。
４に示されるように、選択された粗ステップの両側と、
各隣接粗ステップのほぼ中心から広がる、微細な電圧比
較器を含み、微細ステップを見逃さないようにする。第
１群の電圧比較器１２とＭＳＢエンコーダ１４が、端子
３０に供給された未知の電圧は粗ステップ１００と１０
１との間にあると示したときは、制御信号がスイッチ・
ネットワーク２２に供給されて、それにより第２群の電
圧比較器１６が微細ステップ１００１００（電圧比較器
１６Ａ）から１０１１００（電圧比較器１６Ｑ）まで接
続される。このため、微細ステップの全範囲がカバーさ
れて、ＭＳＢの判定部に大きな許容誤差やノイズがあっ
てもエラーが起こらない。本実施例は、各隣接ステップ
のほぼ中心から広がる微細な比較について解説している
が、少なくとも２個の完全な粗ステップがカバーされて
いる限り、微細な比較を前後の粗ステップの中の任意の
中間点から行うことができることがご理解いただけよ
う。この方法で、微細ステップは常に全範囲を網羅す
る。しかしながら、許容誤差の問題点を再度起こさない
ようにするためには、この微細ステップを隣接する粗ス
テップのほぼ中間点まで広げることが好ましい。
【００１９】図５には、本発明の別の実施例が示されて
おり、ここでは２クロック・サイクルのサブレンジ型Ａ
／Ｄ変換器全体が、１クロック・サイクルの瞬間型Ａ／
Ｄ変換器とほぼ同じ速さで動作する。この実施例におい
ては、図１の部品と同様の部品には同一の番号がつけら
れており、別の実施例であることを示すために、プライ
ム（’）符号がつけられている。第１群の電圧比較器１
２’は、第１実施例と同様に基準電圧ラダー２０’に接
続されている。第２群の電圧比較器１６’は、図１の実
施例と同様に、スイッチ・ネットワーク２２’により基
準電圧ラダー２０’に接続されている。第３群の電圧比
較器４０’は、第２群の電圧比較器１６’と全く同じよ
うに、スイッチ・ネットワーク２２’により基準電圧ラ
ダー２０’に接続されている。第３群の電圧比較器４
９’は、第２ＬＳＢエンコーダ４２’に接続されてお
り、エンコーダ４２’はＭＳＢ補正回路２４’と、出力
バッファ２６’とに出力信号を供給する。第３群の電圧
比較器４０’に供給されるタイミング信号は、第２群の
電圧比較器１６’に供給されるタイミング信号に対して
１８０度位相がずれている。
おり、ここでは２クロック・サイクルのサブレンジ型Ａ
／Ｄ変換器全体が、１クロック・サイクルの瞬間型Ａ／
Ｄ変換器とほぼ同じ速さで動作する。この実施例におい
ては、図１の部品と同様の部品には同一の番号がつけら
れており、別の実施例であることを示すために、プライ
ム（’）符号がつけられている。第１群の電圧比較器１
２’は、第１実施例と同様に基準電圧ラダー２０’に接
続されている。第２群の電圧比較器１６’は、図１の実
施例と同様に、スイッチ・ネットワーク２２’により基
準電圧ラダー２０’に接続されている。第３群の電圧比
較器４０’は、第２群の電圧比較器１６’と全く同じよ
うに、スイッチ・ネットワーク２２’により基準電圧ラ
ダー２０’に接続されている。第３群の電圧比較器４
９’は、第２ＬＳＢエンコーダ４２’に接続されてお
り、エンコーダ４２’はＭＳＢ補正回路２４’と、出力
バッファ２６’とに出力信号を供給する。第３群の電圧
比較器４０’に供給されるタイミング信号は、第２群の
電圧比較器１６’に供給されるタイミング信号に対して
１８０度位相がずれている。
【００２０】図５の実施例の動作においては、第１クロ
ック・パルス上で、第１群および第２群の電圧比較器１
２’，１６’は入力端子３０’に印加された未知の電圧
をサンプルする。この第１クロック・パルスの間に、第
１群の電圧比較器１２’はＭＳＢ（粗）の読み取り値を
決定し、エンコーダ１４’を通じて、制御信号を供給す
る。この信号により、第２群の電圧比較器１６’が基準
電圧ラダー２０’内の適当な微細抵抗に接続される。第
２のクロック・パルスが回路に印加されると、第２群の
電圧比較器１６’がＬＳＢの読み取り値を決定して、
（必要に応じて）ＭＳＢ補正回路２４’のＭＳＢ読み取
り値を補正し、多重デジットの出力信号を出力バッファ
２６’に供給する。また、第２クロック・パルスの間
に、第１群および第３群の電圧比較器１２’，４０’は
入力端子３０’において未知の電圧をサンプリングし
て、第２サンプルにより自動的にゼロとなる。第２クロ
ック・パルスの間に、第１群の電圧比較器１２’は第２
サンプルに対するＭＳＢ読み取り値を決定し、エンコー
ダ１４’を通じて、第３群の電圧比較器４０’を基準ラ
ダー２０’内の適当な微細抵抗に接続させる。第３クロ
ック・パルスが回路に印加されると、第３群の電圧比較
器４０’が第２サンプルに対するＬＳＢ読み取り値を決
定して、（必要に応じて）ＭＳＢ補正回路２４’のＭＳ
Ｂ読み取り値を補正し、多重デジット出力信号を出力バ
ッファ２６’に供給する。また、第３クロック・パルス
の間に、第１群および第２群の電圧比較器１２’，１
６’は、入力端子３０’で未知の電圧をサンプルする。
このように、第１群の電圧比較器１２’が各クロック・
パルスに対してＭＳＢ出力を与え、第２および第３群の
電圧比較器１６’，４０’が交互に各クロック・パルス
のＬＳＢ出力を与える手順が続行される。ここで解説さ
れるタイミングは、第２および第３群の電圧比較器１
６’，４０’に対してそれぞれ同じタイミング信号を与
えることにより、きわめて容易に実現することができ
る。ただし、電圧比較器１６’または４０’のいずれか
に印加する前にすべてのタイミング信号を反転させなけ
ればならない。これにより、従来の２クロック・サイク
ルのサブレンジＡ／Ｄ変換器では１つおきのクロック・
パルスにしか供給できなかったのに対して、（第１クロ
ック・サイクル後の）各クロック・パルスに対して完全
なデジタル値を供給することができる。
ック・パルス上で、第１群および第２群の電圧比較器１
２’，１６’は入力端子３０’に印加された未知の電圧
をサンプルする。この第１クロック・パルスの間に、第
１群の電圧比較器１２’はＭＳＢ（粗）の読み取り値を
決定し、エンコーダ１４’を通じて、制御信号を供給す
る。この信号により、第２群の電圧比較器１６’が基準
電圧ラダー２０’内の適当な微細抵抗に接続される。第
２のクロック・パルスが回路に印加されると、第２群の
電圧比較器１６’がＬＳＢの読み取り値を決定して、
（必要に応じて）ＭＳＢ補正回路２４’のＭＳＢ読み取
り値を補正し、多重デジットの出力信号を出力バッファ
２６’に供給する。また、第２クロック・パルスの間
に、第１群および第３群の電圧比較器１２’，４０’は
入力端子３０’において未知の電圧をサンプリングし
て、第２サンプルにより自動的にゼロとなる。第２クロ
ック・パルスの間に、第１群の電圧比較器１２’は第２
サンプルに対するＭＳＢ読み取り値を決定し、エンコー
ダ１４’を通じて、第３群の電圧比較器４０’を基準ラ
ダー２０’内の適当な微細抵抗に接続させる。第３クロ
ック・パルスが回路に印加されると、第３群の電圧比較
器４０’が第２サンプルに対するＬＳＢ読み取り値を決
定して、（必要に応じて）ＭＳＢ補正回路２４’のＭＳ
Ｂ読み取り値を補正し、多重デジット出力信号を出力バ
ッファ２６’に供給する。また、第３クロック・パルス
の間に、第１群および第２群の電圧比較器１２’，１
６’は、入力端子３０’で未知の電圧をサンプルする。
このように、第１群の電圧比較器１２’が各クロック・
パルスに対してＭＳＢ出力を与え、第２および第３群の
電圧比較器１６’，４０’が交互に各クロック・パルス
のＬＳＢ出力を与える手順が続行される。ここで解説さ
れるタイミングは、第２および第３群の電圧比較器１
６’，４０’に対してそれぞれ同じタイミング信号を与
えることにより、きわめて容易に実現することができ
る。ただし、電圧比較器１６’または４０’のいずれか
に印加する前にすべてのタイミング信号を反転させなけ
ればならない。これにより、従来の２クロック・サイク
ルのサブレンジＡ／Ｄ変換器では１つおきのクロック・
パルスにしか供給できなかったのに対して、（第１クロ
ック・サイクル後の）各クロック・パルスに対して完全
なデジタル値を供給することができる。
【００２１】図６には、本発明の別の実施例が示されて
おり、ここでは、図５に示されたものと同様の多重クロ
ック・サイクルのサブレンジ型Ａ／Ｄ変換器が開示され
ている。この実施例では、８個の粗ステップと、各粗ス
テップ間に８個の微細ステップを持つ基準電圧ラダー５
０が提供されている。この基準電圧ラダーは実際には、
各微細ステップに対して微細抵抗を設けることにより形
成された抵抗ラダーである。ここではすべての抵抗が直
列に接続され、第１および第２基準電圧５２，５４は、
ラダーの相対する端に接続されている。第１群の電圧比
較器５６は、基準電圧ラダー５０に接続されており、こ
の群の電圧比較器の１台は各粗ステップに接続されてい
る。スイッチ・ネットワーク６０は、基準電圧ラダー５
０と、第２群の電圧比較器６２および第３群の電圧比較
器６４に接続されている。本実施例においては、第２群
および第３群の電圧比較器６２，６４にはそれぞれ基準
電圧ラダー５０の粗ステップの各々にある微細ステップ
の数の２倍に相当する数の比較器が含まれていて、図１
の実施例に関して解説された精度をさらに向上させてい
る。またスイッチ・ネットワーク６０は、第２群の電圧
比較器６２または第３群の電圧比較器６４を交互に、基
準電圧ラダー５０の微細ステップに接続する。この微細
ステップは、図５の実施例について説明したように、Ｍ
ＳＢエンコーダ６６により選択されたものである。ＬＳ
Ｂエンコーダ７０が接続されて、第２群および第３群の
電圧比較器６２，６４からの出力信号を受信する。この
実施例においては、図５のような２台のエンコーダでは
なく、ＬＳＢエンコーダ７０は２台のエンコーダの機能
を行う単一のエンコーダとして示されているが、これは
１台のエンコーダでも２台分として利用することがで
き、複数の群の電圧比較器間で容易に切り替える（多重
化）することができるためである。ＭＳＢエンコーダ６
６とＬＳＢエンコーダ７０との出力は、上位ビット補正
回路７２に供給され、最終的には出力バッファ７４に供
給される。
おり、ここでは、図５に示されたものと同様の多重クロ
ック・サイクルのサブレンジ型Ａ／Ｄ変換器が開示され
ている。この実施例では、８個の粗ステップと、各粗ス
テップ間に８個の微細ステップを持つ基準電圧ラダー５
０が提供されている。この基準電圧ラダーは実際には、
各微細ステップに対して微細抵抗を設けることにより形
成された抵抗ラダーである。ここではすべての抵抗が直
列に接続され、第１および第２基準電圧５２，５４は、
ラダーの相対する端に接続されている。第１群の電圧比
較器５６は、基準電圧ラダー５０に接続されており、こ
の群の電圧比較器の１台は各粗ステップに接続されてい
る。スイッチ・ネットワーク６０は、基準電圧ラダー５
０と、第２群の電圧比較器６２および第３群の電圧比較
器６４に接続されている。本実施例においては、第２群
および第３群の電圧比較器６２，６４にはそれぞれ基準
電圧ラダー５０の粗ステップの各々にある微細ステップ
の数の２倍に相当する数の比較器が含まれていて、図１
の実施例に関して解説された精度をさらに向上させてい
る。またスイッチ・ネットワーク６０は、第２群の電圧
比較器６２または第３群の電圧比較器６４を交互に、基
準電圧ラダー５０の微細ステップに接続する。この微細
ステップは、図５の実施例について説明したように、Ｍ
ＳＢエンコーダ６６により選択されたものである。ＬＳ
Ｂエンコーダ７０が接続されて、第２群および第３群の
電圧比較器６２，６４からの出力信号を受信する。この
実施例においては、図５のような２台のエンコーダでは
なく、ＬＳＢエンコーダ７０は２台のエンコーダの機能
を行う単一のエンコーダとして示されているが、これは
１台のエンコーダでも２台分として利用することがで
き、複数の群の電圧比較器間で容易に切り替える（多重
化）することができるためである。ＭＳＢエンコーダ６
６とＬＳＢエンコーダ７０との出力は、上位ビット補正
回路７２に供給され、最終的には出力バッファ７４に供
給される。
【００２２】基準電圧ラダー５０のすべての抵抗は、図
５に示すようにスイッチ・ネットワーク６０と混在され
るのではなく、基本的には図６に示されているように、
第１共通領域内の半導体チップ上に配置される。また、
スイッチ・ネットワーク６０は、半導体チップ上の第２
共通領域内に配置される。第１群の電圧比較器５６は、
スイッチ・ネットワーク６０（第２共通領域）とは異な
る基準電圧ラダー５０（第１共通領域）側の第３共通領
域に配置される。第２群および第３群の電圧比較器６
２，６４は、基準電圧ラダー５０（第１共通領域）とは
異なるスイッチ・ネットワーク６０（第２共通領域）の
側の第４共通領域内に配置される。このように、さまざ
まな部品から延びるリード線が基準電圧ラダー５０と交
差することがないので、スイッチング・ノイズが導入さ
れることがない。さらに、スイッチ・ネットワーク６０
の動作によるノイズも、各スイッチと抵抗ラダーとの間
の浮遊容量などにより基準電圧ラダー５０内に導入され
ることはない。
５に示すようにスイッチ・ネットワーク６０と混在され
るのではなく、基本的には図６に示されているように、
第１共通領域内の半導体チップ上に配置される。また、
スイッチ・ネットワーク６０は、半導体チップ上の第２
共通領域内に配置される。第１群の電圧比較器５６は、
スイッチ・ネットワーク６０（第２共通領域）とは異な
る基準電圧ラダー５０（第１共通領域）側の第３共通領
域に配置される。第２群および第３群の電圧比較器６
２，６４は、基準電圧ラダー５０（第１共通領域）とは
異なるスイッチ・ネットワーク６０（第２共通領域）の
側の第４共通領域内に配置される。このように、さまざ
まな部品から延びるリード線が基準電圧ラダー５０と交
差することがないので、スイッチング・ノイズが導入さ
れることがない。さらに、スイッチ・ネットワーク６０
の動作によるノイズも、各スイッチと抵抗ラダーとの間
の浮遊容量などにより基準電圧ラダー５０内に導入され
ることはない。
【００２３】図７には、本発明のさらに別の実施例が示
される。この実施例においては、図６のものと同様の部
品は同一の番号で記されており、別の実施例であること
を示すためにプライム（’）符号が付されている。この
実施例では、基準電圧ラダー５０’を形成する抵抗ラダ
ーは、第１および第２基準電圧入力５２’と５４’との
間に接続された粗部分８０’により形成される。粗部分
８０’により形成された粗ステップは、第１群の電圧比
較器５６’に直接接続されている。抵抗ラダー５０’
は、第１基準電圧入力５２’と第２基準電圧入力５４’
との間に接続された微細部分８２’をさらに有してい
る。微細部分８２’により形成された微細ステップは、
スイッチ・ネットワーク６０’により、第２群および第
３群の電圧比較器６２’，６４’に選択的に接続され
る。粗部分８０’は、微細部分８２’に接続されていな
いので、物理的に半導体チップの別の領域に配置するこ
ともできるが、あるいは、製造上の都合により、粗部分
８０’と共通の第１領域に配置することもできる。基準
電圧ラダー５０’内に、粗部分８０’と微細部分８２’
を別々に形成することにより、電圧比較器の動作により
発生する負荷による影響が少なく、基準電圧ラダー５
０’の精度は増大する。
される。この実施例においては、図６のものと同様の部
品は同一の番号で記されており、別の実施例であること
を示すためにプライム（’）符号が付されている。この
実施例では、基準電圧ラダー５０’を形成する抵抗ラダ
ーは、第１および第２基準電圧入力５２’と５４’との
間に接続された粗部分８０’により形成される。粗部分
８０’により形成された粗ステップは、第１群の電圧比
較器５６’に直接接続されている。抵抗ラダー５０’
は、第１基準電圧入力５２’と第２基準電圧入力５４’
との間に接続された微細部分８２’をさらに有してい
る。微細部分８２’により形成された微細ステップは、
スイッチ・ネットワーク６０’により、第２群および第
３群の電圧比較器６２’，６４’に選択的に接続され
る。粗部分８０’は、微細部分８２’に接続されていな
いので、物理的に半導体チップの別の領域に配置するこ
ともできるが、あるいは、製造上の都合により、粗部分
８０’と共通の第１領域に配置することもできる。基準
電圧ラダー５０’内に、粗部分８０’と微細部分８２’
を別々に形成することにより、電圧比較器の動作により
発生する負荷による影響が少なく、基準電圧ラダー５
０’の精度は増大する。
【００２４】このように、微細ステップの有効範囲に切
れ目がなくなり、基準電圧ラダーと未知電圧との比較が
できない回数を減らすことが可能な、新規の改良された
多重クロック・サイクルを持つサブレンジ型Ａ／Ｄ変換
器が開示された。また、スイッチング・ノイズを基準電
圧ラダー内に導入しないように、Ａ／Ｄ変換器の部品が
配置される。開示されたＡ／Ｄ変換器は、従来の構造に
比べて、エラーが少なく、精度の高いサブレンジ型Ａ／
Ｄ変換器であることが当業者にはご理解いただけよう。
また、本サブレンジ型Ａ／Ｄ変換器は、１クロック・サ
イクルの瞬間型Ａ／Ｄ変換器とほぼ同じ速度で動作でき
るように構成することができる点もおわかりいただけよ
う。また、２クロック・サイクルのサブレンジ型Ａ／Ｄ
変換器がここでは解説されているが、他の多重クロック
・サイクルのサブレンジ型Ａ／Ｄ変換器も同様に改善で
きる点もご理解いただけよう。さらに、本発明では従来
の２クロック・サイクルのサブレンジＡ／Ｄ変換器より
も多くの電圧比較器を用いているが、１クロック・サイ
クル並列型のＡ／Ｄ変換器に比べ使用する電圧比較器の
数は少なく、１クロック・サイクル並列型のＡ／Ｄ変換
器とほぼ同じ速度を実現しつつ、いずれの従来のものよ
りも精度が極めて高くなっている。
れ目がなくなり、基準電圧ラダーと未知電圧との比較が
できない回数を減らすことが可能な、新規の改良された
多重クロック・サイクルを持つサブレンジ型Ａ／Ｄ変換
器が開示された。また、スイッチング・ノイズを基準電
圧ラダー内に導入しないように、Ａ／Ｄ変換器の部品が
配置される。開示されたＡ／Ｄ変換器は、従来の構造に
比べて、エラーが少なく、精度の高いサブレンジ型Ａ／
Ｄ変換器であることが当業者にはご理解いただけよう。
また、本サブレンジ型Ａ／Ｄ変換器は、１クロック・サ
イクルの瞬間型Ａ／Ｄ変換器とほぼ同じ速度で動作でき
るように構成することができる点もおわかりいただけよ
う。また、２クロック・サイクルのサブレンジ型Ａ／Ｄ
変換器がここでは解説されているが、他の多重クロック
・サイクルのサブレンジ型Ａ／Ｄ変換器も同様に改善で
きる点もご理解いただけよう。さらに、本発明では従来
の２クロック・サイクルのサブレンジＡ／Ｄ変換器より
も多くの電圧比較器を用いているが、１クロック・サイ
クル並列型のＡ／Ｄ変換器に比べ使用する電圧比較器の
数は少なく、１クロック・サイクル並列型のＡ／Ｄ変換
器とほぼ同じ速度を実現しつつ、いずれの従来のものよ
りも精度が極めて高くなっている。
【００２５】本発明の特定の実施例を図示、解説してき
たが、更なる修正や改良が可能であることは当業者には
ご理解いただけよう。それゆえ、本発明はここで示した
特定の形式に制限されるものではなく、本発明の精神と
範囲から逸脱しないすべての修正を含むものである点
を、添付の請求項においてご理解いただきたい。
たが、更なる修正や改良が可能であることは当業者には
ご理解いただけよう。それゆえ、本発明はここで示した
特定の形式に制限されるものではなく、本発明の精神と
範囲から逸脱しないすべての修正を含むものである点
を、添付の請求項においてご理解いただきたい。
【図１】本発明を実施するサブレンジ型Ａ／Ｄ変換器の
概略図である。
概略図である。
【図２】図１の一部の拡大概略図であり、基準電圧ラダ
ーと電子スイッチ接続部とを詳細に示している。
ーと電子スイッチ接続部とを詳細に示している。
【図３】Ａ／Ｄ変換器内の粗ステップと微細ステップの
いくつかを図解したもので、従来の多重クロック・サイ
クルを持つサブレンジ型Ａ／Ｄ変換器により与えられる
比較器の有効範囲を示す。
いくつかを図解したもので、従来の多重クロック・サイ
クルを持つサブレンジ型Ａ／Ｄ変換器により与えられる
比較器の有効範囲を示す。
【図４】図３と同様な図で、本発明により提供される比
較器の有効範囲を示す。
較器の有効範囲を示す。
【図５】本発明を実施する多重クロック・サイクルを持
つサブレンジ型Ａ／Ｄ変換器の別の実施例の概略図であ
る。
つサブレンジ型Ａ／Ｄ変換器の別の実施例の概略図であ
る。
【図６】本発明を実施する多重クロック・サイクルを持
つサブレンジ型Ａ／Ｄ変換器の別の実施例を示す図５と
同様な概略図である。
つサブレンジ型Ａ／Ｄ変換器の別の実施例を示す図５と
同様な概略図である。
【図７】本発明を実施する多重クロック・サイクルを持
つサブレンジ型Ａ／Ｄ変換器の別の実施例を示す図６と
同様な概略図である。
つサブレンジ型Ａ／Ｄ変換器の別の実施例を示す図６と
同様な概略図である。
１０ Ａ／Ｄ変換器 １２，１６ 電圧比較器 １４，１８ エンコーダ ２０ 基準電圧ラダー ２２ 電子スイッチ ２４ ＭＳＢ補正回路 ２６ 出力バッファ ３０，３２，３４ 端子 ３６ 制御ライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−245722（ＪＰ，Ａ) 特開 昭63−299615（ＪＰ，Ａ) 特開 平１−191520（ＪＰ，Ａ) 特開 平２−50618（ＪＰ，Ａ) 実開 平２−77931（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】 複数の電圧比較器（５６′，６２′，６
４′）と、複数の粗ステツプ（８０′）と、該粗ステッ
プ内に複数の微細ステップとを有し、前記電圧比較器の
第１群（５６′）が複数の粗ステップ（８０′）に接続
されている基準電圧ラダー手段（５０′），前記複数の
電圧比較器（５６′，６２′，６４′）に接続され未知
の入力電圧を受信する信号入力，前記電圧比較器の第２
群（６２′）と前記基準電圧ラダー手段（５０′）とに
接続された電子スイッチ（６０′），前記電圧比較器の
第１群（５６′）と前記電子スイッチ（６０′）に接続
されたＭＳＢエンコーダ（６６′）であって、前記信号
入力に印加された未知の電圧に一致する近似の粗ステッ
プ（８０′）を指示する信号を前記電圧比較器の第１群
（５６′）から受信し、前記電子スイッチ（６０′）を
付勢して指示された近似の粗ステップ（８０′）内およ
びその前後で前記電圧比較器（５６′，６２′，６
４′）の第２群（６２′）を前記基準電圧ラダー手段
（５０′）の微細ステップ（８２′）に接続するところ
のＭＳＢエンコーダ（６６′），前記電圧比較器（５
６′，６２′，６４′）の第２群（６２′）に接続され
たＬＳＢエンコーダ（７０′）および前記ＭＳＢエンコ
ーダ（６６′）と前記ＬＳＢエンコーダ（７０′）とに
結合され、前記信号入力に印加された未知の入力電圧の
レベルを指示する多重ビットのデジタル信号を与える出
力バッファ（７４′）を含む多重クロック・サイクルを
持つサブレンジ・アナログ・デジタル変換器であって、
前記基準電圧ラダー（５０′）が： 各微細ステップに少なくとも１つずつある、微細抵抗ラ
ダー（８２′）に接続されている複数の抵抗であって、
該抵抗が半導体チップ上の第１共通領域に配置され、電
子スイッチ（６０′）が同一チップ上の第２共通領域に
配置されてその間の接続リード線が微細抵抗ラダー（８
２′）と交差しないようになっている複数の抵抗から成
り、 さらに前記基準電圧ラダー手段（５０′）が、前記基準
電圧ラダー手段（５０′）の各粗ステップの各々に対し
少なくとも１つの、前記微細抵抗ラダー（８２′）から
電気的に分離された粗抵抗ラダー（８０′）に接続され
た、第２の複数の抵抗を有し、第１群（５６′）の電圧
比較器の各々が粗抵抗ラダー（８０′）の各々異なる粗
ステップに接続され、第１群（５６′）の電圧比較器が
同一半導体チップ上の第３共通領域に配置され、第３共
通領域が第２共通領域とは異なる第１共通領域の側に配
置され、第１群（５６′）の電圧比較器を粗抵抗ラダー
（８０′）に接続するリード線が微細抵抗ラダー（８
２′）とも粗抵抗ラダー（８０′）とも交差しないこと
を特徴とするアナログ・デジタル変換器。
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|---|---|---|---|
| US07/583,632 US5099240A (en) | 1990-09-17 | 1990-09-17 | Subranging adc with error correction through increased fine step span and noise reducing layout |
| US583632 | 1990-09-17 |
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| Publication Number | Publication Date |
|---|---|
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| JP2697406B2 true JP2697406B2 (ja) | 1998-01-14 |
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- 1991-09-06 JP JP3254146A patent/JP2697406B2/ja not_active Expired - Fee Related
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