JP4519509B2 - 半導体集積回路装置及びその動作方法 - Google Patents
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Description
2 平均値演算回路
3 出力回路
4 補正回路
10 演算回路
11 コンパレータ
12 変換結果レジスタ
13 参照電圧制御部
20 分圧回路
21 抵抗ストリング
30 分圧回路
31 容量アレイ
AD0,AD1 A/Dコンバータ
MPX0,MPX1 マルチプレクサ
R 抵抗
C 容量
Claims (14)
- 集積回路チップ上に構成され、複数の抵抗又は容量を備えた分圧回路を含み、アナログ信号とデジタル信号を相互変換するコンバータを備える半導体回路装置であって、前記集積回路チップ上において互いに点対称に配置される同一レイアウト構成の偶数個のコンバータからなるコンバータ対と、前記コンバータ対のそれぞれに同一の入力を入力させる入力回路と、前記コンバータ対のそれぞれの出力の出力値を平均化する平均値演算回路と、前記平均値演算回路で演算された平均値をコンバータ出力とする出力回路とを備え、
前記平均値演算回路で演算された平均値と、前記コンバータ対のそれぞれの出力の出力値との差分を演算し、その差分をメモリに格納する補正回路を備え、前記出力回路は前記平均値演算回路の出力と、前記コンバータ対の各出力を前記差分に基づいて前記補正回路で補正した出力のいずれかを選択して出力することが可能に構成されていることを特徴とする半導体集積回路装置。 - 前記コンバータ対は、前記集積回路チップ上の所定の1点に対して点対称に配置された2つのコンバータで構成されることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記分圧回路は電源電圧を分圧する複数の抵抗又は容量を備え、前記コンバータ対の各分圧回路の抵抗又は容量に印加される電源電圧の電位方向が前記集積回路チップ上において点対称の方向であることを特徴とする請求項2に記載の半導体集積
回路装置。 - 前記分圧回路は、電源電圧の高電位端と低電位端との間に直列に接続された複数の抵抗と、前記複数の抵抗で分圧された電源電圧を参照電圧として選択して出力する選択手段とを備えることを特徴とする請求項3に記載の半導体集積回路装置。
- 前記分圧回路は、異なる容量値の容量を含む複数の容量と、前記容量を電源電圧の高電位端と低電位端との間に任意の組み合わせで並列接続し、かつこれらを直列に接続することで分圧された電源電圧を参照電圧として選択して出力する選択手段とを備えることを特徴とする請求項3に記載の半導体集積回路装置。
- 前記分圧回路において、電源電圧を分圧する前記複数の抵抗がストリングス状に接続されていることを特徴とする請求項3に記載の半導体集積回路装置。
- 半導体基板上において互いに点対称に同一レイアウト構成で配置され、それぞれアナログ信号とデジタル信号とを相互変換する第1及び第2のコンバータと、
複数の入力信号を入力し、前記複数の入力信号のうちの1つを選択して前記第1及び第2のコンバータのそれぞれに同一の信号を出力するか、若しくは、前記複数の入力信号のうちから2つを選択して前記第1及び第2のコンバータのそれぞれに異なる信号を出力するかのいずれかを選択可能な入力回路と、
前記同一の信号が入力されたときの前記第1及び第2のコンバータの出力の平均値を演算して出力する平均値演算回路と、
前記平均値演算回路の出力に基づいて生成された前記第1のコンバータと前記第2のコンバータとの間に生じる変換特性の偏りを補正するための差分データを格納するメモリを含む補正回路とを備え、
前記補正回路は、前記メモリに格納された前記差分データに基づいて、前記異なる信号が入力されたときに出力される前記第1及び第2のコンバータの出力の補正を行うことを特徴とする半導体集積回路装置。 - 前記補正回路は、前記同一の信号が入力されたときの前記第1及び第2のコンバータの出力のそれぞれと前記平均値演算回路の出力との差分を演算する差分演算回路を備え、
前記補正回路は、前記差分を前記差分データとして前記メモリに格納する請求項7に記載の半導体集積回路装置。 - 前記補正回路は、前記異なる信号が入力されたときに出力される前記第1及び第2のコンバータの出力それぞれに、前記メモリに格納された前記差分データを加算する加算回路を備え、
前記異なる信号が入力されたときに出力される前記第1及び第2のコンバータの出力の補正は前記加算回路による加算処理によって行われる請求項8に記載の半導体集積回路装置。 - 前記補正回路は、
前記第1及び第2のコンバータに前記同一の信号が入力されたときには、前記平均値演算回路の出力を、前記同一の信号に対するアナログ信号とデジタル信号との変換後のデータとして出力し、
前記第1及び第2のコンバータに前記異なる信号が入力されたときには、前記第1及び第2のコンバータの出力の補正したものを、前記異なる信号に対するアナログ信号とデジタル信号との変換後のデータとして出力する請求項7に記載の半導体集積回路装置。 - 前記平均値演算回路の出力と、前記メモリに格納された前記差分データに基づいて補正された前記第1及び第2のコンバータの出力とのいずれかを選択して出力する出力回路を備える請求項7に記載の半導体集積回路装置。
- 半導体基板上において互いに点対称に同一レイアウト構成で配置され、それぞれアナログ信号とデジタル信号とを相互変換する第1及び第2のコンバータを備える半導体集積回路装置の動作方法であって、
第1の動作モードで動作するときには、
同一の信号を前記第1及び第2のコンバータに入力し、
前記第1及び第2のコンバータのそれぞれにおいて、前記同一の信号に対して
アナログ信号とデジタル信号との相互変換処理を行い、
前記第1及び第2のコンバータの出力の平均値を算出し、
前記平均値に基づいて生成された前記第1のコンバータと前記第2のコンバータとの間に生じる変換特性の偏りを補正するための差分データをメモリに格納し、
第2の動作モードで動作するときには、
異なる信号を第1及び第2のコンバータに入力し、
前記第1及び第2のコンバータのそれぞれにおいて、前記異なる信号に対してアナログ信号とデジタル信号との相互変換処理を行い、
前記メモリに格納された前記差分データに基づいて、前記第1及び第2のコンバータの出力の補正を行う半導体集積回路装置の動作方法。 - 前記メモリに格納する処理は、
前記第1及び第2のコンバータの出力のそれぞれと前記平均値との差分を演算し、
前記差分を前記差分データとして前記メモリに格納することを含む請求項12に記載の半導体集積回路装置の動作方法。 - 前記第1及び第2のコンバータの出力の補正を行う処理は、
前記第1及び第2のコンバータの出力それぞれに、前記メモリに格納された前記差分データを加算する処理によって行われる請求項13に記載の半導体集積回路装置の動作方法。
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