JP4519509B2

JP4519509B2 - 半導体集積回路装置及びその動作方法

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Publication number: JP4519509B2
Application number: JP2004126344A
Authority: JP
Inventors: 伸広辻; 將樹古地
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-04-22
Filing date: 2004-04-22
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Description

本発明はＡ／Ｄ（アナログ／デジタル）コンバータやＤ／Ａ（デジタル／アナログ）コンバータ等を含む半導体集積回路装置に関し、特に製造プロセルのばらつきにかかわらず高精度な変換結果を得ることが可能なコンバータを含む半導体集積回路装置に関するものである。

Ａ／ＤコンバータやＤ／Ａコンバータでは信号変換を行うために参照電圧が必要であり、この参照電圧は電源電圧を分圧する分圧回路によって生成される。この分圧回路では、半導体基板に形成した複数の抵抗、容量によって電源電圧を分圧しているが、半導体集積回路装置を製造する際の製造プロセスのばらつきによって、これら複数の抵抗、容量の値にばらつきが生じ、適正な参照電圧を得ることが難しい。本発明者の検証に基づけば、これら抵抗や容量の値のばらつきは半導体基板の面方向、換言すれば半導体集積回路装置のチップ（以下、集積回路チップと称する）の面方向に沿って所要の傾きでばらつくことが確認されている。例えば、図９は抵抗値のばらつきに伴うＡ／Ｄコンバータでの変換特性のばらつきを説明するための概念説明図であり、集積回路チップに形成する抵抗は、半導体基板に不純物を導入した拡散抵抗や、ポリシリコン等の薄膜抵抗で形成しているが、集積回路チップの製造時における不純物の濃度分布やポリシリコン膜等の膜厚分布に集積回路チップの一側から他側に向けて偏りが生じたときには、この偏りに伴うて抵抗値のばらつきが生じる。このような抵抗値のばらつきが生じると、抵抗によって生成される参照電圧にばらつきが生じ、Ａ／Ｄコンバータで変換されるデジタル出力にばらつきが生じることがある。

すなわち、図９の例では、分圧回路には電源の高電位Ｖｒｅｆと低電位ＧＮＤとの間に複数の抵抗が直列状態にレイアウトかつ接続され、これらの抵抗で電源電圧を分圧して参照電圧を得ているものすると、図９（ａ）のように、この分圧回路を含むＡ／ＤコンバータＡＤ０に対して集積回路チップのＸ方向に沿って抵抗値が増大する方向のばらつきが生じた場合には、分圧回路により生成される参照電圧は均等に分圧されることが難しく、その結果としてＡ／ＤコンバータＡＤ０におけるアナログ入力とデジタル出力の特性は同図のような上方に凸の特性になる。一方、図９（ｂ）のように、集積回路チップのＸ方向と反対方向に抵抗値が増加する方向のばらつきが生じている場合には、同図のように凹の特性になる。このことは分圧回路に容量を用いている場合も同様である。この結果、Ａ／Ｄコンバータのレイアウト、特に抵抗や容量のレイアウト位置やレイアウト方向の違いによってＡ／Ｄ変換の変換値にばらつきが生じることになり、高精度の信号変換が得られなくなる。

このような問題に対して、特許文献１では、Ｄ／Ａコンバータの分圧回路を構成している複数の抵抗や容量を接続する配線を、抵抗や容量の偏りを互いに相殺する状態に接続する技術が提案されている。具体的には、Ｒ−２Ｒラダー抵抗型のＤ／Ａコンバータにおいて、回路を構成する複数の抵抗や容量を同一点に対してそれぞれ点対称に配置するように配線接続を行っている。
特開２００３−２５８６４２号公報

特許文献１の技術は、複数の抵抗や容量が互いに点対称となるように配線接続しているので、点対称を実現するための配線パターンが複雑なものになり、配線レイアウト設計が困難なものになる。特に、抵抗や容量の数が多数個の場合には、点対称となる位置が集積回路チップの離れた位置となり、これらの抵抗や容量を接続するための配線長が長くなり、配線面積が大きくなり、Ｄ／Ａコンバータが大型化し、ひいては集積回路チップが大型化してしまう。また、集積回路チップに多数個のＤ／Ａコンバータを配置する場合には、それぞれのＤ／Ａコンバータが集積回路チップの異なる位置に配置されるため、集積回路チップの面方向の偏りによって個々のＤ／Ａコンバータ間のばらつきが生じ易く、特に集積回路チップ内の離れた位置に配設されたＤ／Ａコンバータ間のばらつきを回避することは困難なものになる。

本発明の目的は、分圧回路を構成している抵抗や容量の値にばらつきが生じている場合においても、高精度の変換結果を得ることを可能にしたコンバータを備える半導体集積回路装置及びその動作方法を提供するものである。

本発明は、複数の抵抗又は容量を備えた分圧回路を含み、アナログ信号とデジタル信号を相互変換するコンバータを備える半導体回路装置であって、前記集積回路チップ上において互いに点対称に配置される同一レイアウト構成の偶数個のコンバータからなるコンバータ対と、前記コンバータ対のそれぞれに同一の入力を入力させる入力回路と、前記コンバータ対のそれぞれの出力の出力値を平均化する平均値演算回路と、前記平均値演算回路で演算された平均値をコンバータ出力とする出力回路とを備え、平均値演算回路で演算された平均値と、コンバータ対のそれぞれの出力の出力値との差分を演算し、その差分をメモリに格納する補正回路を備え、出力回路は平均値演算回路の出力と、コンバータ対の各出力を差分に基づいて補正回路で補正した出力のいずれかを選択して出力することが可能に構成されていることを特徴とする。

本発明は例えば、半導体基板上において互いに点対称に同一レイアウト構成で配置され、それぞれアナログ信号とデジタル信号とを相互変換する第１及び第２のコンバータと、複数の入力信号を入力し、複数の入力信号のうちの１つを選択して第１及び第２のコンバータのそれぞれに同一の信号を出力するか、若しくは複数の入力信号のうちから２つを選択して第１及び第２のコンバータのそれぞれに異なる信号を出力するかのいずれかを選択可能な入力回路と、同一の信号が入力されたときの第１及び第２のコンバータの出力の平均値を演算して出力する平均値演算回路と、平均値演算回路の出力に基づいて生成された第１のコンバータと第２のコンバータとの間に生じる変換特性の偏りを補正するための差分データを格納するメモリを含む補正回路とを備え、補正回路は、メモリに格納された差分データに基づいて、異なる信号が入力されたときに出力される第１及び第２のコンバータの出力の補正を行う構成とする。

本発明の半導体集積回路装置の動作方法は、半導体基板上において互いに点対称に同一レイアウト構成で配置され、それぞれアナログ信号とデジタル信号とを相互変換する第１及び第２のコンバータを備える半導体集積回路装置の動作方法であって、第１の動作モードで動作するときには、同一の信号を前記第１及び第２のコンバータに入力し、第１及び第２のコンバータのそれぞれにおいて、同一の信号に対してアナログ信号とデジタル信号との相互変換処理を行い、第１及び第２のコンバータの出力の平均値を算出し平均値に基づいて生成された第１のコンバータと第２のコンバータとの間に生じる変換特性の偏りを補正するための差分データをメモリに格納し、第２の動作モードで動作するときには、異なる信号を第１及び第２のコンバータに入力し、第１及び第２のコンバータのそれぞれにおいて、異なる信号に対してアナログ信号とデジタル信号との相互変換処理を行い、メモリに格納された前記差分データに基づいて、第１及び第２のコンバータの出力の補正を行うことを特徴とする。

本発明によれば、点対称に配置した対をなすコンバータの間で抵抗や容量のばらつきを相殺することで、個々のコンバータにおいて生じている分圧回路を構成している抵抗や容量の値にばらつきを相補し、コンバータ対として高精度な信号変換を実現する。また、コンバータ対から得られる相補された信号変換値と個々のコンバータの信号変換値との差分を格納し、この差分に基づいて個々の信号変換値を補正することで、個々のコンバータ単独で高精度な信号変換が実現可能になる。

分圧回路は、電源電圧の高電位端と低電位端との間に直列に接続された複数の抵抗と、これら複数の抵抗で分圧された電源電圧を参照電圧として選択して出力する選択手段とを備える構成とする。あるいは、分圧回路は、異なる容量値の容量を含む複数の容量と、容量を電源電圧の高電位端と低電位端との間に任意の組み合わせで並列接続し、かつこれらを直列に接続することで分圧された電源電圧を参照電圧として選択して出力する選択手段とを備える構成とする。

本発明においてコンバータはＡ／Ｄコンバータであることが好ましい。この場合において、分圧回路は、Ａ／Ｄコンバータの参照電圧を生成する回路として構成される。また、Ａ／Ｄコンバータは、分圧回路で生成される参照電圧と入力電圧とを比較する比較手段と、比較手段の結果に基づいて分圧回路の参照電圧を変化させる参照電圧制御手段と、比較手段の比較結果に基づいて得られるデジタル値を格納する格納手段とを備える構成とする。

次に、本発明の実施例１について図面を参照して説明する。図１は本発明をＡ／Ｄコンバータに適用した実施例１におけるＡ／Ｄコンバータの模式的なレイアウト構成を示しており、１つのＡ／Ｄコンバータ内に演算回路１０と分圧回路２０が配置されている。ここではＡ／ＤコンバータＡＤ０は逐次比較型Ａ／Ｄコンバータとして構成されており、当該Ａ／ＤコンバータＡＤ０内に、コンパレータ１１、変換結果レジスタ（ＳＡＲ）１２、参照電圧制御部１３を含む演算回路１０と、当該演算回路１０で用いる参照電圧Ｖｒｅｆを作成するための分圧回路２０とを備えている。前記分圧回路２０は高電位側の参照電源ＡＶｒｅｆと低電位側の接地ＧＮＤとの間に直列接続された複数の抵抗Ｒからなる抵抗ストリング２１で構成される。また、演算回路１０は、参照電圧制御部１３によって分圧回路２０を制御して参照電圧Ｖｒｅｆを設定し、コンパレータ１１はこの参照電圧Ｖｒｅｆをアナログ入力Ａｉｎの電圧と比較する。ここでは、図２に演算回路１０の具体例を示すように、コンパレータ１１は電源電圧ＡＶｄｄを抵抗分割したＡＶｄｄ／２を一方の入力端子ｉｎ０に入力し、他方の入力端子ｉｎ１にアナログ入力電圧Ａｉｎと参照電源電圧ＡＶｒｅｆを抵抗分圧した参照電圧Ｖｒｅｆを入力し、両電圧を比較する。比較の結果、入力電圧Ａｉｎが参照電圧Ｖｒｅｆよりも高電圧のときには変換結果レジスタ１２を「１」にセットし、低電圧のときに同レジスタ１２を「０」にセットし、このセットしたデジタル値をＡ／Ｄ変換したデジタル出力Ｄｏｕｔとして出力することが可能とされるものてある。

すなわち、図３はアナログ入力Ａｉｎを４ビットのデジタル出力ＤｏｕｔにＡ／Ｄ変換する場合において、最大ビット桁（第４桁）から最小ビット桁（第１桁）まで順次デジタル値を変換結果レジスタ１２にセットする工程を示す図である。１回目の比較では、変換結果レジスタ１２を「１０００」にセットしておき、参照電圧制御部１３は分圧回路２０を制御して当該デジタル値に対応する参照電圧Ｖｒｅｆを分圧回路２０からコンパレータ１１に入力し、アナログ入力Ａｉｎと比較する。比較の結果、アナログ入力Ａｉｎが参照電圧Ｖｒｅｆよりも高い場合には同図の左方向に進み、低い場合には同図の右方向に進む。すなわち、高い場合には第３桁を「０」から「１」にセットして「１１００」とし、低い場合には第４桁を「１」から「０」にして「０１００」とする。次いで、このデジタル値に対応して参照電圧制御部１３は分圧回路２０を制御して参照電圧Ｖｒｅｆを当該セットした値に制御し、この制御した参照電圧Ｖｒｅｆをコンパレータ１１に入力して２回目の比較を行い、同様にアナログ入力Ａｉｎとの比較を行ない、第２桁についてアナログ入力が高い場合には「１」にセットし、低い場合には「０」にセットする。以下、同様にして第１桁までセットを行うことで、「１１１１」〜「００００」のいずれかのデジタル値を変換結果レジスタ１２にセットし、これをデジタル出力Ｄｏｕｔとする。

図４は前記Ａ／ＤコンバータＡＤ０の前記分圧回路２０の抵抗ストリング２１の構成を示す回路構成図である。前記抵抗ストリング２１は、多数個の抵抗ＲがＡ／ＤコンバータＡＤ０内につづら折り状にレイアウトされ、その一端が参照電源電圧ＡＶｒｅｆに接続され、他端が接地ＧＮＤに接続される。また、この抵抗ストリング２１は、各抵抗Ｒの接続端にはアナログスイッチ（トランスミッションゲート）ＡＳを介して配線接続されており、これらのアナログスイッチＡＳは参照電圧制御部１３から入力されるＸ１〜ＸｎとＹ１〜Ｙｎの各信号に基づいてそれぞれ選択的にオン・オフ制御される。これにより抵抗ストリング２１の回路接続状態を切り替え、参照電源電圧ＡＶｒｅｆを抵抗分圧した所要の電圧を生成し、これを参照電圧Ｖｒｅｆとして前記演算回路１０の前記コンパレータ１１に出力するようになっている。

図５は前記Ａ／Ｄコンバータを含む半導体集積回路装置のブロック回路図であり、２つの同じ構成のＡ／ＤコンバータＡＤ０，ＡＤ１で構成されるコンバータ対を備えている。このコンバータ対を構成している両Ａ／ＤコンバータＡＤ０，ＡＤ１の各分圧回路２０はそれぞれ参照電源電圧ＡＶｒｅｆと接地ＧＮＤに接続される。また、両Ａ／ＤコンバータＡＤ０，ＡＤ１のアナログ入力端子には入力回路１によってそれぞれ同一のアナログ入力Ａｉｎが入力されるように構成される。ここでは、入力回路１は第１及び第２のマルチプレクサＭＰＸ０，ＭＰＸ１で構成されて両Ａ／ＤコンバータＡＤ０，ＡＤ１のアナログ入力端子に接続されており、第１及び第２のマルチプレクサＭＰＸ０，ＭＰＸ１のアナログスイッチを選択的にオンさせることで、チャネル０からチャネルｎの任意のチャネルに入力されるアナログ入力Ａｉｎをそれぞれ両Ａ／ＤコンバータＡＤ０，ＡＤ１に入力させる。また、両Ａ／ＤコンバータＡＤ０，ＡＤ１のデジタル出力端子はそれぞれ平均値演算回路２に接続されており、両Ａ／ＤコンバータＡＤ０，ＡＤ１からそれぞれ出力されるデジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１の平均値を演算し、これを平均値デジタル出力Ｄｏｕｔａｖとして出力するようになっている。さらに、出力回路３が設けられており、ここでは前記平均値デジタル出力Ｄｏｕｔａｖを出力回路３からデジタル出力Ｄｏｕｔとして出力するようになっている。

ここで、前記コンバータ対を構成している２つの同一構成のＡ／ＤコンバータＡＤ０，ＡＤ１を半導体集積回路装置内に配設する際、すなわち当該半導体集積回路装置を構成している集積回路チップ上に配設する際には、図５に模式的に示すように、両Ａ／ＤコンバータＡＤ０，ＡＤ１の間に任意に設定される１点Ｐに対して両Ａ／ＤコンバータＡＤ０，ＡＤ１が点対称となるようにレイアウト配置している。すなわち、前記１点Ｐに対して両Ａ／ＤコンバータＡＤ０，ＡＤ１のそれぞれに設けられている各分圧回路２１の抵抗ストリング２１が点対称に配置され、したがってこの抵抗ストリング２１に接続される参照電源電圧ＡＶｒｅｆと接地ＧＮＤも点対称の状態に接続されている。

このように構成した半導体集積回路装置では、仮に前記抵抗ストリングの各抵抗をポリシリコン抵抗で構成する場合には集積回路チップに形成するポリシリコンの膜厚の偏りによって、あるいは各抵抗を不純物拡散抵抗で構成する場合には集積回路チップでの不純物濃度の偏りによって、図９（ａ），（ｂ）で説明したように、Ａ／Ｄコンバータの変換特性に偏りが生じる。すなわち、一方のＡ／ＤコンバータＡＤ０は、抵抗ストリング２１において例えば参照電源電圧ＡＶｒｅｆから接地ＧＮＤに向けて抵抗値が増大する特性であるためそのＡ／Ｄ変換特性は図９（ａ）の方向であり、他方のＡ／ＤコンバータＡＤ１はこれと点対称配置であるため抵抗ストリング２１は参照電源電圧ＡＶｒｅｆから接地ＧＮＤに向けて抵抗値が減少する特性であるためそのＡ／Ｄ変換特性は図９（ｂ）の特性となる。したがって、同一構成のＡ／ＤコンバータＡＤ０，ＡＤ１を同一の抵抗の偏りのある集積回路チップ上に配置する際に、図９（ｃ）のように、両Ａ／ＤコンバータＡＤ０，ＡＤ１を点Ｐに対して点対称に配置することで、これらＡ／ＤコンバータＡＤ０，ＡＤ１の変換特性はそれぞれ図９（ａ），（ｂ）の反対特性となるので、各デジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１を平均値演算回路２において平均化し、この平均化したデジタル出力Ｄｏｕｔａｖを出力回路３を通して半導体集積回路装置のデジタル出力Ｄｏｕｔとして出力することで、両Ａ／ＤコンバータＡＤ０，ＡＤ１の偏りが相殺され、全体として偏りのない理想のＡ／Ｄ変換特性を得ることができる。すなわち、集積回路チップにおけるポリシリコン膜厚や不純物濃度のばらつきによっても高精度のＡ／Ｄ変換特性を得ることができる。

また、この実施例１では、集積回路チップ上にＡ／ＤコンバータＡＤ０，ＡＤ１を配設する場合に、同一構成のＡ／ＤコンバータＡＤ０，ＡＤ１を単に点対称に配置してコンバータ対を構成するのみであるため、特許文献１のように、各Ｄ／Ａコンバータの内部に配設される抵抗や容量をそれぞれ点対称となるように接続する構成のように配線パターンや配線レイアウト設計が困難なものになることはない。また、集積回路チップ上に多数個のＡ／Ｄコンバータを配置する場合でも、各Ａ／Ｄコンバータ対を構成する各Ａ／Ｄコンバータを点対称に配置する限り、半導体集積回路装置のＡ／Ｄ変換精度のばらつきが防止される。

図６は本発明の実施例２の半導体集積回路装置のブロック回路図であり、実施例１と同様にＡ／ＤコンバータＡＤ０，ＡＤ１を含む構成例である。実施例１と同一部分には同一符号を付してある。実施例２では、Ａ／Ｄコンバータ対を構成している２つのＡ／ＤコンバータＡＤ０，ＡＤ１を集積回路チップ内において点対称に配設すること、入力回路１によりチャネル０〜チャネルｎのアナログ入力を２つのマルチプレクサＭＰＸ０，ＭＰＸ１により選択して両Ａ／ＤコンバータＡＤ０，ＡＤ１に同時に入力してＡ／Ｄ変換を行うこと、さらに両Ａ／ＤコンバータＡＤ０，ＡＤ１のデジタル出力を平均値演算回路２において平均値演算を行い、平均化したデジタル出力Ｄｏｕｔａｖを出力することは実施例１と同じである。この構成に加えて、実施例２では、新たに補正回路４を設けており、この補正回路４には両Ａ／ＤコンバータＡＤ０，ＡＤ１の各デジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１と、前記平均値演算回路２の平均値デジタル出力Ｄｏｕｔａｖをそれぞれ入力する構成としている。また、前記入力回路１は、ここではアナログスイッチの切り替えによって両Ａ／ＤコンバータＡＤ０，ＡＤ１のそれぞれに異なるチャネルのアナログ入力Ａｉｎを入力することができるようにも構成されている。すなわち、両Ａ／ＤコンバータＡＤ０，ＡＤ１にそれぞれ別のアナログ入力Ａｉｎを入力することが可能である。さらに、前記出力回路３は前記補正回路４から、前記平均値演算回路２のデジタル出力Ｄｏｕｔａｖと、補正回路４で補正された各Ａ／ＤコンバータＡＤ０，ＡＤ１のデシダル出力Ｄｏｕｔ０ｃ，Ｄｏｕｔ１ｃとを選択して出力するように構成されている。

前記補正回路４は、平均値演算回路２から出力される平均演算されたデジタル出力Ｄｏｕｔａｖと、前記各Ａ／ＤコンバータＡＤ０，ＡＤ１から出力される平均演算される前のデジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１との差分を演算する差分演算回路４１と、演算した差分データを格納する差分データメモリ４２と、各Ａ／ＤコンバータＡＤ０，ＡＤ１から出力されるデジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１から、前記差分データメモリ４２に格納された差分データを加算する加算回路４３とを備えている。

この構成において、入力回路１により両Ａ／ＤコンバータＡＤ０，ＡＤ１に同一のアナログ入力Ａｉｎを入力し、両Ａ／ＤコンバータＡＤ０，ＡＤ１からのデジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１を平均値演算回路２に入力するとともに、両デジタル出力を補正回路４にも入力する。平均値演算回路２では実施例１と同様に両Ａ／Ｄコンバータのデジタル出力を平均化し、平均化デジタル出力Ｄｏｕｔａｖを出力する。また、補正回路４では、差分演算回路４１において平均値デジタル出力Ｄｏｕｔａｖと、各Ａ／ＤコンバータＡＤ０，ＡＤ１の各デジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１との差分を演算し、演算した差分を差分データメモリ４２に格納しておく。また、補正回路４では、加算回路４３は差分データメモリ４２に格納した差分を読み出した上で、この差分を入力された各Ａ／Ｄコンバータのデジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１に加算することが可能とされている。

そして、出力回路３において平均化したデジタル出力を選択する場合には、実施例１と同様に両Ａ／ＤコンバータＡＤ０，ＡＤ１に同一のアナログ入力Ａｉｎを入力し、両Ａ／ＤコンバータＡＤ０，ＡＤ１で得られる各デジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１を平均演算したデジタル出力Ｄｏｕｔａｖを出力する。一方、出力回路３で両Ａ／Ｄコンバータの各出力を独立して選択する場合には、入力回路１において両Ａ／ＤコンバータＡＤ０，ＡＤ１にそれぞれ任意のアナログ入力Ａｉｎを入力する。そして各Ａ／ＤコンバータＡＤ０，ＡＤ１のデジタル出力Ｄｏｕｔ０，Ｄｏｕｔ１はそれぞれ補正回路４の加算回路４３において平均値デジタル出力Ｄｏｕｔａｖとの差分が加算されるため、この差分が加算された各デジタル出力Ｄｏｕｔ０ｃ，Ｄｏｕｔ１ｃは各Ａ／ＤコンバータＡＤ０，ＡＤ１におけるＡ／Ｄ変換特性の偏りが補正された値になる。これにより、両Ａ／ＤコンバータＡＤ０，ＡＤ１をそれぞれ独立した、しかもＡ／Ｄ変換特性の偏りのないＡ／Ｄコンバータとして利用できることになり、実施例１のように２つのＡ／Ｄコンバータで１つのデジタル出力を得る場合に比較して２倍の数のＡ／Ｄコンバータを搭載した集積回路チップを実現することができる。

実施例１ではＡ／Ｄコンバータの分圧回路を抵抗ストリングで構成しているが、分圧回路を複数の容量で構成することも可能である。図７は実施例３のＡ／Ｄコンバータのブロック回路図であり、演算回路１０は実施例１と同じであるが、分圧回路３０は複数個の容量を集積回路チップに配列している。前記容量は、例えば、集積回路チップを構成している半導体基板に形成した導電膜上に容量絶縁膜と容量電極を積層することによって形成する。また、これら容量のレイアウト図については省略するが、図４に示した抵抗ストリングとほぼ同様に集積回路チップの一側から他側に向けて複数個の容量を配列して容量アレイ３１を構成している。この例では容量アレイ３１は６個の容量を配置しており、容量値は１Ｃ，１Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃとなっている。これらの容量のうち１Ｃ〜８Ｃはそれぞれの一端にアナログスイッチＡＳによりアナログ入力Ａｉｎ、参照電源電圧ＡＶｒｅｆ、接地ＧＮＤが選択的に接続されるようにしている。また、他端は演算回路１０のコンパレータ１１の一方の入力端子ｉｎ１に並列接続されている。さらに、ＡＶｄｄ／２の安定化のための容量Ｃ’は一端が接地され、他端は前記コンパレータ１１の他方の入力端子ｉｎ０に接続されている。コンパレータ１１の出力には変換結果レジスタ１２が接続され、さらに前記アナログスイッチＡＳをオン・オフ制御する参照電圧制御部１３が接続されている。

このような容量で構成アレイ３１で構成された分圧回路３０を備えるＡ／Ｄコンバータでは、図８にデジタル変換の工程図を示すように、最初に１Ｃ＋１Ｃ＋２Ｃ＋４Ｃの並列接続と８Ｃとをアナログ入力Ａｉｎと電源電圧ＡＶｄｄ／２との間に接続してサンプリングを行い、容量に電荷Ｑｓを充電した後、容量を参照電源電圧ＡＶｒｅｆと接地ＧＮＤとの間に直列接続状態とし、変換結果レジスタの「１０００」に対して高いか低いかを比較する。なお、ここではＡＶｄｄ＝ＡＶｒｅｆとしている。比較の結果、アナログ入力Ａｉｎの方が高い場合には参照電源電圧側の容量値を大きくし、すなわち分圧した参照電圧を高くし、低い場合には参照電源電圧側の容量値を大きくして比較を行い、変換結果レジスタ１２の第４桁を「１」のまま或いは「０」にセットする。次いで、参照電圧制御部１３により分圧回路３０を制御して容量の接続形態を変化して参照電圧を変化しながらアナログ入力Ａｉｎとの比較を行って変換結果レジスタ１２の第３桁を「１」または「０」にセットする。以下、同様にして第１桁まで順次繰り返すことで、デジタル値に変換する。基本的には実施例１の抵抗ストリングの場合と同じであるので、詳細は説明は省略する。

ここで、前記コンバータ対を構成している２つの同じ構成のＡ／ＤコンバータＡＤ０，ＡＤ１を半導体集積回路装置内に配設する際、すなわち当該半導体集積回路装置を構成している集積回路チップに配設する際には、図５及び図６に示したように、両Ａ／Ｄコンバータの間に特定される１点Ｐに対して両Ａ／ＤコンバータＡＤ０，ＡＤ１が点対称となるように配置している。すなわち、前記１点Ｐに対して両Ａ／ＤコンバータＡＤ０，ＡＤ１のそれぞれに設けられている容量アレイ３１が点対称に配置され、この容量アレイ３１に接続される参照電源電圧ＡＶｒｅｆと接地ＧＮＤについても点対称の構成になる。

このように構成した半導体集積回路装置では、容量の電極をポリシリコン膜で構成する場合には集積回路チップに形成するポリシリコンの膜厚の偏りによって、両Ａ／ＤコンバータのＡ／Ｄ変換特性は図９（ａ），（ｂ）のように全く反対の特性となる。したがって、これらＡ／Ｄコンバータを実施例１の図５と同じ回路構成にして入力回路１、平均値演算回路２、出力回路３を接続することで、各デジタル出力を平均値演算回路において平均化し、図９（ｃ）のように、偏りのない理想のＡ／Ｄ変換特性を得ることができる。すなわち、集積回路チップにおけるポリシリコン膜厚のばらつきによっても高精度のＡ／Ｄ変換特性を得ることができる。

また、実施例３のＡ／Ｄコンバータを実施例２の図６のように、補正回路４を備えた回路構成としてもよく、各Ａ／ＤコンバータＡＤ０，ＡＤ１を独立したＡ／Ｄコンバータとして構成することが可能である。

前記実施例１〜３では本発明をＡ／Ｄコンバータに適用した例を示しているが、抵抗ストリングや容量アレイによって電源電圧を分圧する分圧回路を備える半導体集積回路装置であれば、特許文献１に示されるようなＤ／Ａコンバータに本発明を適用することも可能である。

本発明の実施例１のＡ／Ｄコンバータのレイアウトを示す模式構成図である。実施例１のＡ／Ｄコンバータのブロック回路図である。実施例１のＡ／Ｄ変換動作を説明するための図である。抵抗ストリングのレイアウトを示す模式図である。実施例１の半導体集積回路装置のブロック回路図である。実施例２の半導体集積回路装置のブロック回路図である。実施例３のＡ／Ｄコンバータのブロック回路図である。実施例３のＡ／Ｄ変換動作を説明するための図である。集積回路チップにおける抵抗分布と変換特性の相関を示す図である。

符号の説明

１入力回路
２平均値演算回路
３出力回路
４補正回路
１０演算回路
１１コンパレータ
１２変換結果レジスタ
１３参照電圧制御部
２０分圧回路
２１抵抗ストリング
３０分圧回路
３１容量アレイ
ＡＤ０，ＡＤ１Ａ／Ｄコンバータ
ＭＰＸ０，ＭＰＸ１マルチプレクサ
Ｒ抵抗
Ｃ容量

Claims

集積回路チップ上に構成され、複数の抵抗又は容量を備えた分圧回路を含み、アナログ信号とデジタル信号を相互変換するコンバータを備える半導体回路装置であって、前記集積回路チップ上において互いに点対称に配置される同一レイアウト構成の偶数個のコンバータからなるコンバータ対と、前記コンバータ対のそれぞれに同一の入力を入力させる入力回路と、前記コンバータ対のそれぞれの出力の出力値を平均化する平均値演算回路と、前記平均値演算回路で演算された平均値をコンバータ出力とする出力回路とを備え、
前記平均値演算回路で演算された平均値と、前記コンバータ対のそれぞれの出力の出力値との差分を演算し、その差分をメモリに格納する補正回路を備え、前記出力回路は前記平均値演算回路の出力と、前記コンバータ対の各出力を前記差分に基づいて前記補正回路で補正した出力のいずれかを選択して出力することが可能に構成されていることを特徴とする半導体集積回路装置。
前記コンバータ対は、前記集積回路チップ上の所定の１点に対して点対称に配置された２つのコンバータで構成されることを特徴とする請求項１に記載の半導体集積回路装置。
前記分圧回路は電源電圧を分圧する複数の抵抗又は容量を備え、前記コンバータ対の各分圧回路の抵抗又は容量に印加される電源電圧の電位方向が前記集積回路チップ上において点対称の方向であることを特徴とする請求項２に記載の半導体集積
回路装置。
前記分圧回路は、電源電圧の高電位端と低電位端との間に直列に接続された複数の抵抗と、前記複数の抵抗で分圧された電源電圧を参照電圧として選択して出力する選択手段とを備えることを特徴とする請求項３に記載の半導体集積回路装置。
前記分圧回路は、異なる容量値の容量を含む複数の容量と、前記容量を電源電圧の高電位端と低電位端との間に任意の組み合わせで並列接続し、かつこれらを直列に接続することで分圧された電源電圧を参照電圧として選択して出力する選択手段とを備えることを特徴とする請求項３に記載の半導体集積回路装置。
前記分圧回路において、電源電圧を分圧する前記複数の抵抗がストリングス状に接続されていることを特徴とする請求項３に記載の半導体集積回路装置。
半導体基板上において互いに点対称に同一レイアウト構成で配置され、それぞれアナログ信号とデジタル信号とを相互変換する第１及び第２のコンバータと、
複数の入力信号を入力し、前記複数の入力信号のうちの１つを選択して前記第１及び第２のコンバータのそれぞれに同一の信号を出力するか、若しくは、前記複数の入力信号のうちから２つを選択して前記第１及び第２のコンバータのそれぞれに異なる信号を出力するかのいずれかを選択可能な入力回路と、
前記同一の信号が入力されたときの前記第１及び第２のコンバータの出力の平均値を演算して出力する平均値演算回路と、
前記平均値演算回路の出力に基づいて生成された前記第１のコンバータと前記第２のコンバータとの間に生じる変換特性の偏りを補正するための差分データを格納するメモリを含む補正回路とを備え、
前記補正回路は、前記メモリに格納された前記差分データに基づいて、前記異なる信号が入力されたときに出力される前記第１及び第２のコンバータの出力の補正を行うことを特徴とする半導体集積回路装置。
前記補正回路は、前記同一の信号が入力されたときの前記第１及び第２のコンバータの出力のそれぞれと前記平均値演算回路の出力との差分を演算する差分演算回路を備え、
前記補正回路は、前記差分を前記差分データとして前記メモリに格納する請求項７に記載の半導体集積回路装置。
前記補正回路は、前記異なる信号が入力されたときに出力される前記第１及び第２のコンバータの出力それぞれに、前記メモリに格納された前記差分データを加算する加算回路を備え、
前記異なる信号が入力されたときに出力される前記第１及び第２のコンバータの出力の補正は前記加算回路による加算処理によって行われる請求項８に記載の半導体集積回路装置。
前記補正回路は、
前記第１及び第２のコンバータに前記同一の信号が入力されたときには、前記平均値演算回路の出力を、前記同一の信号に対するアナログ信号とデジタル信号との変換後のデータとして出力し、
前記第１及び第２のコンバータに前記異なる信号が入力されたときには、前記第１及び第２のコンバータの出力の補正したものを、前記異なる信号に対するアナログ信号とデジタル信号との変換後のデータとして出力する請求項７に記載の半導体集積回路装置。
前記平均値演算回路の出力と、前記メモリに格納された前記差分データに基づいて補正された前記第１及び第２のコンバータの出力とのいずれかを選択して出力する出力回路を備える請求項７に記載の半導体集積回路装置。
半導体基板上において互いに点対称に同一レイアウト構成で配置され、それぞれアナログ信号とデジタル信号とを相互変換する第１及び第２のコンバータを備える半導体集積回路装置の動作方法であって、
第１の動作モードで動作するときには、
同一の信号を前記第１及び第２のコンバータに入力し、

前記第１及び第２のコンバータのそれぞれにおいて、前記同一の信号に対して
アナログ信号とデジタル信号との相互変換処理を行い、
前記第１及び第２のコンバータの出力の平均値を算出し、
前記平均値に基づいて生成された前記第１のコンバータと前記第２のコンバータとの間に生じる変換特性の偏りを補正するための差分データをメモリに格納し、
第２の動作モードで動作するときには、
異なる信号を第１及び第２のコンバータに入力し、
前記第１及び第２のコンバータのそれぞれにおいて、前記異なる信号に対してアナログ信号とデジタル信号との相互変換処理を行い、
前記メモリに格納された前記差分データに基づいて、前記第１及び第２のコンバータの出力の補正を行う半導体集積回路装置の動作方法。
前記メモリに格納する処理は、
前記第１及び第２のコンバータの出力のそれぞれと前記平均値との差分を演算し、
前記差分を前記差分データとして前記メモリに格納することを含む請求項１２に記載の半導体集積回路装置の動作方法。
前記第１及び第２のコンバータの出力の補正を行う処理は、
前記第１及び第２のコンバータの出力それぞれに、前記メモリに格納された前記差分データを加算する処理によって行われる請求項１３に記載の半導体集積回路装置の動作方法。