JP2001053610A

JP2001053610A - 巡回型ａ／ｄ変換器

Info

Publication number: JP2001053610A
Application number: JP2000053913A
Authority: JP
Inventors: Masumi Horie; 真清堀江
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1999-06-01
Filing date: 2000-02-29
Publication date: 2001-02-23
Anticipated expiration: 2020-02-29
Also published as: US6320530B1; DE10027349A1; JP3458812B2; DE10027349B4

Abstract

(57)【要約】【課題】３ステップ以上のＡ／Ｄ変換を高精度で行う
こと。【解決手段】Ａ／Ｄ変換回路１による２回目（２ステ
ップ目）のＡ／Ｄ変換コードｎ２が出力された後、スイ
ッチＳ１０をオフ、Ｓ１１をオンにしてオペアンプ３と
コンデンサＣF とをホールド回路として動作させ、オペ
アンプ３の出力電圧でアレイコンデンサＣ０〜Ｃ７を充
電する。次に、スイッチＳ１１、Ｓ１２をオフ、Ｓ１３
〜Ｓ１５をオンにして、コンデンサＣF の電荷を０に初
期化し、コンデンサＣINを（Ｖ１＋オペアンプ３のオフ
セット電圧）で充電する。続いて、Ｓ１３〜１５をオ
フ、Ｓ１２をオンにした後、スイッチＳ１０をオンする
とともに変換コードｎ２に応じてスイッチＳ０〜Ｓ７を
基準電圧端子２側またはグランド端子ＧＮＤ側に切り替
えて電荷再分布を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、３ステップ以上の
Ａ／Ｄ変換動作が可能な巡回型Ａ／Ｄ変換器に関する。

【０００２】

【従来の技術】この種の巡回型Ａ／Ｄ変換器としては、
特公平６−８３０６９号公報あるいはIEEE JOURNAL OF
SOLID-STATE CIRCUITS,VOL.25,No6,PP1328-PP1338 に開
示されているように、コンデンサアレイ回路、入出力端
子間にコンデンサが接続されたオペアンプ、および並列
型Ａ／Ｄ変換回路より構成される２ステップ型と称され
るものがある。

【０００３】図１１は、この２ステップ型の巡回型Ａ／
Ｄ変換器の電気的構成を示している。この図１１におい
て、並列型のＡ／Ｄ変換回路１の入力端子は、スイッチ
Ｓ８を介して、信号入力端子２またはオペアンプ３の出
力端子の何れかに選択的に接続されるようになってい
る。また、コンデンサアレイ回路４は、アレイコンデン
サＣ０〜Ｃ７から構成されており、これらアレイコンデ
ンサＣ０〜Ｃ７の共通側電極はコモンライン５に接続さ
れ、非共通側電極はそれぞれスイッチＳ０〜Ｓ７を介し
てＡ／Ｄ変換回路１の入力端子、基準電圧端子６、また
はグランド端子ＧＮＤの何れかに選択的に接続されるよ
うになっている。オペアンプ３の反転入力端子は前記コ
モンライン５に接続され、反転入力端子と出力端子との
間にはコンデンサＣF とスイッチＳ９とが並列に接続さ
れている。

【０００４】上記構成において、まずスイッチＳ８を入
力端子側に切り替えた状態でＡ／Ｄ変換回路１が１ステ
ップ目のＡ／Ｄ変換を実行する。その間、スイッチＳ０
〜Ｓ７はＡ／Ｄ変換回路１の入力端子側に切り替えられ
ているとともに、スイッチＳ９がオン状態となってい
る。１ステップ目のＡ／Ｄ変換終了後、スイッチＳ９を
オフし、そのＡ／Ｄ変換コードに応じて各スイッチＳ０
〜Ｓ７を基準電圧端子６側またはグランド端子ＧＮＤ側
の何れかに切り替える。その結果、オペアンプ３の出力
端子には１ステップ目のＡ／Ｄ変換結果の残余電圧に相
当する電圧が出力されるので、スイッチＳ８をオペアン
プ３の出力端子側に切り替えてＡ／Ｄ変換回路１による
２ステップ目のＡ／Ｄ変換を実行する。加算器７におい
てこれら１ステップ目と２ステップ目のＡ／Ｄ変換コー
ドを加算することにより、Ａ／Ｄ変換回路１の有する分
解能よりも高い分解能を有するＡ／Ｄ変換出力値を得る
ことができる。

【０００５】

【発明が解決しようとする課題】さて、上記２ステップ
型の巡回型Ａ／Ｄ変換器は、分解能（ビット数）を高め
ようとするとそれにほぼ比例して各ステップ毎に必要と
される分解能も増加するので、並列型のＡ／Ｄ変換回路
１やコンデンサアレイ回路４の回路規模が大きくなりチ
ップ面積が増大する。この場合、上記２ステップ型に替
えて３ステップ以上のＡ／Ｄ変換動作が可能な巡回型Ａ
／Ｄ変換器を用いることができれば、各ステップ毎に必
要とされる分解能を低減させることができ、これによっ
てチップ面積や消費電流を大幅に減少させることが可能
となる。

【０００６】ところで、上記２ステップ型のＡ／Ｄ変換
器をそのまま用いて３ステップ以降の変換動作を行おう
とすると、オペアンプ３の出力端子がスイッチＳ０〜Ｓ
７を介してアレイコンデンサＣ０〜Ｃ７の非共通側電極
に接続された途端にコンデンサＣF の電荷がアレイコン
デンサＣ０〜Ｃ７に移動し、オペアンプ３の出力電圧が
変化してしまう。そこで、オペアンプ３の出力端子の後
にサンプル・ホールド回路を介在させ、このサンプル・
ホールド回路にオペアンプ３の出力電圧をホールドさせ
た上で、このホールドした電圧によりアレイコンデンサ
Ｃ０〜Ｃ７に電荷設定するような構成が考えられる。

【０００７】しかし、このように巡回ループ中にサンプ
ル・ホールド回路を介在させる構成では、サンプル・ホ
ールド回路自体が有する誤差（例えばサンプル・ホール
ド回路を構成するオペアンプのオフセット電圧に起因す
る誤差）が新たに発生し、その誤差がステップ数を重ね
るにつれて累積されていくので、変換誤差が大きくなる
とともに回路の設計をする上でその変換誤差を予め見積
ることが難しいという問題がある。また、サンプル・ホ
ールド回路を設けると、それを構成するオペアンプやホ
ールドコンデンサが必要となり、その分チップ面積が増
大し消費電流も増加してしまう。

【０００８】本発明は上記事情に鑑みてなされたもの
で、その目的は、比較的小さいチップ面積で構成でき、
且つ３ステップ以上のＡ／Ｄ変換を高精度で行うことが
可能となる巡回型Ａ／Ｄ変換器を提供することにある。

【０００９】

【課題を解決するための手段】上記した目的を達成する
ために請求項１に記載した手段を採用できる。この手段
によれば、コモンラインと演算増幅器の入力端子との間
に第１のスイッチ回路を設けたので、この第１のスイッ
チ回路を開くことにより、積分コンデンサが接続された
演算増幅器をホールド回路として動作させることができ
る。また、コモンラインと第１の基準電源線との間に第
２のスイッチ回路を設けたので、この第２のスイッチ回
路を閉じることにより、前記第１のスイッチ回路を開い
た状態であってもアレイコンデンサを演算増幅器の出力
電圧により電荷設定することが可能となる。

【００１０】３ステップ目以降の変換動作においては、
電荷再分布の原理を用いてＡ／Ｄ変換回路の変換結果に
対する残余電圧を得る前処理として、アレイコンデンサ
に電荷設定を行うとともに積分コンデンサの初期化を行
う必要がある。本手段によれば、まず第１のスイッチ回
路を開いて演算増幅器をホールド回路として動作させた
上で第２のスイッチ回路を閉じてアレイコンデンサに電
荷を設定し、その後積分初期化回路により積分コンデン
サを初期化するので、別にサンプル・ホールド回路など
を付加することなく３ステップ以上の巡回型Ａ／Ｄ変換
動作が可能となる。

【００１１】しかも、積分コンデンサが接続された演算
増幅器をホールド回路として用いるので、新たな誤差が
加わることがなく精度の良いＡ／Ｄ変換結果が得られる
という優れた効果を有する。また、付加回路はスイッチ
回路のみであるので、チップ面積や消費電流の増加を小
さく抑えられる。

【００１２】請求項２に記載した手段によれば、コモン
ラインに設けられた第１および第２のスイッチ回路を開
放してコモンラインがアレイコンデンサと切り離された
状態で積分初期化スイッチ回路を閉じるので、アレイコ
ンデンサに設定された電荷を保存したまま積分コンデン
サを初期化できる。

【００１３】請求項３に記載した手段によれば、演算増
幅器の入力端子はオフセット補償電圧が充電されたオフ
セット補償コンデンサ（および第１のスイッチ回路）を
介してコモンラインに接続されているので、電荷再分布
時において演算増幅器のオフセット電圧が前記オフセッ
ト補償電圧により打ち消される。これにより、コモンラ
インの電圧が演算増幅器のオフセット電圧により変動す
ることがなくなり、変換誤差が一層小さくなる。

【００１４】請求項４に記載した手段によれば、積分コ
ンデンサの両端子がそれぞれ第２および第３の積分初期
化スイッチ回路を介して第１の基準電源線に接続可能に
構成されているので、これら第２および第３の積分初期
化スイッチ回路を同時に閉じることにより積分コンデン
サを初期化できる。また、（第３の積分初期化スイッチ
回路と）補償充電スイッチ回路を閉じることにより、オ
フセット補償コンデンサにオフセット補償電圧が充電さ
れる。

【００１５】請求項５に記載した手段によれば、補償充
電スイッチ回路と第２および第３の積分初期化スイッチ
回路とを閉じたことにより積分コンデンサの蓄積電荷が
０に初期化されるとともに、オフセット補償コンデンサ
のコモンライン側電極が第１の基準電圧となり、オフセ
ット補償コンデンサの演算増幅器側電極がバイアス電圧
と演算増幅器のオフセット電圧との加算電圧（オフセッ
ト補償電圧）となる。この場合、第１および第２のスイ
ッチ回路は開いているので、アレイコンデンサに設定さ
れた電荷は保存される。

【００１６】請求項６に記載した手段によれば、積分コ
ンデンサの他端子が第２の積分初期化スイッチ回路を介
して第１の基準電源線に接続可能とされ、積分コンデン
サの一端子が第１および第２のスイッチ回路を介して第
１の基準電源線に接続可能に構成されているので、これ
ら第２の積分初期化スイッチ回路と第１および第２のス
イッチ回路とを同時に閉じることにより積分コンデンサ
を初期化できる。また、（第１および第２のスイッチ回
路と）補償充電スイッチ回路を閉じることにより、オフ
セット補償コンデンサにオフセット補償電圧が充電され
る。

【００１７】請求項７に記載した手段によれば、アレイ
コンデンサの非共通側電極を開放した状態で積分コンデ
ンサの初期化および前記オフセット補償コンデンサの充
電を行うので、この間に第１および第２のスイッチ回路
を閉じても、アレイコンデンサに設定された電荷は保存
される。

【００１８】請求項８に記載した手段によれば、演算増
幅器をその電源電圧の範囲内の所定の電圧でバイアスす
るので、演算増幅器をゲインが高く動作速度が速い状態
で動作させることができる。これにより、演算増幅器の
セトリング時間が短縮され、その結果全体としてＡ／Ｄ
変換に要する時間が短くなる。また、ゲインが高いの
で、演算増幅器の出力電圧誤差が小さくなり、Ａ／Ｄ変
換の精度が向上する。

【００１９】請求項９および１０に記載した手段によれ
ば、演算増幅器の反転入力端子および非反転入力端子
に、同じ構成を有する非反転入力側変換結果処理回路お
よび反転入力側変換結果処理回路を設けて互いに差動動
作させるので、コモンモードノイズなどを有効に除去す
ることができる。また、回路構成が対称となっているの
で、各スイッチ回路の切り替え時に発生するフィードス
ルーなどによる誤差を相殺でき、より高い変換精度を得
ることができる。

【００２０】請求項１１に記載した手段によれば、アレ
イコンデンサの第１または第２の基準電源線への接続形
態に関し、Ａ／Ｄ変換回路の変換結果が１だけ変化した
場合に１つのアレイコンデンサの接続形態のみが第１の
基準電源線と第２の基準電源線との間で変化するだけな
ので、Ａ／Ｄ変換の微分非直線性が向上する。

【００２１】請求項１２に記載した手段によれば、アレ
イコンデンサの容量を全て等しく設定する場合に比べ、
アレイコンデンサの非共通側電極を第１または第２の基
準電源線に切り替えるためのスイッチ回路の数が減少す
るので、当該スイッチ回路のレイアウト面積が比較的小
さくなる。

【００２２】請求項１３に記載した手段によれば、演算
増幅器から出力される残余電圧の理論上（つまりＡ／Ｄ
変換回路に変換誤差がないとした場合）の電圧幅が第１
の基準電源線の電圧と第２の基準電源線の電圧との差電
圧の１／２に制限されるため、演算増幅器の出力電圧範
囲はそのフルレンジの１／２に制限される。従って、Ａ
／Ｄ変換回路に±１／２ＬＳＢ以内の変換誤差があって
も、演算増幅器の出力電圧が前記差電圧の電圧範囲を超
えることがなくなり、各ステップの変換結果の接続コー
ド部分での微分非直線性を悪化させることなく最終変換
結果を得ることができる。

【００２３】請求項１４に記載した手段によれば、いわ
ゆる直並列型の巡回型Ａ／Ｄ変換器が構成され、高速動
作が可能となる。

【００２４】

【発明の実施の形態】（第１の実施形態）以下、本発明
を直並列型の巡回型Ａ／Ｄ変換器に適用した第１の実施
形態（請求項１、２、１１、１３、１４に対応）につい
て図１ないし図４を参照しながら説明する。図１には、
巡回型Ａ／Ｄ変換器８の要部の電気的構成が示されてい
る。この図１において、図１１と同一構成を有する部分
には同一符号が付されている。また、巡回型Ａ／Ｄ変換
器８はＣＭＯＳプロセスを用いて製造されている。

【００２５】例えば３ビットの分解能を有する並列型の
Ａ／Ｄ変換回路１の入力端子は、スイッチＳ８を介し
て、被変換信号が入力される信号入力端子２またはオペ
アンプ３（本発明における演算増幅器に相当）の出力端
子の何れかに選択的に接続されるようになっている。ま
た、Ａ／Ｄ変換回路１の基準電圧入力端子ＶＲＥＦＰお
よびＶＲＥＦＭは、それぞれ基準電圧Ｖref が入力され
る基準電圧端子６およびグランド端子ＧＮＤに接続され
ている。ここで、基準電圧Ｖref は例えば５Ｖに設定さ
れ、オペアンプ３は５Ｖの単一電源で動作するようにな
っている。

【００２６】このＡ／Ｄ変換回路１は、図２に示す電気
的構成を有している。この図２において、Ａ／Ｄ変換回
路１の基準電圧入力端子ＶＲＥＦＭとＶＲＥＦＰとの間
には抵抗Ｒ０〜Ｒ７が直列に接続され、抵抗Ｒ０とＲ
１、抵抗Ｒ１とＲ２、…、抵抗Ｒ６とＲ７の各共通接続
点は、それぞれコンパレータＣＭＰ１、ＣＭＰ２、…、
ＣＭＰ７の反転入力端子に接続されている。また、コン
パレータＣＭＰ１〜ＣＭＰ７の非反転入力端子はＡ／Ｄ
変換回路１の入力端子に接続されている。ここで、抵抗
Ｒ０〜Ｒ７の抵抗値としては、例えば、抵抗Ｒ１〜Ｒ６
を所定の抵抗値Ｒ［Ω］としたときに、抵抗Ｒ０を１．
５Ｒ［Ω］、抵抗Ｒ７を０．５Ｒ［Ω］となるように設
定している。

【００２７】コンパレータＣＭＰ１〜ＣＭＰ７から出力
されるハイレベルまたはロウレベルを有する出力信号は
ラッチ回路９に入力される。このラッチ回路９は、ラッ
チ信号がハイレベルになると、その時のコンパレータＣ
ＭＰ１〜ＣＭＰ７の出力信号を保持して、その保持した
出力信号をエンコーダ１０に出力するようになってい
る。そして、エンコーダ１０では、ラッチ回路９からの
信号に基づいて「０００」〜「１１１」までのＡ／Ｄ変
換コードを生成して出力する。このＡ／Ｄ変換コード
は、詳しくは後述するように、加算器７において加算さ
れるようになっている。

【００２８】さて、図１において、コンデンサアレイ回
路４は、互いに等しい容量値Ｃを有するアレイコンデン
サＣ０〜Ｃ７により構成されている。これらアレイコン
デンサＣ０〜Ｃ７の下部電極（本発明における共通側電
極に相当）はそれぞれコモンライン５に接続され、上部
電極（本発明における非共通側電極に相当）はそれぞれ
スイッチＳ０〜Ｓ７を介してＡ／Ｄ変換回路１の入力端
子（すなわち信号入力端子２またはオペアンプ３の出力
端子）、基準電圧端子６、またはグランド端子ＧＮＤの
何れかに選択的に接続されるようになっている。ここ
で、グランド端子ＧＮＤに接続され０Ｖを有する電源線
が本発明における第１の基準電源線に相当し、基準電圧
端子６に接続され基準電圧Ｖref を有する電源線が本発
明における第２の基準電源線に相当する。

【００２９】コモンライン５は、スイッチＳ１０（本発
明における第１のスイッチ回路に相当）を介してオペア
ンプ３の反転入力端子に接続されるとともに、スイッチ
Ｓ１１（本発明における第２のスイッチ回路に相当）を
介してグランド端子ＧＮＤに接続されている。また、オ
ペアンプ３の反転入力端子と出力端子との間には２Ｃの
容量値を有するコンデンサＣF （本発明における積分コ
ンデンサに相当）とスイッチＳ９（本発明における積分
初期化回路、積分初期化スイッチ回路に相当）とが並列
に接続され、オペアンプ３の非反転入力端子はグランド
端子ＧＮＤに接続されている。なお、以上述べたスイッ
チＳ０〜Ｓ１１は、例えばアナログスイッチから構成さ
れ、図示しない制御回路によって切り替えられるように
なっている。

【００３０】次に、Ａ／Ｄ変換回路１により３ビット
（ｍ＝３）のＡ／Ｄ変換を３回（３ステップ、ｎ＝３）
繰り返して６ビットのＡ／Ｄ変換出力値を得る場合のＡ
／Ｄ変換動作について、巡回型Ａ／Ｄ変換器８の動作タ
イミングを示す図３を用いて以下に時間を追って説明す
る。なお、Ａ／Ｄ変換動作の開始前において、スイッチ
Ｓ９とＳ１１がオフ、スイッチＳ１０がオンに設定さ
れ、加算器７は０にクリアされているものとする。

【００３１】（１）時刻ｔ０から時刻ｔ１まで（１ステ
ップ目）時刻ｔ０において、外部からＡ／Ｄ変換スタート信号が
入力されると、まずスイッチＳ８が信号入力端子２側に
切り替えられ、Ａ／Ｄ変換回路１は入力信号電圧Ｖinを
変換入力電圧として１回目（１ステップ目）のＡ／Ｄ変
換を開始する。このＡ／Ｄ変換回路１において、コンパ
レータＣＭＰ１〜ＣＭＰ７の出力信号が整定すると、ラ
ッチ信号によりその変換結果がラッチ回路９に保持され
る。そして、エンコーダ１０から出力された３ビットの
Ａ／Ｄ変換コードｎ１が加算器７において加算される。

【００３２】一方、時刻ｔ０において、制御回路は、ス
イッチＳ１１をオンにしてアレイコンデンサＣ０〜Ｃ７
の下部電極をグランド端子ＧＮＤに接続するとともに、
スイッチＳ０〜Ｓ７をＡ／Ｄ変換回路１の入力端子側
（以下、サンプリング側と称す）に切り替えて、アレイ
コンデンサＣ０〜Ｃ７の上部電極を（スイッチＳ８を介
して）信号入力端子２に接続する。これにより、アレイ
コンデンサＣ０〜Ｃ７は入力信号電圧Ｖinで充電（本発
明でいう電荷設定）される。また、制御回路は、スイッ
チＳ９をオンしてコンデンサＣF の両端子を短絡し、コ
ンデンサＣF の電荷を０に初期化する。

【００３３】（２）時刻ｔ１から時刻ｔ２まで（２ステ
ップ目）１回目のＡ／Ｄ変換コードｎ１が保持された後の時刻ｔ
１において、制御回路は、まずスイッチＳ９とＳ１１と
をオフにし、これらスイッチＳ９とＳ１１とが完全にオ
フとなった後に、スイッチＳ０〜Ｓ７をサンプリング側
から基準電圧端子６側（以下、基準電圧側と称す）また
はグランド端子ＧＮＤ側（以下、グランド側と称す）に
切り替える。

【００３４】このスイッチＳ０〜Ｓ７の切り替えは、１
回目のＡ／Ｄ変換コードｎ１に基づいて行われる。例え
ば、Ａ／Ｄ変換コードｎ１が「０００」の場合にはスイ
ッチＳ０〜Ｓ７は全てグランド側に切り替えられ、Ａ／
Ｄ変換コードｎ１が「００１」の場合にはスイッチＳ０
〜Ｓ７のうち１つだけ（例えばスイッチＳ０）が基準電
圧側に切り替えられそれ以外（スイッチＳ１〜Ｓ７）が
グランド側に切り替えられる。また、Ａ／Ｄ変換コード
ｎ１が「１１１」の場合にはスイッチＳ０〜Ｓ７は全て
基準電圧側に切り替えられる。その他のＡ／Ｄ変換コー
ドについても同様となる。

【００３５】このスイッチＳ０〜Ｓ７の切り替え前後に
おいてコモンライン５の電荷は保存されるので、切り替
え後、オペアンプ３はコモンライン５（オペアンプ３の
反転入力端子）の電圧が０ＶとなるようにコンデンサＣ
F を介してフィードバック制御を行う。その結果、アレ
イコンデンサＣ０〜Ｃ７とコンデンサＣF との間で電荷
再分布が行われる。この場合の電荷保存の関係式は、オ
ペアンプ３の出力電圧をＶRES(1)として、以下の（１）
式に示すようになる。８Ｃ×（０−Ｖin）＝ｎ１×Ｃ×（０−Ｖref ）＋２Ｃ（０−ＶRES(1)） …（１）

【００３６】この（１）式より以下の（２）式が得られ
る。ＶRES(1)＝４×（Ｖin−ｎ１×Ｖref ／８） …（２）すなわち、オペアンプ３の出力端子には、入力信号電圧
Ｖinから１回目のＡ／Ｄ変換コードｎ１に対応したＤ／
Ａ変換電圧を減じた電圧に４（２の２乗）を乗じた残余
電圧ＶRES(1)が出力される。ここで、（８ではなく）４
を乗じた値となるのは、コンデンサＣF の容量がアレイ
コンデンサＣ０〜Ｃ７の容量の総和（８Ｃ）の１／２
^{（ｍ−１）}＝１／４に設定されていることによる。

【００３７】電荷再分布が終了し（２）式に示すオペア
ンプ３の出力電圧が安定した時点（例えば時刻ｔ１から
予め設定された時間が経過した時点）でＡ／Ｄ変換回路
１が第２回目の３ビットＡ／Ｄ変換を開始し、変換終了
後その２回目のＡ／Ｄ変換コードｎ２がラッチ回路９に
保持される。そして、図４に示すように、加算器７は、
Ａ／Ｄ変換コードｎ２をＡ／Ｄ変換コードｎ１と１ビッ
トオーバーラップするようにして加算する。従来の２ス
テップ型のＡ／Ｄ変換器（図１１参照）は、この時点で
変換終了となっていた。

【００３８】（３）時刻ｔ２から時刻ｔ３まで（３ステ
ップ目）３回目のＡ／Ｄ変換は、２回目のＡ／Ｄ変換の残余電圧
ＶRES(2)、つまりオペアンプ３の出力電圧ＶRES(1)から
２回目のＡ／Ｄ変換コードｎ２に対応したＤ／Ａ変換電
圧を減じて４倍した電圧について実行されなければなら
ない。本発明は、この２回目のＡ／Ｄ変換の残余電圧Ｖ
RES(2)を得るために、３回目のＡ／Ｄ変換に先立って、
アレイコンデンサＣ０〜Ｃ７を電圧ＶRES(1)に充電（電
荷設定）し、コンデンサＣF を初期化するための回路構
成に特徴を有している。

【００３９】すなわち、制御回路は、２回目のＡ／Ｄ変
換コードｎ２が保持された後の時刻ｔ２においてスイッ
チＳ１０をオフにする。これにより、コンデンサＣF と
オペアンプ３とがホールド回路として動作し、オペアン
プ３の出力電圧ＶRES(1)がホールドされる。この状態
で、制御回路がスイッチＳ１１をオンするとともにスイ
ッチＳ０〜Ｓ７をサンプリング側に切り替えると、アレ
イコンデンサＣ０〜Ｃ７の上部電極がスイッチＳ８を介
してオペアンプ３の出力端子に接続され、アレイコンデ
ンサＣ０〜Ｃ７はオペアンプ３の出力電圧ＶRES(1)で充
電（電荷設定）される。

【００４０】（４）時刻ｔ３から時刻ｔ４まで（３ステ
ップ目）アレイコンデンサＣ０〜Ｃ７の電荷設定が完了した後の
時刻ｔ３において、制御回路はスイッチＳ１１をオフに
して、その後スイッチＳ９をオンにする。この時、コモ
ンライン５は開放状態となるので、アレイコンデンサＣ
０〜Ｃ７に設定された電荷が変化することなくコンデン
サＣF の電荷が０に初期化される。

【００４１】（５）時刻ｔ４から時刻ｔ５まで（３ステ
ップ目）コンデンサＣF が初期化された後の時刻ｔ４において、
制御回路は、まずスイッチＳ９をオフにし、このスイッ
チＳ９が完全にオフとなった後にスイッチＳ１０をオン
にし、スイッチＳ０〜Ｓ７をサンプリング側から基準電
圧側またはグランド側に切り替える。このスイッチＳ０
〜Ｓ７の切り替えは上記（２）で述べた方法による。そ
の結果、アレイコンデンサＣ０〜Ｃ７とコンデンサＣF
との間で電荷再分布が行われる。この場合の電荷保存の
関係式は、以下の（３）式に示すようになる。８Ｃ×（０−ＶRES(1)）＝ｎ２×Ｃ×（０−Ｖref ）＋２Ｃ（０−ＶRES(2)） …（３）

【００４２】この（３）式より以下の（４）式が得られ
る。ＶRES(2)＝４×（ＶRES(1)−ｎ２×Ｖref ／８） …（４）さらに、前記（２）式を上記（４）に代入すれば、次の
（５）式が得られる。ＶRES(2)＝１６×（Ｖin−（４×ｎ１＋ｎ２）×Ｖref ／３２）…（５）

【００４３】オペアンプ３の出力電圧が安定した時点で
Ａ／Ｄ変換回路１が第３回目の３ビットＡ／Ｄ変換を開
始し、変換終了後その３回目のＡ／Ｄ変換コードｎ３が
ラッチ回路９に保持される。そして、加算器７は、Ａ／
Ｄ変換コードｎ１とｎ２が加算された値に対して、さら
に上記Ａ／Ｄ変換コードｎ３を１ビットオーバーラップ
するようにして加算し、加算後最下位１ビットを切り捨
てることにより巡回型Ａ／Ｄ変換器８の最終的な６ビッ
ト（ｍ＝ｎ＝３としてｎ×（ｍ−１）＝６ビット）のＡ
／Ｄ変換コードを得る。

【００４４】さて、この６ビットＡ／Ｄ変換コードの生
成について、さらに図４を用いて説明する。この図４に
おいて、巡回型Ａ／Ｄ変換器８は、Ａ／Ｄ変換回路１の
変換コード（ｎ１、ｎ２、ｎ３）を互いに１ビットずつ
オーバーラップさせながら加算するため、入力信号電圧
Ｖin（または残余電圧ＶRES(1)）からＡ／Ｄ変換コード
ｎ１（またはｎ２）に対応したＤ／Ａ変換電圧を減じた
値を８倍ではなく４倍して残余電圧ＶRES(1)（またはＶ
RES(2)）とし、それをＡ／Ｄ変換回路１の次の変換入力
電圧とするようになっている。

【００４５】これにより、（Ａ／Ｄ変換回路１に変換誤
差がないとした場合）オペアンプ３から出力される残余
電圧ＶRES(1)（またはＶRES(2)）の電圧範囲はフルレン
ジ（５Ｖ）の１／２（２．５Ｖ）に制限される。

【００４６】さらに、３ビットのＡ／Ｄ変換回路１は、
基準電圧Ｖref が均等な電圧幅に８分割された電圧ステ
ップではなく、変換コード「０００」が３／２ＬＳＢ分
の電圧幅を有し変換コード「１１１」が１／２ＬＳＢ分
の電圧幅を有する電圧ステップの下でＡ／Ｄ変換を行っ
て変換コード（ｎ１、ｎ２、ｎ３）を得るようになって
いる。一方、Ａ／Ｄ変換回路１のＡ／Ｄ変換コードｎ
１、ｎ２に対する残余電圧ＶRES(1)、ＶRES(2)を得る場
合に、電荷再分布によって実効的に行われるＡ／Ｄ変換
コードｎ１、ｎ２のＤ／Ａ変換は、基準電圧Ｖref が均
等な電圧幅に８分割された電圧ステップに基づいてい
る。

【００４７】その結果、図４に示すように、Ａ／Ｄ変換
回路１は、例えば変換コードｎ１（「０１０」）に対応
した電圧範囲Ｖa 〜Ｖb に対し、さらに上下それぞれ１
／２ＬＳＢだけ広い電圧範囲Ｖc 〜Ｖd をフルスケール
０Ｖ〜５Ｖに対応させて次回のＡ／Ｄ変換を行うことと
なる。従って、Ａ／Ｄ変換回路１を構成する抵抗Ｒ０〜
Ｒ７のばらつきなどにより、変換入力電圧とＡ／Ｄ変換
コードとの対応関係がずれている場合であっても、その
ずれが±１／２ＬＳＢ以内である限り、Ａ／Ｄ変換回路
１への変換入力電圧が０Ｖ〜５Ｖの許容電圧範囲内に納
まるとともに、このずれによる誤差はＡ／Ｄ変換コード
ｎ１、ｎ２、ｎ３を加算した後の最下位ビットのみに現
れる。従って、この最下位ビットを切り捨てれば、Ａ／
Ｄ変換回路１に１／２ＬＳＢ以内の変換誤差が存在して
も、その変換誤差による変換精度の低下がない６ビット
のＡ／Ｄ変換出力値が得られる。

【００４８】以上述べたように、本実施形態によれば、
コモンライン５とオペアンプ３との間にスイッチＳ１０
を設け、コモンライン５とグランド端子ＧＮＤとの間に
スイッチＳ１１を設けたので、スイッチＳ１０をオフす
ることによりオペアンプ３とコンデンサＣF とをホール
ド回路として動作させることができ、さらにスイッチＳ
１１をオンすることによりオペアンプ３の出力電圧でア
レイコンデンサＣ０〜Ｃ７を充電（電荷設定）すること
ができる。

【００４９】従って、巡回型Ａ／Ｄ変換器８は、オペア
ンプ３の出力電圧を保持するためのサンプル・ホールド
回路を追加することなく、３ステップ以上のＡ／Ｄ変換
動作が可能となる。この場合、オペアンプ３とコンデン
サＣF とからなる回路自体がホールド回路として動作す
るので、新たな誤差が付加されることがなく、高精度の
Ａ／Ｄ変換結果が得られる。また、スイッチＳ１０、Ｓ
１１は例えばアナログスイッチから構成されるので、オ
ペアンプなどから構成されるサンプル・ホールド回路を
付加する場合に比べ、レイアウト面積や消費電流を小さ
くできる。

【００５０】さらに、アレイコンデンサＣ０〜Ｃ７は全
て等しい容量値Ｃに設定されており、制御回路は、Ａ／
Ｄ変換回路１のＡ／Ｄ変換コードが増加するに従って、
電荷再分布時に上部電極を基準電圧側に切り替えるアレ
イコンデンサを徐々に追加するようになっている。この
ようなアレイコンデンサＣ０〜Ｃ７の切り替え方法によ
れば、Ａ／Ｄ変換回路１のＡ／Ｄ変換コードが１だけ変
化した場合に１つのアレイコンデンサの接続形態のみが
基準電源側とグランド側との間で変化するだけなので、
Ａ／Ｄ変換の微分非直線性が向上する。

【００５１】さらに、Ａ／Ｄ変換回路１は、当該Ａ／Ｄ
変換回路１から出力されるＡ／Ｄ変換コードに対応した
電圧範囲の上下それぞれに１／２ＬＳＢだけ広げた電圧
範囲を新たにフルレンジとして次のＡ／Ｄ変換を実行す
るので、Ａ／Ｄ変換回路１に±１／２ＬＳＢ以内の変換
誤差が存在しても、各ステップの変換結果の接続コード
部分での微分非直線性を悪化させることなく最終の６ビ
ットＡ／Ｄ変換出力値を得ることができる。

【００５２】（第２の実施形態）次に、本発明の第２の
実施形態（請求項１、３、４、５、８、１１、１３、１
４に対応）について図５および図６を参照しながら説明
する。なお、図５において、図１と同一構成部分には同
一符号を付すとともに、ここでは異なる構成部分につい
て説明する。

【００５３】図５には、巡回型Ａ／Ｄ変換器１１の要部
の電気的構成が示されている。この図５において、オペ
アンプ３の反転入力端子とスイッチＳ１０との間にはコ
ンデンサＣIN（本発明におけるオフセット補償コンデン
サに相当）が接続されている。これらスイッチＳ１０と
コンデンサＣINとの共通接続点とオペアンプ３の出力端
子との間にはコンデンサＣF とスイッチＳ１２（本発明
における第１の積分初期化スイッチ回路に相当）とが直
列に接続されており、前記共通接続点とグランド端子Ｇ
ＮＤとの間にはスイッチＳ１４（本発明における第３の
積分初期化スイッチ回路に相当）が接続されている。ま
た、コンデンサＣF とスイッチＳ１２との共通接続点と
グランド端子ＧＮＤとの間にはスイッチＳ１３（本発明
における第２の積分初期化スイッチ回路に相当）が接続
されている。

【００５４】さらに、オペアンプ３の反転入力端子と出
力端子との間にはスイッチＳ１５（本発明におけるオフ
セット補償電圧充電回路、補償充電スイッチ回路に相
当）が接続され、オペアンプ３の非反転入力端子はバイ
アス電圧Ｖ１（例えば２．５Ｖ）に接続されている。な
お、スイッチＳ１２、Ｓ１３、Ｓ１４が、本発明におけ
る積分初期化回路に相当する。

【００５５】次に、３ビットのＡ／Ｄ変換を３回（３ス
テップ）繰り返して６ビットのＡ／Ｄ変換出力値を得る
場合のＡ／Ｄ変換動作について、巡回型Ａ／Ｄ変換器１
１の動作タイミングを示す図６を用いて以下に説明す
る。なお、Ａ／Ｄ変換動作の開始前においてスイッチＳ
１１、Ｓ１３、Ｓ１４、Ｓ１５がオフ、スイッチＳ１
０、Ｓ１２がオンに設定され、加算器７は０にクリアさ
れている。

【００５６】（１）時刻ｔ０から時刻ｔ１まで（１ステ
ップ目）時刻ｔ０において、スイッチＳ８が信号入力端子２側に
切り替えられ、Ａ／Ｄ変換回路１は１回目（１ステップ
目）のＡ／Ｄ変換を実行する。この３ビットのＡ／Ｄ変
換コードｎ１は加算器７において加算される。

【００５７】一方、時刻ｔ０において、制御回路は、ス
イッチＳ１１、Ｓ１３、Ｓ１５をオン、スイッチＳ１２
をオフに切り替え、アレイコンデンサＣ０〜Ｃ７を入力
信号電圧Ｖinで充電（電荷設定）する。この時、コンデ
ンサＣF の両端子がともにグランド端子ＧＮＤに接続さ
れるので、コンデンサＣF の電荷は０に初期化される。
また、オペアンプ３がバッファアンプとして動作するの
で、コンデンサＣINのオペアンプ側端子にはバイアス電
圧Ｖ１とオペアンプ３のオフセット電圧ＶOFFとの加算
電圧が印加され、コンデンサＣINのコモンライン側端子
にはスイッチＳ１０、Ｓ１１を介して０Ｖが印加され
る。このコンデンサＣINの両端電圧である（Ｖ１＋ＶOF
F ）がオフセット補償電圧に相当する。

【００５８】（２）時刻ｔ１から時刻ｔ２まで（２ステ
ップ目）制御回路は、まずスイッチＳ１１、Ｓ１３、Ｓ１５をオ
フにし、これらのスイッチＳ１１、Ｓ１３、Ｓ１５が完
全にオフとなった後に、スイッチＳ１２をオンするとと
もにスイッチＳ０〜Ｓ７をサンプリング側から基準電圧
側またはグランド側に切り替える。この時、スイッチＳ
８をオペアンプ３の出力端子側に切り替えておく。コン
デンサＣINの電荷は保存されるので、オペアンプ３はコ
モンライン５の電圧が０ＶとなるようにコンデンサＣIN
を介してフィードバック制御を行う。その結果、コンデ
ンサＣINに充電されているオフセット補償電圧によっ
て、オペアンプ３のオフセット電圧が打ち消され、コモ
ンライン５の電圧が正確に０Ｖに保持される。

【００５９】アレイコンデンサＣ０〜Ｃ７とコンデンサ
ＣF との間における電荷再分布は、上記（１）式に示し
た関係に従って第１の実施形態と同様に行われ、電荷再
分布が終了した後Ａ／Ｄ変換回路１が第２回目の３ビッ
トＡ／Ｄ変換を実行する。このＡ／Ｄ変換コードｎ２は
加算器７において加算される。

【００６０】（３）時刻ｔ２から時刻ｔ３まで（３ステ
ップ目）制御回路は、時刻ｔ２においてスイッチＳ１０をオフに
し、オペアンプ３の出力電圧ＶRES(1)をホールドする。
その後、制御回路は、スイッチＳ１１をオンするととも
にスイッチＳ０〜Ｓ７をサンプリング側に切り替え、ア
レイコンデンサＣ０〜Ｃ７をオペアンプ３の出力電圧Ｖ
RES(1)で充電（電荷設定）する。

【００６１】（４）時刻ｔ３から時刻ｔ４まで（３ステ
ップ目）制御回路は、スイッチＳ１１をオフにして、その後スイ
ッチＳ１３、Ｓ１４、Ｓ１５をオン、スイッチＳ１２を
オフにする。この時、コモンライン５は開放状態となる
ので、アレイコンデンサＣ０〜Ｃ７に設定された電荷が
変化することなくコンデンサＣF が電荷０に初期化され
る。また、コンデンサＣINにオフセット補償電圧（Ｖ１
＋ＶOFF ）が充電される。なお、制御回路は、本期間中
または次の期間の開始時においてスイッチＳ０〜Ｓ７を
サンプリング側から基準電圧側またはグランド側に切り
替える。

【００６２】（５）時刻ｔ４から時刻ｔ５まで（３ステ
ップ目）制御回路は、まずスイッチＳ１３、Ｓ１４、Ｓ１５をオ
フにし、これらのスイッチＳ１３、Ｓ１４、Ｓ１５が完
全にオフとなった後にスイッチＳ１０、Ｓ１２をオンに
切り替える。その結果、アレイコンデンサＣ０〜Ｃ７と
コンデンサＣFとの間における電荷再分布は、上記
（３）式〜（５）式に示した関係に従って第１の実施形
態と同様に行われ、電荷再分布が終了した後Ａ／Ｄ変換
回路１が第３回目の３ビットＡ／Ｄ変換を実行する。こ
のＡ／Ｄ変換コードｎ３は加算器７において加算され
る。なお、変換コードｎ１、ｎ２、ｎ３の加算方法は、
第１の実施形態と同様である。

【００６３】以上述べたように本実施形態によれば、第
１の実施形態に対して、オペアンプ３のオフセット電圧
を補償するためのコンデンサＣINを加えるとともに、コ
ンデンサＣF を初期化する積分初期化回路の構成を変更
し、コンデンサＣF を初期化する際にコンデンサＣINに
オフセット補償電圧（Ｖ１＋ＶOFF ）を充電するように
した。従って、第１の実施形態と同様の効果が得られる
他、Ａ／Ｄ変換回路１のＡ／Ｄ変換コードに応じて電荷
再分布を行う時に、オペアンプ３のオフセット電圧が前
記オフセット補償電圧によって打ち消されるので、Ａ／
Ｄ変換の精度が向上する。

【００６４】また、コンデンサＣINを加えると、オペア
ンプ３の非反転入力端子の電圧を任意のバイアス電圧Ｖ
１に設定できるようになる。そこで、バイアス電圧Ｖ１
として例えば電源電圧範囲の中央値付近の電圧（例えば
２．５Ｖ）に設定することにより、オペアンプ３を速い
動作速度且つ高いオープンループゲインで動作させるこ
とができる。その結果、オペアンプ３のセトリング時間
が短縮されて全体としてＡ／Ｄ変換に要する時間が短く
なるとともに、オペアンプ３の出力電圧（残余電圧）の
誤差をより小さくすることができる。

【００６５】（第３の実施形態）次に、第２の実施形態
において示した巡回型Ａ／Ｄ変換器１１に変形を加えた
第３の実施形態（請求項１、３、６、７、８、１２、１
３、１４に対応）について図７および図８を参照しなが
ら説明する。

【００６６】図７には、ＣＭＯＳプロセスを用いた巡回
型Ａ／Ｄ変換器１２の要部の電気的構成が示されてい
る。この図７において、上述した巡回型Ａ／Ｄ変換器１
１に設けられていたスイッチＳ１４が除かれている。ま
た、コンデンサアレイ回路１３は、それぞれＣ、Ｃ、２
Ｃ、４Ｃのように２のべき乗となる容量値に重み付けさ
れた４つのアレイコンデンサＣ０′、Ｃ１′、Ｃ２′、
Ｃ３′から構成されている。これらアレイコンデンサＣ
０′〜Ｃ３′の上部電極は、それぞれスイッチＳ０′〜
Ｓ３′を介してＡ／Ｄ変換回路１の入力端子、基準電圧
端子６、グランド端子ＧＮＤに接続される他、開放状態
にすることができるようになっている。

【００６７】図８は、３ステップの巡回動作により６ビ
ットのＡ／Ｄ変換出力値を得る場合のＡ／Ｄ変換動作を
示している。この図７において、時刻ｔ０から時刻ｔ３
までおよび時刻ｔ４から時刻ｔ５までの各期間の動作は
第２の実施形態（図６参照）と同様である。

【００６８】時刻ｔ３から時刻ｔ４までの期間は、積分
コンデンサＣF の初期化およびコンデンサＣINへのオフ
セット補償電圧（Ｖ１＋ＶOFF ）の充電を行う期間であ
る。巡回型Ａ／Ｄ変換器１２には、コンデンサＣF とＣ
INとの共通接続点をグランド端子ＧＮＤに直接接続する
ためのスイッチ（図５に示すスイッチＳ１４）が省かれ
ているので、制御回路は、スイッチＳ１０、Ｓ１１をオ
ンすることにより前記共通接続点をグランド端子ＧＮＤ
に接続するようになっている。制御回路は、このスイッ
チＳ１０およびＳ１１のオンに先立って、スイッチＳ
０′〜Ｓ３′を開放状態としておく。

【００６９】このような動作によれば、アレイコンデン
サＣ０′〜Ｃ３′の共通側電極はグランド端子ＧＮＤに
接続されているものの、非共通側電極が開放されている
ので、アレイコンデンサＣ０′〜Ｃ３′に設定された電
荷を放電することなく、積分コンデンサＣF の初期化お
よびコンデンサＣINの充電が可能となる。

【００７０】また、コンデンサアレイ回路１３は重み付
けされた４つのアレイコンデンサＣ０′〜Ｃ３′から構
成されているので、スイッチの数を８個から４個に減ら
すことができ、その分レイアウト面積を減らすことがで
きる。

【００７１】（第４の実施形態）次に、本発明の第４の
実施形態（請求項１、３、４、５、１０、１１、１３、
１４に対応）について図９を参照しながら説明する。図
９には、差動動作可能に構成された巡回型Ａ／Ｄ変換器
１４の要部の電気的構成が示されている。この図９にお
いて、例えば３ビットの分解能を有する並列型のＡ／Ｄ
変換回路１５は差動動作可能に構成されており、その非
反転入力端子は、スイッチＳ８ｐを介して非反転信号入
力端子２ｐまたはオペアンプ１６の非反転出力端子の何
れかに選択的に接続されるようになっている。同様に、
Ａ／Ｄ変換回路１５の反転入力端子は、スイッチＳ８ｍ
を介して反転信号入力端子２ｍまたはオペアンプ１６の
反転出力端子の何れかに選択的に接続されるようになっ
ている。

【００７２】非反転信号入力端子２ｐとオペアンプ１６
の反転入力端子および非反転出力端子との間には、アレ
イコンデンサＣ０ｐ〜Ｃ７ｐからなるコンデンサアレイ
回路４ｐ、これらアレイコンデンサＣ０ｐ〜Ｃ７ｐの上
部電極の接続を切り替えるスイッチＳ０ｐ〜Ｓ７ｐ、コ
ンデンサＣFp、ＣINp スイッチＳ８ｐ、Ｓ１０ｐ〜Ｓ１
５ｐからなる処理回路１７ｐ（本発明でいう非反転入力
側変換結果処理回路に相当）が接続されている。

【００７３】同様に、反転信号入力端子２ｍとオペアン
プ１６の非反転入力端子および反転出力端子との間に
は、アレイコンデンサＣ０ｍ〜Ｃ７ｍからなるコンデン
サアレイ回路４ｍ、これらアレイコンデンサＣ０ｍ〜Ｃ
７ｍの上部電極の接続を切り替えるスイッチＳ０ｍ〜Ｓ
７ｍ、コンデンサＣFm、ＣINm 、スイッチＳ８ｍ、Ｓ１
０ｍ〜Ｓ１５ｍからなる処理回路１７ｍ（本発明でいう
反転入力側変換結果処理回路に相当）が接続されてい
る。

【００７４】これら処理回路１７ｐ、１７ｍ内の接続形
態は、図５に示す接続形態と同様である。また、処理回
路１７ｐ、１７ｍのレイアウトは対称構造とすることが
好ましい。なお、Ａ／Ｄ変換回路１５の反転出力端子に
は、その非反転出力端子から出力されるＡ／Ｄ変換コー
ドをｎ（１０進表記）として、（８−ｎ）のＡ／Ｄ変換
コードが出力されるようになっている。そして、Ａ／Ｄ
変換コードｎは加算器（図示せず）において前述した方
法により加算されるようになっている。また、差動入出
力型のオペアンプ１６の非反転出力端子および反転出力
端子には、それぞれゼロレベル電圧（例えば２．５Ｖ）
を中心として同じ電圧値だけ＋側および−側に変化する
電圧が出力されるようになっている。

【００７５】さて、上記構成を有する巡回型Ａ／Ｄ変換
器１４の動作タイミングは、図６に示した動作タイミン
グとほぼ同様となる。ただし、電荷再分布時において、
スイッチＳ０ｐ〜Ｓ７ｐはＡ／Ｄ変換回路１５の非反転
出力端子から出力されるＡ／Ｄ変換コードｎに基づいて
切り替えられ、スイッチＳ０ｍ〜Ｓ７ｍはＡ／Ｄ変換回
路１５の反転出力端子から出力されるＡ／Ｄ変換コード
（８−ｎ）に基づいて切り替えられる。例えば、Ａ／Ｄ
変換コードｎが１の場合、スイッチＳ０ｐ〜Ｓ７ｐのう
ち１つが基準電圧側、７つがグランド側に切り替えられ
るとともに、スイッチＳ０ｍ〜Ｓ７ｍのうち７つが基準
電圧側、１つがグランド側に切り替えられる。こうした
一連の動作において、処理回路１７ｐと１７ｍにおける
各スイッチの切り替えは同タイミングで行われるように
なっている。

【００７６】以上述べた差動型の巡回型Ａ／Ｄ変換器１
４によれば、第１および第２の実施形態と同様の効果を
得られる他、入力信号電圧Ｖinp とＶinm との差電圧を
Ａ／Ｄ変換するので、外部からのコモンモードノイズを
有効に除去することができ、ノイズによる誤変換を防止
することができる。

【００７７】また、処理回路１７ｐ、１７ｍのレイアウ
トは対称構造とされ、しかも同一タイミングで動作させ
るので、例えば各スイッチの切り替え時にフィードスル
ーによる不要電荷の注入があっても、差動動作によりそ
の電荷注入による誤差を相殺することができる。その結
果、Ａ／Ｄ変換の精度を一層高めることができる。

【００７８】（第５の実施形態）次に、第２の実施形態
で説明した巡回型Ａ／Ｄ変換器１１を、自動車のエンジ
ン制御ＥＣＵ（Electronic Control Unit ）に用いられ
るマイクロコンピュータに採用した第５の実施形態につ
いて図１０を参照しながら説明する。

【００７９】図１０には、上記マイクロコンピュータの
概略的な電気的構成がブロック図により示されている。
この図１０において、ワンチップに集積化されたマイク
ロコンピュータ１８は、巡回型Ａ／Ｄ変換器１１、ＣＰ
Ｕ１９、ＲＡＭ２０、ＲＯＭ２１、入力処理回路２２、
出力処理回路２３、これら各回路を相互に接続するバス
（アドレスバス、データバス、コントロールバス）２４
などから構成されている。

【００８０】このマイクロコンピュータ１８は、図示し
ない直流電源回路から例えば５Ｖの直流電圧の供給を受
けて動作し、燃料噴射制御、点火タイミング制御、ノッ
ク制御などのエンジン制御に加えトランスミッション制
御を実行するようになっている。

【００８１】ＣＰＵ１９とＲＯＭ２１との間には命令フ
ェッチ用の専用バスが設けられている。ＣＰＵ１９は、
この専用バスを介してＲＯＭ２１に格納されている命令
を順次読み出し、その命令に従ってエンジン制御やトラ
ンスミッション制御に関する演算処理、判断処理、入出
力処理などを実行するようになっている。ＲＡＭ２０
は、この実行中における一時データの記憶手段として用
いられる。

【００８２】入力処理回路２２は、アナログマルチプレ
クサと入力ポートとから構成されている。このうちアナ
ログマルチプレクサは、アナログ信号入力端子２５ａ、
２５ｂ、…を介して入力される複数のアナログ信号の中
からＣＰＵ１９により指令された１つのアナログ信号を
選択し、その選択されたアナログ信号を巡回型Ａ／Ｄ変
換器１１の信号入力端子に対し出力するようになってい
る。また、入力ポートは、ディジタル信号入力端子２６
ａ、２６ｂ、…を介して入力される複数のディジタル信
号を、ＣＰＵ１９の指令に従って取り込むようになって
いる。

【００８３】出力処理回路２３は出力ポートとして構成
されており、ＣＰＵ１９の指令に従って種々のディジタ
ル信号をディジタル信号出力端子２７ａ、２７ｂ、…を
介して外部に対し出力するようになっている。

【００８４】次に、エンジン制御およびトランスミッシ
ョン制御を行うマイクロコンピュータ１８において巡回
型Ａ／Ｄ変換器１１を採用する利点について説明する。
入力処理回路２２には、各種センサやスイッチなどから
エンジン制御やトランスミッション制御に不可欠なアナ
ログ信号、例えばバッテリ電圧、水温検出信号、スロッ
トル開度検出信号、空気流量検出信号、ノッキング状態
検出信号、ソレノイド電流などが入力される。各アナロ
グ信号についてＡ／Ｄ変換を実行する時間間隔（各アナ
ログ信号毎のＡ／Ｄ変換周期）は、アナログ信号の性質
や精度などを考慮して決定されている。例えば、バッテ
リ電圧や水温などは時間の経過とともに比較的緩やかに
変化するので、ｍｓｅｃオーダーのＡ／Ｄ変換周期で十
分となる。

【００８５】しかしながら、たとえ各アナログ信号毎の
Ａ／Ｄ変換周期が長くても、アナログ信号の入力数は数
十にも及ぶため、巡回型Ａ／Ｄ変換器１１に要求される
変換時間は１μｓｅｃ〜２０μｓｅｃ程度となる。ま
た、エンジン制御やトランスミッション制御では比較的
高精度な制御が要求されるため、分解能も１２ビット程
度が必要となる。

【００８６】さて、こうした変換時間および分解能を有
するＡ／Ｄ変換器を、従来の技術で説明した２ステップ
型の巡回型Ａ／Ｄ変換器（図１１参照）により構成する
場合、７ビットの分解能を有するＡ／Ｄ変換回路１と１
２８個のアレイコンデンサからなるコンデンサアレイ回
路４とが必要となる。しかも、７ビットの分解能を有す
るＡ／Ｄ変換回路１は、１２８個の抵抗と１２７個のコ
ンパレータとを備えて構成される（図２参照）。このた
め、Ａ／Ｄ変換器が占めるチップ面積が大きくなり、Ｉ
Ｃ化されたマイクロコンピュータ１８のコストが上昇し
てしまう。

【００８７】これに替えて、並列型（フラッシュ型）の
Ａ／Ｄ変換器により構成する場合には、４０９５個もの
コンパレータが必要となるためチップ面積が一層増大
し、逐次比較型のＡ／Ｄ変換器により構成する場合に
は、変換時間の短いもの（例えば数μｓｅｃ程度のも
の）を得ることが難しくなる。

【００８８】これに対し、本実施形態のように３ステッ
プの巡回動作を行う巡回型Ａ／Ｄ変換器１１を採用する
と、前記変換時間および分解能を達成することができ
る。しかも、巡回型Ａ／Ｄ変換器１１は、５ビットの分
解能を有するＡ／Ｄ変換回路１と３２個のアレイコンデ
ンサからなるコンデンサアレイ回路４（図５参照）とを
備えれば良く、その５ビットのＡ／Ｄ変換回路１も３２
個の抵抗と３１個のコンパレータとを備えれば良い（図
２参照）。つまり、３ステップの巡回型Ａ／Ｄ変換器１
１を採用することにより、コンデンサなどの素子数を低
減することができる。

【００８９】また、４ステップの巡回動作を行う巡回型
Ａ／Ｄ変換器１１を採用する場合には、４ビットの分解
能を有するＡ／Ｄ変換回路１と１６個のアレイコンデン
サからなるコンデンサアレイ回路４を備えれば良く、コ
ンデンサなどの素子数を一層低減することができる。

【００９０】このように、マイクロコンピュータ１８に
巡回型Ａ／Ｄ変換器１１を採用すると、上記変換時間お
よび分解能を確保しつつＡ／Ｄ変換器が占めるチップ面
積を大幅に低減でき、ＩＣのコストを下げることができ
る。しかも、巡回型Ａ／Ｄ変換器１１は、オペアンプ３
（図５参照）の出力電圧を保持するためのサンプル・ホ
ールド回路が不要なので、サンプル・ホールド回路が付
加された従来の巡回型Ａ／Ｄ変換器よりも高精度の変換
結果を得られる。

【００９１】なお、本実施形態では巡回型Ａ／Ｄ変換器
１１をエンジン制御およびトランスミッション制御を行
うマイクロコンピュータ１８に採用したが、これに限ら
ず巡回型Ａ／Ｄ変換器１１の分解能と巡回動作させるス
テップ数とを適宜選択することにより、種々の装置に対
して適用することができる。また、巡回型Ａ／Ｄ変換器
１１に替えて、巡回型Ａ／Ｄ変換器８、１２、１４を用
いても良い。

【００９２】（その他の実施形態）なお、本発明は、上
記各実施形態に限定されるものではなく、次のように変
形または拡張が可能である。Ａ／Ｄ変換回路１、１５は
３ビットに限定されず、ステップ数も４、５、６、…で
あっても良い。ステップ数は２であっても良いが、本発
明の特徴部分を有効に用いるためには特に３以上とする
ことが好ましい。また、Ａ／Ｄ変換回路１、１５は、並
列型に限らず逐次比較型など他の変換原理に基づく回路
構成であっても良い。

【００９３】第１の実施形態における巡回型Ａ／Ｄ変換
器８および第３の実施形態における巡回型Ａ／Ｄ変換器
１２についても、第４の実施形態における巡回型Ａ／Ｄ
変換器１４と同様にして差動動作可能な構成とすること
ができる。

【００９４】各実施形態では、オペアンプ３の出力電圧
をスイッチＳ８、Ｓ０〜Ｓ７（Ｓ０′〜Ｓ３′）とを介
して、アレイコンデンサＣ０〜Ｃ７（Ｃ０′〜Ｃ３′）
の上部電極に印加するように構成した。しかし、本発明
の趣旨は、スイッチＳ１０を設けてオペアンプ３とコン
デンサＣF とをホールド回路として動作させること、そ
してスイッチＳ１１を設けてこのホールドされた電圧で
電荷再分布を行う前処理としての電荷設定を行うことで
ある。従って、アレイコンデンサＣ０〜Ｃ７（Ｃ０′〜
Ｃ３′）に電荷設定する場合に限らず、例えばコモンラ
イン５に接続されるコンデンサを別に設け、そのコンデ
ンサに対して前記ホールドされた電圧による電荷設定を
行うような場合であっても同様にして適用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す巡回型Ａ／Ｄ変
換器の電気的構成図

【図２】３ビットＡ／Ｄ変換回路の電気的構成図

【図３】動作タイミングを示す図

【図４】Ａ／Ｄ変換コードの説明図

【図５】本発明の第２の実施形態を示す図１相当図

【図６】図３相当図

【図７】本発明の第３の実施形態を示す図１相当図

【図８】図３相当図

【図９】本発明の第４の実施形態を示す図１相当図

【図１０】本発明の第５の実施形態におけるマイクロコ
ンピュータの電気的構成を概略的に示すブロック図

【図１１】従来構成を示す図１相当図

【符号の説明】

１、１５はＡ／Ｄ変換回路、３、１６はオペアンプ（演
算増幅器）、４、４ｐ、４ｍ、１３はコンデンサアレイ
回路、５、５ｐ、５ｍはコモンライン、８、１１、１
２、１４は巡回型Ａ／Ｄ変換器、１７ｐは処理回路（非
反転入力側変換結果処理回路）、１７ｍは処理回路（反
転入力側変換結果処理回路）、ＣF 、ＣFp、ＣFnはコン
デンサ（積分コンデンサ）、ＣIN、ＣINp 、ＣINn はコ
ンデンサ（オフセット補償コンデンサ）、Ｃ０〜Ｃ７、
Ｃ０′〜Ｃ３′、Ｃ０ｐ〜Ｃ７ｐ、Ｃ０ｍ〜Ｃ７ｍはア
レイコンデンサ、Ｓ９はスイッチ（積分初期化回路、積
分初期化スイッチ回路）、Ｓ１０、Ｓ１０ｐ、Ｓ１０ｍ
はスイッチ（第１のスイッチ回路）、Ｓ１１、Ｓ１１
ｐ、Ｓ１１ｍはスイッチ（第２のスイッチ回路）、Ｓ１
２、Ｓ１２ｐ、Ｓ１２ｍはスイッチ（第１の積分初期化
スイッチ回路）、Ｓ１３、Ｓ１３ｐ、Ｓ１３ｍはスイッ
チ（第２の積分初期化スイッチ回路）、Ｓ１４、Ｓ１４
ｐ、Ｓ１４ｍはスイッチ（第３の積分初期化スイッチ回
路）、Ｓ１５、Ｓ１５ｐ、Ｓ１５ｍはスイッチ（オフセ
ット補償電圧充電回路、補償充電スイッチ回路）であ
る。

Claims

【特許請求の範囲】

【請求項１】Ａ／Ｄ変換回路と、複数のアレイコンデンサを備え当該各アレイコンデンサ
の共通側電極がコモンラインに接続されるとともに非共
通側電極が前記Ａ／Ｄ変換回路の変換結果に応じて第１
の基準電源線または第２の基準電源線に選択的に接続さ
れるコンデンサアレイ回路と、前記コモンラインを入力とする演算増幅器と、この演算増幅器の入出力端子間に接続される積分コンデ
ンサと、この積分コンデンサを初期化するための積分初期化回路
とを備え、前記演算増幅器の出力電圧が前記Ａ／Ｄ変換回路および
前記アレイコンデンサの非共通側電極に入力可能に構成
された巡回型Ａ／Ｄ変換器において、前記コモンラインと前記演算増幅器の入力端子との間に
第１のスイッチ回路を備え、前記コモンラインと前記第１の基準電源線との間に第２
のスイッチ回路を備え、３ステップ目以降のＡ／Ｄ変換動作において、前記第１
のスイッチ回路を開いた状態で前記第２のスイッチ回路
を閉じて前記アレイコンデンサに前記演算増幅器の出力
電圧による電荷設定を行い、その後前記積分初期化回路
により前記積分コンデンサを初期化するように構成され
ていることを特徴とする巡回型Ａ／Ｄ変換器。
【請求項２】前記積分初期化回路は前記積分コンデン
サに並列接続された積分初期化スイッチ回路から構成さ
れ、前記第１および第２のスイッチ回路を開いた状態で前記
積分初期化スイッチ回路を閉じることにより前記積分コ
ンデンサを初期化するように構成されていることを特徴
とする請求項１記載の巡回型Ａ／Ｄ変換器。
【請求項３】前記第１のスイッチ回路および前記積分
コンデンサの各一端子の共通接続点と前記演算増幅器の
入力端子との間にオフセット補償コンデンサを備えると
ともに、前記オフセット補償コンデンサにオフセット補
償電圧を充電するためのオフセット補償電圧充電回路を
備えたことを特徴とする請求項１記載の巡回型Ａ／Ｄ変
換器。
【請求項４】前記積分初期化回路は、前記積分コンデンサの他端子と前記演算増幅器の出力端
子との間に接続される第１の積分初期化スイッチ回路
と、前記積分コンデンサの他端子と前記第１の基準電源線と
の間に接続される第２の積分初期化スイッチ回路と、前記積分コンデンサの一端子と前記第１の基準電源線と
の間に接続される第３の積分初期化スイッチ回路とから
構成され、前記オフセット補償電圧充電回路は、前記演算増幅器の
入出力端子間に接続される補償充電スイッチ回路から構
成されていることを特徴とする請求項３記載の巡回型Ａ
／Ｄ変換器。
【請求項５】前記第１および第２のスイッチ回路を開
いた状態で、前記補償充電スイッチ回路と前記第２およ
び第３の積分初期化スイッチ回路とを閉じるとともに前
記第１の積分初期化スイッチ回路を開くことにより、前
記積分コンデンサの初期化および前記オフセット補償コ
ンデンサの充電を行うように構成されていることを特徴
とする請求項４記載の巡回型Ａ／Ｄ変換器。
【請求項６】前記積分初期化回路は、前記積分コンデンサの他端子と前記演算増幅器の出力端
子との間に接続される第１の積分初期化スイッチ回路
と、前記積分コンデンサの他端子と前記第１の基準電源線と
の間に接続される第２の積分初期化スイッチとから構成
され、前記オフセット補償電圧充電回路は、前記演算増幅器の
入出力端子間に接続される補償充電スイッチ回路から構
成され、前記アレイコンデンサの非共通側電極が開放可能に構成
されていることを特徴とする請求項３記載の巡回型Ａ／
Ｄ変換器。
【請求項７】前記アレイコンデンサの非共通側電極を
開放した状態で、前記第１および第２のスイッチ回路と
前記補償充電スイッチ回路と前記第２の積分初期化スイ
ッチ回路とを閉じるとともに前記第１の積分初期化スイ
ッチ回路を開くことにより、前記積分コンデンサの初期
化および前記オフセット補償コンデンサの充電を行うよ
うに構成されていることを特徴とする請求項６記載の巡
回型Ａ／Ｄ変換器。
【請求項８】前記演算増幅器は、当該演算増幅器の電
源電圧の範囲内の所定の電圧でバイアスされていること
を特徴とする請求項３ないし７の何れかに記載の巡回型
Ａ／Ｄ変換器。
【請求項９】前記Ａ／Ｄ変換回路は差動動作可能に構
成され、前記コンデンサアレイ回路、積分コンデンサ、および積
分初期化回路からなる非反転入力側変換結果処理回路が
前記演算増幅器の反転入力端子に接続されるとともに、
前記非反転入力側変換結果処理回路と同じ構成の反転入
力側変換結果処理回路が前記演算増幅器の非反転入力端
子接続され、前記非反転入力側変換結果処理回路と前記反転入力側変
換結果処理回路とが差動動作することを特徴とする請求
項１または２記載の巡回型Ａ／Ｄ変換器。
【請求項１０】前記Ａ／Ｄ変換回路は差動動作可能に
構成され、前記コンデンサアレイ回路、積分コンデンサ、積分初期
化回路、オフセット補償コンデンサ、およびオフセット
補償電圧充電回路からなる非反転入力側変換結果処理回
路が前記演算増幅器の反転入力端子に接続されるととも
に、前記非反転入力側変換結果処理回路と同じ構成の反
転入力側変換結果処理回路が前記演算増幅器の非反転入
力端子接続され、前記非反転入力側変換結果処理回路と前記反転入力側変
換結果処理回路とが差動動作することを特徴とする請求
項３ないし７の何れかに記載の巡回型Ａ／Ｄ変換器。
【請求項１１】前記アレイコンデンサの容量は全て等
しく設定されていることを特徴とする請求項１ないし１
０の何れかに記載の巡回型Ａ／Ｄ変換器。
【請求項１２】前記アレイコンデンサの容量は２のべ
き乗で重み付けされた値に設定されていることを特徴と
する請求項１ないし１０の何れかに記載の巡回型Ａ／Ｄ
変換器。
【請求項１３】前記Ａ／Ｄ変換回路はｍビットの分解
能を有し、前記積分コンデンサの容量は前記アレイコンデンサの容
量の総和の１／２^（ｍ ^−１）に設定されており、前記Ａ／Ｄ変換回路から出力されるｎステップのＡ／Ｄ
変換値を、１ビットずつオーバーラップさせながら順次
加算して最下位１ビットを切り捨てることにより、ｎ×
（ｍ−１）ビットの分解能を有するＡ／Ｄ変換値を出力
するように構成されていることを特徴とする請求項１な
いし１２の何れかに記載の巡回型Ａ／Ｄ変換器。
【請求項１４】前記Ａ／Ｄ変換回路は並列型であるこ
とを特徴とする請求項１ないし１３の何れかに記載の巡
回型Ａ／Ｄ変換器。