JP2006324847A - サンプルホールド回路、シリアル/パラレル変換回路および表示駆動装置 - Google Patents
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Abstract
【解決手段】オペアンプ19を構成するトランジスタ対の特性バラツキ等に起因するオフセット電圧をキャンセルするオフセットキャンセル機能を持つサンプルホールド回路10において、オフセット電圧保持用のキャパシタ17とサンプリングデータ保持用のキャパシタ18を設け、オフセットキャンセル動作とサンプルホールド動作を別々の動作として行うようにすることで、サンプリング動作と出力動作の動作速度が同じでなくて良いようにする。
【選択図】図1
Description
図1は、本発明の第1実施形態に係るサンプルホールド回路の回路構成を示す回路図である。
図1に示すように、本実施形態に係るサンプルホールド回路10は、例えば6個のスイッチ11〜16、2つのキャパシタ17,18およびオペアンプ19を有する構成となっている。
次に、上記構成のサンプルホールド回路10の回路動作について、図2のタイミングチャートを用いて説明する。ここでは、レベルシフト動作を行う場合、即ちVrfo=10[V]の場合を例に採って説明するものとする。
図3は、本発明の第2実施形態に係るサンプルホールド回路の回路構成を示す回路図である。
図3に示すように、本実施形態に係るサンプルホールド回路20は、例えば6個のスイッチ21〜26、3つのキャパシタ27,28,29およびオペアンプ30を有する構成となっている。
次に、上記構成のサンプルホールド回路20の回路動作について、図4のタイミングチャートを用いて説明する。ここでは、レベルシフト動作を行う場合、即ちVrfo=10[V]の場合を例に採って説明するものとする。この10[V]の基準電位Vrfoは、オペアンプ30の非反転入力端にも固定的に印加される。
図5は、シリアル/パラレル変換回路の構成の一例を示す回路図である。図5に示すように、本例に係るシリアル/パラレル変換回路40は、シリアル入力信号VinをN個のパラレル出力信号Vout#1〜Vout#Nに変換するために、一構成単位であるサンプルホールド回路41−1〜41−NがN個並列的に配置された構成となっている。
図7は、画素の電気光学素子として例えば液晶セルを用いてなるアクティブマトリクス型液晶表示装置の全体構成の概略を示すシステム構成図である。
Claims (6)
- 第1の入力端に第1の基準電位が与えられるオペアンプと、
前記オペアンプの第2の入力端に一端が接続された第1のキャパシタと、
前記第1のキャパシタの他端に一端が接続された第2のキャパシタと、
入力信号をサンプリングして前記第2のキャパシタの他端に与える第1のスイッチと、
前記第2のキャパシタの他端と前記オペアンプの出力端との間に接続された第2のスイッチと、
前記オペアンプの第2の入力端と出力端との間に接続された第3のスイッチと、
前記第3のスイッチに同期して前記第1,第2のキャパシタの共通接続ノードに第2の基準電位を与える第4のスイッチと
を有することを特徴とするサンプルホールド回路。 - 前記第1の基準電位は、前記第2の基準電位と同電位である
ことを特徴とする請求項1記載のサンプルホールド回路。 - 前記第3のスイッチに同期して前記オペアンプの第1の入力端に前記第2の基準電位を与える第5のスイッチと、
前記第2のスイッチに同期して前記オペアンプの第1の入力端に、シフトするレベルに対応した第3の基準電位を与える第6のスイッチとをさらに有する
ことを特徴とする請求項2記載のサンプルホールド回路。 - 前記第1のキャパシタの他端に一端が接続された第3のキャパシタと、
前記第2のスイッチに同期して前記第2のキャパシタの他端に前記第2の基準電位を与える第5のスイッチと、
前記第3のスイッチに同期して前記第3のキャパシタの他端に前記第1の基準電位を与える第5のスイッチとをさらに有し、
前記第1の基準電位は、シフトするレベルに対応した電位であり、
前記第2のスイッチは、前記第3のキャパシタの他端と前記オペアンプの出力端との間に接続されている
ことを特徴とする請求項1記載のサンプルホールド回路。 - サンプルホールド回路を一構成単位として複数配置してなり、シリアルの入力信号をパラレルの出力信号に変換するシリアル/パラレル変換回路であって、
前記サンプルホールド回路は、
第1の入力端に第1の基準電位が与えられるオペアンプと、
前記オペアンプの第2の入力端に一端が接続された第1のキャパシタと、
前記第1のキャパシタの他端に一端が接続された第2のキャパシタと、
入力信号をサンプリングして前記第2のキャパシタの他端に与える第1のスイッチと、
前記第2のキャパシタの他端と前記オペアンプの出力端との間に接続された第2のスイッチと、
前記オペアンプの第2の入力端と出力端との間に接続された第3のスイッチと、
前記第3のスイッチに同期して前記第1,第2のキャパシタの共通接続ノードに第2の基準電位を与える第4のスイッチとを有する
ことを特徴とするシリアル/パラレル変換回路。 - サンプルホールド回路を一構成単位として複数配置してなり、シリアルの入力信号をパラレルの出力信号に変換するシリアル/パラレル変換回路を備え、
電気光学素子を含む画素が行列状に2次元配置され、当該行列状配置の画素列ごとに信号線を配線してなる画素アレイ部の各信号線に対して、前記シリアル/パラレル変換回路から出力されるパラレル信号を供給する表示駆動装置であって、
前記サンプルホールド回路は、
第1の入力端に第1の基準電位が与えられるオペアンプと、
前記オペアンプの第2の入力端に一端が接続された第1のキャパシタと、
前記第1のキャパシタの他端に一端が接続された第2のキャパシタと、
入力信号をサンプリングして前記第2のキャパシタの他端に与える第1のスイッチと、
前記第2のキャパシタの他端と前記オペアンプの出力端との間に接続された第2のスイッチと、
前記オペアンプの第2の入力端と出力端との間に接続された第3のスイッチと、
前記第3のスイッチに同期して前記第1,第2のキャパシタの共通接続ノードに第2の基準電位を与える第4のスイッチとを有する
ことを特徴とする表示駆動装置。
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JP2005145067A JP2006324847A (ja) | 2005-05-18 | 2005-05-18 | サンプルホールド回路、シリアル/パラレル変換回路および表示駆動装置 |
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JP2005145067A JP2006324847A (ja) | 2005-05-18 | 2005-05-18 | サンプルホールド回路、シリアル/パラレル変換回路および表示駆動装置 |
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- 2005-05-18 JP JP2005145067A patent/JP2006324847A/ja active Pending
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