JP2002185292A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2002185292A JP2002185292A JP2000380719A JP2000380719A JP2002185292A JP 2002185292 A JP2002185292 A JP 2002185292A JP 2000380719 A JP2000380719 A JP 2000380719A JP 2000380719 A JP2000380719 A JP 2000380719A JP 2002185292 A JP2002185292 A JP 2002185292A
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Abstract
(57)【要約】
【課題】 オフセットの無い、高速なバッファ−アンプ
回路を提供すること。 【解決手段】 入力端子１０が、スイッチ１の片端に接
続され、もう片端は、オペアンプ１３の正転入力端子１
４に接続されるとともに、アナロググランド１２に接続
され、アナロググランド１２は、スイッチ３の片端に接
続され、スイッチ３のもう片端は、容量８の片端に接続
されると共に、スイッチ４の片端に接続され、容量８の
もう片端は、オペアンプ１３の反転入力端子１５に接続
されると共に、スイッチ５の片端に接続され、スイッチ
４のもう片端および、スイッチ５のもう片端は、オペア
ンプ１３の出力端子１６に接続され、オペアンプ１３の
出力端子１６から信号が出力されるようにした。
回路を提供すること。 【解決手段】 入力端子１０が、スイッチ１の片端に接
続され、もう片端は、オペアンプ１３の正転入力端子１
４に接続されるとともに、アナロググランド１２に接続
され、アナロググランド１２は、スイッチ３の片端に接
続され、スイッチ３のもう片端は、容量８の片端に接続
されると共に、スイッチ４の片端に接続され、容量８の
もう片端は、オペアンプ１３の反転入力端子１５に接続
されると共に、スイッチ５の片端に接続され、スイッチ
４のもう片端および、スイッチ５のもう片端は、オペア
ンプ１３の出力端子１６に接続され、オペアンプ１３の
出力端子１６から信号が出力されるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、入力アナログレベ
ルを、ほぼゲイン１で出力する、バッファーアンプ回路
を少なくとも１つ搭載した、半導体集積回路装置に関す
るものである。
ルを、ほぼゲイン１で出力する、バッファーアンプ回路
を少なくとも１つ搭載した、半導体集積回路装置に関す
るものである。
【０００２】
【従来の技術】ほぼゲイン１で比較的大きな容量や抵抗
を駆動する、バッファーアンプ回路は従来、図２に示す
ように、駆動能力が高いオペアンプを使って、反転入力
端子と出力端子を接続したボルテージフォロア回路とし
て、正転入力から入力アナログ信号を印加して構成して
いた。このボルテージフォロア回路では、オペアンプの
オフセット電圧が、出力にプラスされて現れる。
を駆動する、バッファーアンプ回路は従来、図２に示す
ように、駆動能力が高いオペアンプを使って、反転入力
端子と出力端子を接続したボルテージフォロア回路とし
て、正転入力から入力アナログ信号を印加して構成して
いた。このボルテージフォロア回路では、オペアンプの
オフセット電圧が、出力にプラスされて現れる。
【０００３】出力にオペアンプのオフセット電圧が出力
されないようにする回路は、スイッチトキャパシタ回路
技術を使った図３のサンプルアンドホ−ルド回路、およ
び図４の非反転増幅回路のような回路が知られている。
されないようにする回路は、スイッチトキャパシタ回路
技術を使った図３のサンプルアンドホ−ルド回路、およ
び図４の非反転増幅回路のような回路が知られている。
【０００４】
【発明が解決しようとする課題】図２に示したような、
オペアンプの反転入力端子と出力端子を接続した従来の
ボルテージフォロア回路では、オペアンプが持つDCオフ
セット電圧が、そのまま出力に現れることになるが、オ
ペアンプのDCオフセット電圧は、ＣＭＯＳプロセスを使
って、トリミングなどの調整手段を使わない場合、一般
的に±数mVから±十数mVの範囲でランダムに発生する。
同じオペアンプでもチップ毎に、また同一チップ内でも
オペアンプ毎に、前述した電圧範囲でランダムに、ボル
テージフォロア回路出力にDC電圧レベルでプラスされ
る。
オペアンプの反転入力端子と出力端子を接続した従来の
ボルテージフォロア回路では、オペアンプが持つDCオフ
セット電圧が、そのまま出力に現れることになるが、オ
ペアンプのDCオフセット電圧は、ＣＭＯＳプロセスを使
って、トリミングなどの調整手段を使わない場合、一般
的に±数mVから±十数mVの範囲でランダムに発生する。
同じオペアンプでもチップ毎に、また同一チップ内でも
オペアンプ毎に、前述した電圧範囲でランダムに、ボル
テージフォロア回路出力にDC電圧レベルでプラスされ
る。
【０００５】この従来のボルテージフォロア回路を使っ
た、バッファーアンプに出力されるＤＣオフセットは、
特に以下のようなシステムでは不都合である。すなわ
ち、従来のボルテージフォロア回路を使ったバッファー
アンプが、１つの信号ラインに複数接続され、複数のバ
ッファーアンプの内１つのバッファアンプだけ選択され
て、１つの信号ラインにアナログ信号が出力される場合
である。
た、バッファーアンプに出力されるＤＣオフセットは、
特に以下のようなシステムでは不都合である。すなわ
ち、従来のボルテージフォロア回路を使ったバッファー
アンプが、１つの信号ラインに複数接続され、複数のバ
ッファーアンプの内１つのバッファアンプだけ選択され
て、１つの信号ラインにアナログ信号が出力される場合
である。
【０００６】このような回路構成ではバッファーアンプ
毎に異なるオフセット電圧のため、たとえ複数のバッフ
ァーアンプへの入力信号レベルがすべて等しくても、出
力されたアナログ信号レベルは、選択されたバッファア
ンプ毎にオフセット電圧の分異なることになり、±数mV
から±十数mVの誤差が発生する。したがって高精度なシ
ステムには不向きであったり、また、高精度を得るため
に、たとえばキャリブレーション回路を付加しなければ
ならないため、コストアップの原因となったりしてい
た。
毎に異なるオフセット電圧のため、たとえ複数のバッフ
ァーアンプへの入力信号レベルがすべて等しくても、出
力されたアナログ信号レベルは、選択されたバッファア
ンプ毎にオフセット電圧の分異なることになり、±数mV
から±十数mVの誤差が発生する。したがって高精度なシ
ステムには不向きであったり、また、高精度を得るため
に、たとえばキャリブレーション回路を付加しなければ
ならないため、コストアップの原因となったりしてい
た。
【０００７】さらに、もっと大きな問題点は、ＣＭＯＳ
プロセスを使った従来のボルテージフォロア回路では、
回路の高速化が困難な点である。ＣＭＯＳプロセスを使
ったボルテージフォロア回路の高速化には、入力トラン
ジスタのゲート長をなるべく小さくする方法が、最も効
果がある。入力トランジスタのトランスコンダクタンス
を大きくでき、入力容量を小さくできるため、カットオ
フ周波数を大きくできるためである。どころがゲート長
を小さくすると、オフセット電圧が大きくなってしま
う。この理由は、ゲ−ト長が小さくなったことで、２つ
の差動入力端子が接続される、２つの入力トランジスタ
のVthやトランスコンダクタンスのバラツキが大きくな
るためである。このため、オフセット電圧が大きくなら
ないようにするには、ゲート長を数μm程度確保するこ
とが必要である。つまり入力トランジスタのゲート長
に、オフセット電圧を確保するための限界があるため、
オフセット電圧を維持しつつ高速化を計るのは困難、あ
るいは不可能であった。
プロセスを使った従来のボルテージフォロア回路では、
回路の高速化が困難な点である。ＣＭＯＳプロセスを使
ったボルテージフォロア回路の高速化には、入力トラン
ジスタのゲート長をなるべく小さくする方法が、最も効
果がある。入力トランジスタのトランスコンダクタンス
を大きくでき、入力容量を小さくできるため、カットオ
フ周波数を大きくできるためである。どころがゲート長
を小さくすると、オフセット電圧が大きくなってしま
う。この理由は、ゲ−ト長が小さくなったことで、２つ
の差動入力端子が接続される、２つの入力トランジスタ
のVthやトランスコンダクタンスのバラツキが大きくな
るためである。このため、オフセット電圧が大きくなら
ないようにするには、ゲート長を数μm程度確保するこ
とが必要である。つまり入力トランジスタのゲート長
に、オフセット電圧を確保するための限界があるため、
オフセット電圧を維持しつつ高速化を計るのは困難、あ
るいは不可能であった。
【０００８】オフセット電圧が出力に出ないようにする
回路として、図３および図４に示すような、スイッチト
キャパシタ回路技術を使った回路が知られているが、そ
れらはクロックを必要とし、またクロック毎に入力信号
をサンプリングして出力を出す回路であるため、連続し
た入力信号に追従して出力を出す用途には使えなかっ
た。
回路として、図３および図４に示すような、スイッチト
キャパシタ回路技術を使った回路が知られているが、そ
れらはクロックを必要とし、またクロック毎に入力信号
をサンプリングして出力を出す回路であるため、連続し
た入力信号に追従して出力を出す用途には使えなかっ
た。
【０００９】
【課題を解決するための手段】本発明によれば、回路が
非選択状態のとき、容量にオペアンプのオフセット電圧
を蓄え、回路が選択されて、出力端子に出力されはじめ
ると、回路全体として容量に蓄えられたオフセット電圧
を使って、出力からオフセット電圧が出力されないよう
にした。このため本発明ではクロックを必要とせず、連
続した信号入力に対しても、追従してオフセットが無い
出力が得られるようにした。
非選択状態のとき、容量にオペアンプのオフセット電圧
を蓄え、回路が選択されて、出力端子に出力されはじめ
ると、回路全体として容量に蓄えられたオフセット電圧
を使って、出力からオフセット電圧が出力されないよう
にした。このため本発明ではクロックを必要とせず、連
続した信号入力に対しても、追従してオフセットが無い
出力が得られるようにした。
【００１０】請求項１の発明によれば、入力アナログレ
ベルを、ほぼゲイン１で出力するバッファーアンプ回路
を少なくとも１つ搭載した、半導体集積回路装置におい
て、前記バッファーアンプ回路の、第１の入力端子は、
第１のスイッチトランジスタの片端に接続され、前記第
１のスイッチトランジスタのもう片端は、正転入力と反
転入力の２つの差動入力端子を持つオペアンプの正転入
力端子に接続されるとともに、前記オペアンプの出力レ
ベルの基準レベルとなる、アナロググランドに接続さ
れ、前記アナロググランドは、第３のスイッチトランジ
スタの片端に接続され、前記第３のスイッチトランジス
タのもう片端は、容量の片端に接続されると共に、第４
のスイッチトランジスタの片端に接続され、前記容量の
もう片端は、前記オペアンプの反転入力端子に接続され
ると共に、第５のスイッチトランジスタの片端に接続さ
れ、前記第４のスイッチトランジスタのもう片端およ
び、前記第５のスイッチトランジスタのもう片端は、共
に前記オペアンプの出力端子に接続され、前記オペアン
プの出力端子から信号が出力されるバッファーアンプ回
路が提案される。
ベルを、ほぼゲイン１で出力するバッファーアンプ回路
を少なくとも１つ搭載した、半導体集積回路装置におい
て、前記バッファーアンプ回路の、第１の入力端子は、
第１のスイッチトランジスタの片端に接続され、前記第
１のスイッチトランジスタのもう片端は、正転入力と反
転入力の２つの差動入力端子を持つオペアンプの正転入
力端子に接続されるとともに、前記オペアンプの出力レ
ベルの基準レベルとなる、アナロググランドに接続さ
れ、前記アナロググランドは、第３のスイッチトランジ
スタの片端に接続され、前記第３のスイッチトランジス
タのもう片端は、容量の片端に接続されると共に、第４
のスイッチトランジスタの片端に接続され、前記容量の
もう片端は、前記オペアンプの反転入力端子に接続され
ると共に、第５のスイッチトランジスタの片端に接続さ
れ、前記第４のスイッチトランジスタのもう片端およ
び、前記第５のスイッチトランジスタのもう片端は、共
に前記オペアンプの出力端子に接続され、前記オペアン
プの出力端子から信号が出力されるバッファーアンプ回
路が提案される。
【００１１】請求項３の発明は、請求項１のバッファー
アンプ回路における、第１から第５のスイッチトランジ
スタの制御方法が提案される。
アンプ回路における、第１から第５のスイッチトランジ
スタの制御方法が提案される。
【００１２】請求項第５項の発明によれば、入力アナロ
グレベルを、ほぼゲイン１で出力するバッファーアンプ
回路を少なくとも１つ搭載した、半導体集積回路装置に
おいて、前記バッファーアンプ回路の第１の入力端子
は、第１のスイッチトランジスタの片端に接続され、前
記第１のスイッチトランジスタのもう片端は、正転入力
と反転入力の２つの差動入力端子を持つオペアンプの正
転入力端子に接続されるとともに、第２のスイッチトラ
ンジスタの片端に接続され、前記第２のスイッチトラン
ジスタのもう片端は、第２の入力端子に接続され、前記
オペアンプの出力レベルの基準レベルとなる、アナログ
グランドは、第３のスイッチトランジスタの片端に接続
され、前記第３のスイッチトランジスタのもう片端は、
容量の片端に接続されると共に、第４のスイッチトラン
ジスタの片端に接続され、前記容量のもう片端は、前記
オペアンプの反転入力端子に接続されると共に、第５の
スイッチトランジスタの片端に接続され、前記第４のス
イッチトランジスタのもう片端および、前記第５のスイ
ッチトランジスタのもう片端は、共に前記オペアンプの
出力端子に接続され、前記オペアンプの出力端子から信
号が出力されるバッファーアンプ回路が提案される。
グレベルを、ほぼゲイン１で出力するバッファーアンプ
回路を少なくとも１つ搭載した、半導体集積回路装置に
おいて、前記バッファーアンプ回路の第１の入力端子
は、第１のスイッチトランジスタの片端に接続され、前
記第１のスイッチトランジスタのもう片端は、正転入力
と反転入力の２つの差動入力端子を持つオペアンプの正
転入力端子に接続されるとともに、第２のスイッチトラ
ンジスタの片端に接続され、前記第２のスイッチトラン
ジスタのもう片端は、第２の入力端子に接続され、前記
オペアンプの出力レベルの基準レベルとなる、アナログ
グランドは、第３のスイッチトランジスタの片端に接続
され、前記第３のスイッチトランジスタのもう片端は、
容量の片端に接続されると共に、第４のスイッチトラン
ジスタの片端に接続され、前記容量のもう片端は、前記
オペアンプの反転入力端子に接続されると共に、第５の
スイッチトランジスタの片端に接続され、前記第４のス
イッチトランジスタのもう片端および、前記第５のスイ
ッチトランジスタのもう片端は、共に前記オペアンプの
出力端子に接続され、前記オペアンプの出力端子から信
号が出力されるバッファーアンプ回路が提案される。
【００１３】請求項７の発明は、請求項５のバッファー
アンプ回路における、第１から第５のスイッチトランジ
スタの制御方法が提案される。
アンプ回路における、第１から第５のスイッチトランジ
スタの制御方法が提案される。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。
施の形態の一例につき詳細に説明する。
【００１５】図１（a）は、本発明によるバッファーア
ンプ回路の実施の形態の一例を示す回路図である。図１
（b）は、図１（a）の、スイッチ１，スイッチ２，スイ
ッチ３，スイッチ４，スイッチ５のＯＮ−ＯＦＦのタイ
ミングを示す、タイミングチャ−トである。
ンプ回路の実施の形態の一例を示す回路図である。図１
（b）は、図１（a）の、スイッチ１，スイッチ２，スイ
ッチ３，スイッチ４，スイッチ５のＯＮ−ＯＦＦのタイ
ミングを示す、タイミングチャ−トである。
【００１６】図１（a）において、バッファ−アンプ回
路が選択されていないとき、スイッチ５によってオペア
ンプ１３の反転入力端子１５と出力端子１６がショート
され、オペアンプ１３の正転入力端子１４が、スイッチ
２によってアナロググランドレベル１２に接続される。
このときオペアンプ１３の出力１６には、そのオフセッ
ト電圧が出力される。オペアンプ１３の出力１６には、
スイッチ５を通して、容量８の片端が接続されており、
もう片端はアナロググランド１２が接続されているた
め、容量には、オペアンプ１３のオフセット電圧が蓄え
られる。
路が選択されていないとき、スイッチ５によってオペア
ンプ１３の反転入力端子１５と出力端子１６がショート
され、オペアンプ１３の正転入力端子１４が、スイッチ
２によってアナロググランドレベル１２に接続される。
このときオペアンプ１３の出力１６には、そのオフセッ
ト電圧が出力される。オペアンプ１３の出力１６には、
スイッチ５を通して、容量８の片端が接続されており、
もう片端はアナロググランド１２が接続されているた
め、容量には、オペアンプ１３のオフセット電圧が蓄え
られる。
【００１７】バッファ−アンプ回路が選択されると、図
１（a）において、オペアンプ１３の正転入力端子１４
には、スイッチ１により、入力信号VINが印加される
が、スイッチ３によって、容量８のアナロググランド１
２に接続されていた端子が、スイッチ４によってオペア
ンプ１３の出力に接続されるため、オペアンプ１３の反
転入力端子は、容量の電荷保存則により、オペアンプ１
３の出力電圧に、オペアンプ１３のオフセット電圧だけ
加えた電位になる。すなわち、オペアンプ１３の反転入
力が、出力に追従しかつ常にオフセット電圧分高い電位
が加わることになるため、オペアンプ１３の出力は、入
力信号に追従し、かつオフセット電圧が引き算された出
力が得られる。
１（a）において、オペアンプ１３の正転入力端子１４
には、スイッチ１により、入力信号VINが印加される
が、スイッチ３によって、容量８のアナロググランド１
２に接続されていた端子が、スイッチ４によってオペア
ンプ１３の出力に接続されるため、オペアンプ１３の反
転入力端子は、容量の電荷保存則により、オペアンプ１
３の出力電圧に、オペアンプ１３のオフセット電圧だけ
加えた電位になる。すなわち、オペアンプ１３の反転入
力が、出力に追従しかつ常にオフセット電圧分高い電位
が加わることになるため、オペアンプ１３の出力は、入
力信号に追従し、かつオフセット電圧が引き算された出
力が得られる。
【００１８】図５（a）は、本発明によるバッファーア
ンプ回路の、第２の実施の形態の例を示す回路図であ
る。図５（b）は、図５（a）の、スイッチ１，スイッチ
２，スイッチ３，スイッチ４，スイッチ５，スイッチ６
のＯＮ−ＯＦＦのタイミングを示す、タイミングチャ−
トである。
ンプ回路の、第２の実施の形態の例を示す回路図であ
る。図５（b）は、図５（a）の、スイッチ１，スイッチ
２，スイッチ３，スイッチ４，スイッチ５，スイッチ６
のＯＮ−ＯＦＦのタイミングを示す、タイミングチャ−
トである。
【００１９】図５（a）の実施例は、複数のアナログ信
号源から、１つの信号ラインに時分割で出力が出される
様な場合により効果が大きい。すなわち、図５（a）の
出力端子１７を共通ラインとして、回路を複数並列に接
続する場合である。
号源から、１つの信号ラインに時分割で出力が出される
様な場合により効果が大きい。すなわち、図５（a）の
出力端子１７を共通ラインとして、回路を複数並列に接
続する場合である。
【００２０】図５（a）において、バッファ−アンプ回
路が選択されていないとき、バッファ−アンプ回路の出
力端子１７は、スイッチ６によってオペアンプの出力１
６から切り離されている。このため、容量８に蓄えられ
る電荷は、オペアンプ１３のオフセット電圧だけで決ま
り、出力端子１７の電位の影響を全く受けることが無
い。スイッチ１，スイッチ２，スイッチ３，スイッチ
４，スイッチ５は、図５（b）のタイミングチャ−トに
したがってＯＮ−ＯＦＦが制御されると、バッファ−ア
ンプ回路が選択されているとき、オペアンプ１３の反転
入力端子は、容量の電荷保存則により、オペアンプ１３
の出力電圧に、オペアンプ１３のオフセット電圧だけ加
えた電位になり、出力端子１７へは、スイッチ６を通し
て入力信号VINに追従し、かつオフセット電圧が引き算
された出力が得られる。
路が選択されていないとき、バッファ−アンプ回路の出
力端子１７は、スイッチ６によってオペアンプの出力１
６から切り離されている。このため、容量８に蓄えられ
る電荷は、オペアンプ１３のオフセット電圧だけで決ま
り、出力端子１７の電位の影響を全く受けることが無
い。スイッチ１，スイッチ２，スイッチ３，スイッチ
４，スイッチ５は、図５（b）のタイミングチャ−トに
したがってＯＮ−ＯＦＦが制御されると、バッファ−ア
ンプ回路が選択されているとき、オペアンプ１３の反転
入力端子は、容量の電荷保存則により、オペアンプ１３
の出力電圧に、オペアンプ１３のオフセット電圧だけ加
えた電位になり、出力端子１７へは、スイッチ６を通し
て入力信号VINに追従し、かつオフセット電圧が引き算
された出力が得られる。
【００２１】図６（a）は、本発明によるバッファーア
ンプ回路の、第３の実施の形態の例を示す回路図であ
る。図６（b）は、図６（a）の、スイッチ１，スイッチ
２，スイッチ３，スイッチ４，スイッチ５，のＯＮ−Ｏ
ＦＦのタイミングを示す、タイミングチャ−トである。
ンプ回路の、第３の実施の形態の例を示す回路図であ
る。図６（b）は、図６（a）の、スイッチ１，スイッチ
２，スイッチ３，スイッチ４，スイッチ５，のＯＮ−Ｏ
ＦＦのタイミングを示す、タイミングチャ−トである。
【００２２】図６（a）の実施例は、第１の入力VIN1と
第２の入力VIN２を持たせ、バッファ−アンプのオフセ
ット電圧をキャンセルすると同時に、２つの入力電位の
差を出力する。
第２の入力VIN２を持たせ、バッファ−アンプのオフセ
ット電圧をキャンセルすると同時に、２つの入力電位の
差を出力する。
【００２３】図６（a）において、バッファ−アンプ回
路が選択されていないとき、スイッチ２が閉じられ、オ
ペアンプ１３の正転入力端子１４には、入力信号VIN2が
印加される。オペアンプ１３は、スイッチ５によって反
転入力端子１５と出力端子１６がショートされるので、
オペアンプ１３の出力１６には、そのオフセット電圧に
VIN2をたし算したレベルが出力される。オペアンプ１３
の出力１６には、スイッチ５を通して、容量８の片端が
接続されており、もう片端はアナロググランド１２が接
続されているため、容量には、オペアンプ１３のVIN2と
オフセット電圧を足した電位が蓄えられる。
路が選択されていないとき、スイッチ２が閉じられ、オ
ペアンプ１３の正転入力端子１４には、入力信号VIN2が
印加される。オペアンプ１３は、スイッチ５によって反
転入力端子１５と出力端子１６がショートされるので、
オペアンプ１３の出力１６には、そのオフセット電圧に
VIN2をたし算したレベルが出力される。オペアンプ１３
の出力１６には、スイッチ５を通して、容量８の片端が
接続されており、もう片端はアナロググランド１２が接
続されているため、容量には、オペアンプ１３のVIN2と
オフセット電圧を足した電位が蓄えられる。
【００２４】バッファ−アンプ回路が選択されると、図
６（a）において、オペアンプ１３の正転入力端子１４
には、今度はスイッチ１により、入力信号VIN1が印加さ
れる。このときスイッチ３を通して容量８のアナロググ
ランド１２に接続されていた端子が、スイッチ４によっ
てオペアンプ１３の出力に接続されるため、オペアンプ
１３の反転入力端子は、容量の電荷保存則により、オペ
アンプ１３の出力電圧に、オペアンプ１３のオフセット
電圧とVIN2レベルだけ加えた電位になる。すなわち、オ
ペアンプ１３の反転入力が、出力に追従しかつ常にオフ
セット電圧＋VIN2だけ高い電位が加わることになるた
め、オペアンプ１３の出力は、入力信号VIN1に追従し、
オフセット電圧が引き算さ、かつV IN2だけ差し引かれ
た出力が得られる。
６（a）において、オペアンプ１３の正転入力端子１４
には、今度はスイッチ１により、入力信号VIN1が印加さ
れる。このときスイッチ３を通して容量８のアナロググ
ランド１２に接続されていた端子が、スイッチ４によっ
てオペアンプ１３の出力に接続されるため、オペアンプ
１３の反転入力端子は、容量の電荷保存則により、オペ
アンプ１３の出力電圧に、オペアンプ１３のオフセット
電圧とVIN2レベルだけ加えた電位になる。すなわち、オ
ペアンプ１３の反転入力が、出力に追従しかつ常にオフ
セット電圧＋VIN2だけ高い電位が加わることになるた
め、オペアンプ１３の出力は、入力信号VIN1に追従し、
オフセット電圧が引き算さ、かつV IN2だけ差し引かれ
た出力が得られる。
【００２５】図７（a）は、本発明によるバッファーア
ンプ回路の、第４の実施の形態の例を示す回路図であ
る。図７（b）は、図７（a）の、スイッチ１，スイッチ
２，スイッチ３，スイッチ４，スイッチ５，スイッチ６
のＯＮ−ＯＦＦのタイミングを示す、タイミングチャ−
トである。
ンプ回路の、第４の実施の形態の例を示す回路図であ
る。図７（b）は、図７（a）の、スイッチ１，スイッチ
２，スイッチ３，スイッチ４，スイッチ５，スイッチ６
のＯＮ−ＯＦＦのタイミングを示す、タイミングチャ−
トである。
【００２６】図７（a）の実施例は、複数のアナログ信
号源から、１つの信号ラインに時分割で出力が出される
様な場合により効果が大きい。すなわち、図７（a）の
出力端子１７を共通ラインとして、回路を複数並列に接
続する場合である。さらに、出力レベルは、２つの入力
レベルの差を出力することができる。
号源から、１つの信号ラインに時分割で出力が出される
様な場合により効果が大きい。すなわち、図７（a）の
出力端子１７を共通ラインとして、回路を複数並列に接
続する場合である。さらに、出力レベルは、２つの入力
レベルの差を出力することができる。
【００２７】図７（a）において、バッファ−アンプ回
路が選択されていないとき、バッファ−アンプ回路の出
力端子１７は、スイッチ６によってオペアンプの出力１
６から切り離されている。このため、容量８に蓄えられ
る電荷は、オペアンプ１３のオフセット電圧とVIN2のた
し算となり、出力端子１７の電位の影響を全く受けるこ
とが無い。スイッチ１，スイッチ２，スイッチ３，スイ
ッチ４，スイッチ５は、図７（b）のタイミングチャ−
トにしたがってＯＮ−ＯＦＦが制御されると、バッファ
−アンプ回路が選択されているとき、オペアンプ１３の
反転入力端子１５は、容量の電荷保存則により、オペア
ンプ１３の出力電圧に、オペアンプ１３のオフセット電
圧とVIN2レベルだけ加えた電位になり、出力端子１７へ
は、スイッチ６を通して入力信号VINに追従し、かつオ
フセット電圧とVIN2が引き算された出力が得られる。
路が選択されていないとき、バッファ−アンプ回路の出
力端子１７は、スイッチ６によってオペアンプの出力１
６から切り離されている。このため、容量８に蓄えられ
る電荷は、オペアンプ１３のオフセット電圧とVIN2のた
し算となり、出力端子１７の電位の影響を全く受けるこ
とが無い。スイッチ１，スイッチ２，スイッチ３，スイ
ッチ４，スイッチ５は、図７（b）のタイミングチャ−
トにしたがってＯＮ−ＯＦＦが制御されると、バッファ
−アンプ回路が選択されているとき、オペアンプ１３の
反転入力端子１５は、容量の電荷保存則により、オペア
ンプ１３の出力電圧に、オペアンプ１３のオフセット電
圧とVIN2レベルだけ加えた電位になり、出力端子１７へ
は、スイッチ６を通して入力信号VINに追従し、かつオ
フセット電圧とVIN2が引き算された出力が得られる。
【００２８】本発明を、光の強弱に応じて電気信号を出
力する、複数のフォトダイオード素子が集積され、それ
ぞれのフォトダイオ−ドの信号を時分割で１つの信号ラ
インに出力する、ＣＩＳイメ−ジセンサ−チップに応用
すると効果的である。ＣＩＳイメ−ジセンサ−では、複
数のチップを一列にすき間なく並べて、各チップのアナ
ログ出力端子を接続し、一定期間フォトダイオ−ドに光
を当てた後、アナログ出力端子から、１つ１つのフォト
ダイオ−ドの光信号を、時分割で読み出す必要がある。
本発明を、ＣＩＳイメ−ジセンサ−チップのアナログ出
力回路に使うことで、高速に全体の光信号を読み出すこ
とができる。
力する、複数のフォトダイオード素子が集積され、それ
ぞれのフォトダイオ−ドの信号を時分割で１つの信号ラ
インに出力する、ＣＩＳイメ−ジセンサ−チップに応用
すると効果的である。ＣＩＳイメ−ジセンサ−では、複
数のチップを一列にすき間なく並べて、各チップのアナ
ログ出力端子を接続し、一定期間フォトダイオ−ドに光
を当てた後、アナログ出力端子から、１つ１つのフォト
ダイオ−ドの光信号を、時分割で読み出す必要がある。
本発明を、ＣＩＳイメ−ジセンサ−チップのアナログ出
力回路に使うことで、高速に全体の光信号を読み出すこ
とができる。
【００２９】また本発明は、ＣＭＯＳプロセスを使った
半導体集積回路装置で実獅オた場合、効果が大きい。Ｃ
ＭＯＳプロセスでは、リ−ク電流のほとんど無い、理想
てきな容量とスイッチが簡単に実現できるためである。
半導体集積回路装置で実獅オた場合、効果が大きい。Ｃ
ＭＯＳプロセスでは、リ−ク電流のほとんど無い、理想
てきな容量とスイッチが簡単に実現できるためである。
【００３０】
【発明の効果】本発明によれば、上述の如く、オフセッ
ト電圧を出力することなく、連続したアナログ信号入力
に応答して、連続したアナログ出力を出力できる、高速
なバッファ−アンプ回路を実現することができる。
ト電圧を出力することなく、連続したアナログ信号入力
に応答して、連続したアナログ出力を出力できる、高速
なバッファ−アンプ回路を実現することができる。
【図１】(a)本発明によるバッファ−アンプ回路の実施
の形態の一例を示す回路図、（b）スイッチの制御方法
を示すタイミングチャ−ト。
の形態の一例を示す回路図、（b）スイッチの制御方法
を示すタイミングチャ−ト。
【図２】従来のバッファ−アンプ回路図
【図３】従来のスイッチトキャパシタ回路による、オフ
セット電圧を出力しない、サンプルアンドホ−ルド回
路。
セット電圧を出力しない、サンプルアンドホ−ルド回
路。
【図４】従来のスイッチトキャパシタ回路による、オフ
セット電圧を出力しない、非反転増幅回路。
セット電圧を出力しない、非反転増幅回路。
【図５】(a)本発明によるバッファ−アンプ回路の第２
の実施の形態の一例を示す回路図、(b)（a）のスイッチ
の制御方法を示すタイミングチャ−ト。
の実施の形態の一例を示す回路図、(b)（a）のスイッチ
の制御方法を示すタイミングチャ−ト。
【図６】(a)本発明によるバッファ−アンプ回路の第２
の実施の形態の一例を示す回路図、（a）のスイッチの
制御方法を示すタイミングチャ−ト。
の実施の形態の一例を示す回路図、（a）のスイッチの
制御方法を示すタイミングチャ−ト。
【図７】(a)本発明によるバッファ−アンプ回路の第２
の実施の形態の一例を示す回路図、（b）（a）のスイッ
チの制御方法を示すタイミングチャ−ト。
の実施の形態の一例を示す回路図、（b）（a）のスイッ
チの制御方法を示すタイミングチャ−ト。
１，２，３，４，５ スイッチ １０，１１ 入力端子 １２ アナロググランド １３ オペアンプ １４ オペアンプの正転入力端子 １５ オペアンプの反転入力端子 １６ オペアンプの出力端子 １７ 出力端子
Claims (10)
- 【請求項１】 入力アナログレベルを、ほぼゲイン１で
出力するバッファーアンプ回路を少なくとも１つ搭載し
た、半導体集積回路装置において、前記バッファーアン
プ回路は、以下のように構成されることを特徴とする、
半導体集積回路装置、すなわち、前記バッファーアンプ
回路の第１の入力端子は、第１のスイッチトランジスタ
の片端に接続され、前記第１のスイッチトランジスタの
もう片端は、正転入力と反転入力の２つの差動入力端子
を持つオペアンプの正転入力端子に接続されるととも
に、前記オペアンプの出力レベルの基準レベルとなる、
アナロググランドに接続され、前記アナロググランド
は、第３のスイッチトランジスタの片端に接続され、前
記第３のスイッチトランジスタのもう片端は、容量の片
端に接続されると共に、第４のスイッチトランジスタの
片端に接続され、前記容量のもう片端は、前記オペアン
プの反転入力端子に接続されると共に、第５のスイッチ
トランジスタの片端に接続され、前記第４のスイッチト
ランジスタのもう片端および、前記第５のスイッチトラ
ンジスタのもう片端は、共に前記オペアンプの出力端子
に接続され、前記オペアンプの出力端子から信号が出力
される。 - 【請求項２】 請求項第１項記載のバッファーアンプ回
路において、前記オペアンプの出力端子と出力端子の間
には、第６のスイッチトランジスタが接続されているこ
とを特徴とする、請求項第１項記載の半導体集積回路装
置。 - 【請求項３】 請求項第１項記載のバッファーアンプ回
路の、第１のスイッチトランジスタ、第２のスイッチト
ランジスタ、第３のスイッチトランジスタ、第４のスイ
ッチトランジスタ、および第５のスイッチトランジスタ
は、前記バッファーアンプ回路が選択状態か、非選択状
態かによって、以下のように制御されることを特徴とす
る、半導体集積回路装置、すなわち、前記バッファーア
ンプが非選択状態のとき、前記第２のスイッチトランジ
スタ、前記第３のスイッチトランジスタおよび前記第５
のスイッチトランジスタをオン、前記第１のスイッチト
ランジスタおよび前記第４のスイッチトランジスタをオ
フ、前記バッファーアンプが、非選択状態から選択状態
に遷移するとき、前記第２のスイッチトランジスタおよ
び前記第５のスイッチトランジスタを先にオンからオフ
に遷移させた後に、第３のスイッチトランジスタをオン
からオフに、第１のスイッチトランジスタおよび第４の
スイッチトランジスタをオフからオンに遷移させ、前記
バッファーアンプが選択状態のとき、前記第２のスイッ
チトランジスタ、前記第３のスイッチトランジスタおよ
び前記第５のスイッチトランジスタをオフ、前記第１の
スイッチトランジスタおよび前記第４のスイッチトラン
ジスタをオン。 - 【請求項４】 請求項第２項記載のバッファーアンプ回
路の、第１のスイッチトランジスタ、第２のスイッチト
ランジスタ、第３のスイッチトランジスタ、第４のスイ
ッチトランジスタ、第５のスイッチトランジスタ、およ
び第６のスイッチトランジスタは、前記バッファーアン
プ回路が選択状態か、非選択状態かによって、以下のよ
うに制御されることを特徴とする、半導体集積回路装
置、すなわち、前記バッファーアンプが非選択状態のと
き、前記第２のスイッチトランジスタ、前記第３のスイ
ッチトランジスタおよび前記第５のスイッチトランジス
タをオン、前記第１のスイッチトランジスタ、前記第４
のスイッチトランジスタおよび前記第６のスイッチトラ
ンジスタをオフ、前記バッファーアンプが、非選択状態
から選択状態に遷移するとき、前記第２のスイッチトラ
ンジスタおよび前記第５のスイッチトランジスタを先に
オンからオフに遷移させた後に、第３のスイッチトラン
ジスタをオンからオフに、第１のスイッチトランジス
タ、第４のスイッチトランジスタおよび第６のスイッチ
トランジスタをオフからオンに遷移させ、前記バッファ
ーアンプが選択状態のとき、前記第２のスイッチトラン
ジスタ、前記第３のスイッチトランジスタおよび前記第
５のスイッチトランジスタをオフ、前記第１のスイッチ
トランジスタ、前記第４のスイッチトランジスタおよび
前記第６のスイッチトランジスタをオン。 - 【請求項５】 入力アナログレベルを、ほぼゲイン１で
出力するバッファーアンプ回路を少なくとも１つ搭載し
た、半導体集積回路装置において、前記バッファーアン
プ回路は、以下のように構成されることを特徴とする、
半導体集積回路装置、すなわち、前記バッファーアンプ
回路の第１の入力端子は、第１のスイッチトランジスタ
の片端に接続され、前記第１のスイッチトランジスタの
もう片端は、正転入力と反転入力の２つの差動入力端子
を持つオペアンプの正転入力端子に接続されるととも
に、第２のスイッチトランジスタの片端に接続され、前
記第２のスイッチトランジスタのもう片端は、第２の入
力端子に接続され、前記オペアンプの出力レベルの基準
レベルとなる、アナロググランドは、第３のスイッチト
ランジスタの片端に接続され、前記第３のスイッチトラ
ンジスタのもう片端は、容量の片端に接続されると共
に、第４のスイッチトランジスタの片端に接続され、前
記容量のもう片端は、前記オペアンプの反転入力端子に
接続されると共に、第５のスイッチトランジスタの片端
に接続され、前記第４のスイッチトランジスタのもう片
端および、前記第５のスイッチトランジスタのもう片端
は、共に前記オペアンプの出力端子に接続され、前記オ
ペアンプの出力端子から信号が出力される。 - 【請求項６】 請求項第５項記載のバッファーアンプ回
路において、前記オペアンプの出力端子と出力端子の間
には、第６のスイッチトランジスタが接続されているこ
とを特徴とする、請求項第１項記載の半導体集積回路装
置。 - 【請求項７】 請求項第５項記載のバッファーアンプ回
路の、第１のスイッチトランジスタ、第２のスイッチト
ランジスタ、第３のスイッチトランジスタ、第４のスイ
ッチトランジスタ、および第５のスイッチトランジスタ
は、前記バッファーアンプ回路が選択状態か、非選択状
態かによって、以下のように制御されることを特徴とす
る、半導体集積回路装置、すなわち、前記バッファーア
ンプが非選択状態のとき、前記第２のスイッチトランジ
スタ、前記第３のスイッチトランジスタおよび前記第５
のスイッチトランジスタをオン、前記第１のスイッチト
ランジスタおよび前記第４のスイッチトランジスタをオ
フ、前記バッファーアンプが、非選択状態から選択状態
に遷移するとき、前記第２のスイッチトランジスタおよ
び前記第５のスイッチトランジスタを先にオンからオフ
に遷移させた後に、第３のスイッチトランジスタをオン
からオフに、第１のスイッチトランジスタおよび第４の
スイッチトランジスタをオフからオンに遷移させ、前記
バッファーアンプが選択状態のとき、前記第２のスイッ
チトランジスタ、前記第３のスイッチトランジスタおよ
び前記第５のスイッチトランジスタをオフ、前記第１の
スイッチトランジスタおよび前記第４のスイッチトラン
ジスタをオン。 - 【請求項８】 請求項第６項記載のバッファーアンプ回
路の、第１のスイッチトランジスタ、第２のスイッチト
ランジスタ、第３のスイッチトランジスタ、第４のスイ
ッチトランジスタ、第５のスイッチトランジスタ、およ
び第６のスイッチトランジスタは、前記バッファーアン
プ回路が選択状態か、非選択状態かによって、以下のよ
うに制御されることを特徴とする、半導体集積回路装
置、すなわち、前記バッファーアンプが非選択状態のと
き、前記第２のスイッチトランジスタ、前記第３のスイ
ッチトランジスタおよび前記第５のスイッチトランジス
タをオン、前記第１のスイッチトランジスタ、前記第４
のスイッチトランジスタおよび前記第６のスイッチトラ
ンジスタをオフ、前記バッファーアンプが、非選択状態
から選択状態に遷移するとき、前記第２のスイッチトラ
ンジスタおよび前記第５のスイッチトランジスタを先に
オンからオフに遷移させた後に、第３のスイッチトラン
ジスタをオンからオフに、第１のスイッチトランジス
タ、第４のスイッチトランジスタおよび第６のスイッチ
トランジスタをオフからオンに遷移させ、前記バッファ
ーアンプが選択状態のとき、前記第２のスイッチトラン
ジスタ、前記第３のスイッチトランジスタおよび前記第
５のスイッチトランジスタをオフ、前記第１のスイッチ
トランジスタ、前記第４のスイッチトランジスタおよび
前記第６のスイッチトランジスタをオン。 - 【請求項９】 請求項第１項から第８項記載の半導体集
積回路装置は、前記バッファーアンプが搭載されたのと
同じチップの上に、光の強弱に応じて電気信号を出力す
る、複数のフォトダイオード素子が集積されていること
を特徴とする、半導体集積回路装置。 - 【請求項１０】 請求項第１項から第９項の半導体集積
回路装置は、ＣＭＯＳプロセスで製造されていることを
特徴とする、半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380719A JP2002185292A (ja) | 2000-12-14 | 2000-12-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380719A JP2002185292A (ja) | 2000-12-14 | 2000-12-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185292A true JP2002185292A (ja) | 2002-06-28 |
Family
ID=18848849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000380719A Withdrawn JP2002185292A (ja) | 2000-12-14 | 2000-12-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002185292A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324847A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | サンプルホールド回路、シリアル／パラレル変換回路および表示駆動装置 |
| KR100699583B1 (ko) | 2005-06-01 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
| WO2008056464A1 (fr) * | 2006-11-07 | 2008-05-15 | Sharp Kabushiki Kaisha | Appareil d'affichage à cristaux liquides et circuit tampon comportant une fonction de commutation de tensions |
| JP2010134110A (ja) * | 2008-12-03 | 2010-06-17 | Seiko Epson Corp | 基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器 |
| JP2010134107A (ja) * | 2008-12-03 | 2010-06-17 | Seiko Epson Corp | 集積回路装置、電気光学装置、及び電子機器 |
| JP2012044347A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2012085133A (ja) * | 2010-10-13 | 2012-04-26 | Asahi Kasei Electronics Co Ltd | スイッチトキャパシタ回路、サンプル・ホールド回路、および、ａ／ｄ変換装置 |
-
2000
- 2000-12-14 JP JP2000380719A patent/JP2002185292A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006324847A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | サンプルホールド回路、シリアル／パラレル変換回路および表示駆動装置 |
| KR100699583B1 (ko) | 2005-06-01 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
| WO2008056464A1 (fr) * | 2006-11-07 | 2008-05-15 | Sharp Kabushiki Kaisha | Appareil d'affichage à cristaux liquides et circuit tampon comportant une fonction de commutation de tensions |
| JP2010134110A (ja) * | 2008-12-03 | 2010-06-17 | Seiko Epson Corp | 基準電圧生成回路、集積回路装置、電気光学装置、及び電子機器 |
| JP2010134107A (ja) * | 2008-12-03 | 2010-06-17 | Seiko Epson Corp | 集積回路装置、電気光学装置、及び電子機器 |
| JP2012044347A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2012085133A (ja) * | 2010-10-13 | 2012-04-26 | Asahi Kasei Electronics Co Ltd | スイッチトキャパシタ回路、サンプル・ホールド回路、および、ａ／ｄ変換装置 |
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|
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