JPH10136266A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH10136266A JPH10136266A JP8304152A JP30415296A JPH10136266A JP H10136266 A JPH10136266 A JP H10136266A JP 8304152 A JP8304152 A JP 8304152A JP 30415296 A JP30415296 A JP 30415296A JP H10136266 A JPH10136266 A JP H10136266A
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- solid
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Abstract
(57)【要約】
【課題】 信号電荷を増幅する増幅器の雑音特性とは独
立して帯域を決められ、且つ出力信号レベルの影響を受
けずに帯域が一定となる帯域制限手段を備えた固体撮像
装置を提供する。 【解決手段】 複数のフォトダイオード１と、該フォト
ダイオードの信号電荷を並列に読み出してぞれぞれ増幅
する複数のライン増幅器４と、該増幅器の出力を順次出
力するためのシフトレジスタ30とを有する固体撮像装置
において、入出力間に帰還容量７とスイッチングＭＯＳ
トランジスタ８を設けた反転増幅器９と、一端がライン
増幅器の出力に接続され他端が抵抗手段６を介して反転
増幅器９の入力に接続された容量５とからなる反転増幅
回路を、前記ライン増幅器４の出力端子とシフトレジス
タ30との間に接続する。
立して帯域を決められ、且つ出力信号レベルの影響を受
けずに帯域が一定となる帯域制限手段を備えた固体撮像
装置を提供する。 【解決手段】 複数のフォトダイオード１と、該フォト
ダイオードの信号電荷を並列に読み出してぞれぞれ増幅
する複数のライン増幅器４と、該増幅器の出力を順次出
力するためのシフトレジスタ30とを有する固体撮像装置
において、入出力間に帰還容量７とスイッチングＭＯＳ
トランジスタ８を設けた反転増幅器９と、一端がライン
増幅器の出力に接続され他端が抵抗手段６を介して反転
増幅器９の入力に接続された容量５とからなる反転増幅
回路を、前記ライン増幅器４の出力端子とシフトレジス
タ30との間に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、固体撮像装置に
関し、特に光電変換素子において光電変換された信号電
荷を増幅器を介して出力する固体撮像装置において、該
増幅器で発生する雑音を抑制する手段に関するものであ
る。
関し、特に光電変換素子において光電変換された信号電
荷を増幅器を介して出力する固体撮像装置において、該
増幅器で発生する雑音を抑制する手段に関するものであ
る。
【０００２】
【従来の技術】一般に、固体撮像装置は、ＭＯＳ型及び
ＣＣＤ型に大別されるが、そのＳ／Ｎ改善の目的で、Ｍ
ＯＳ型，ＣＣＤ型の両者において、複数の光電変換され
た信号を複数の増幅器を介して出力する方式が提案され
ている。
ＣＣＤ型に大別されるが、そのＳ／Ｎ改善の目的で、Ｍ
ＯＳ型，ＣＣＤ型の両者において、複数の光電変換され
た信号を複数の増幅器を介して出力する方式が提案され
ている。
【０００３】図５は、テレビジョン学会技術報告“ライ
ン増幅ＭＯＳ型固体撮像素子”（ＩＴＥＪ Technical R
eport Vol.14, No.16, P.P.25〜30, ＣＥ90−12）で報
告されている、ＭＯＳ型イメージセンサの各垂直信号線
上に増幅器を設けた形式の固体撮像素子を示す回路構成
図であり、画素はフォトダイオード101 と行選択用のＭ
ＯＳスイッチ102 から構成され、ＭＯＳスイッチ102 の
一端はフォトダイオード101 に接続され、他端は垂直信
号線103 ごとに共通に接続され、各垂直信号線103 ごと
に設けられた増幅器104 の入力に接続されている。この
各増幅器104 の出力は、図６に示すような信号読み出し
用の回路系を通り、増幅器104 の帰還容量ＣC に信号電
荷があるときと、ないときの出力の差分をとるような構
成となっている。このように、各行ごと又は画素ごとに
増幅器を設ける構成は、１つの増幅器で全ての画素を読
み出す構成のものよりも、増幅器の周波数帯域を下げら
れるため、増幅器自体から発生するランダム雑音を下げ
られ、低雑音化が可能となるという特徴を有する。
ン増幅ＭＯＳ型固体撮像素子”（ＩＴＥＪ Technical R
eport Vol.14, No.16, P.P.25〜30, ＣＥ90−12）で報
告されている、ＭＯＳ型イメージセンサの各垂直信号線
上に増幅器を設けた形式の固体撮像素子を示す回路構成
図であり、画素はフォトダイオード101 と行選択用のＭ
ＯＳスイッチ102 から構成され、ＭＯＳスイッチ102 の
一端はフォトダイオード101 に接続され、他端は垂直信
号線103 ごとに共通に接続され、各垂直信号線103 ごと
に設けられた増幅器104 の入力に接続されている。この
各増幅器104 の出力は、図６に示すような信号読み出し
用の回路系を通り、増幅器104 の帰還容量ＣC に信号電
荷があるときと、ないときの出力の差分をとるような構
成となっている。このように、各行ごと又は画素ごとに
増幅器を設ける構成は、１つの増幅器で全ての画素を読
み出す構成のものよりも、増幅器の周波数帯域を下げら
れるため、増幅器自体から発生するランダム雑音を下げ
られ、低雑音化が可能となるという特徴を有する。
【０００４】なお、図６の構成においては、増幅器104
の後段のソースフォロア105 の出力に接続されているス
イッチＳ３及びＳ４のオン抵抗と、信号蓄積容量ＣM1，
ＣM2のＲＣ回路により、帯域が制限されるようになって
いる。
の後段のソースフォロア105 の出力に接続されているス
イッチＳ３及びＳ４のオン抵抗と、信号蓄積容量ＣM1，
ＣM2のＲＣ回路により、帯域が制限されるようになって
いる。
【０００５】また、上記従来例とは別に、ＣＣＤ型固体
撮像装置についても、各垂直ＣＣＤシフトレジスタごと
に電荷検出器を設けると共に、帯域制限手段も同時に設
け、電荷検出器から発生する雑音を抑制するようにした
構成のものが、特開平６−９７４１４号公報に開示され
ている。図７は該公報に開示されている固体撮像装置の
全体構成を示す図である。図７において、206 はフォト
ダイオード、201 は垂直ＣＣＤレジスタであり、フォト
ダイオード206 で発生した信号電荷は垂直ＣＣＤレジス
タ201 で順次転送されるようになっている。各垂直ＣＣ
Ｄレジスタ201には電荷検出器202 ，帯域制限手段203
，ＣＤＳ手段（相関２重サンプリング手段）204 ，水
平選択手段205 が接続され、水平シフトレジスタ209 の
走査により出力信号線208 から各画素に対応する信号出
力が読み出されるようになっている。
撮像装置についても、各垂直ＣＣＤシフトレジスタごと
に電荷検出器を設けると共に、帯域制限手段も同時に設
け、電荷検出器から発生する雑音を抑制するようにした
構成のものが、特開平６−９７４１４号公報に開示され
ている。図７は該公報に開示されている固体撮像装置の
全体構成を示す図である。図７において、206 はフォト
ダイオード、201 は垂直ＣＣＤレジスタであり、フォト
ダイオード206 で発生した信号電荷は垂直ＣＣＤレジス
タ201 で順次転送されるようになっている。各垂直ＣＣ
Ｄレジスタ201には電荷検出器202 ，帯域制限手段203
，ＣＤＳ手段（相関２重サンプリング手段）204 ，水
平選択手段205 が接続され、水平シフトレジスタ209 の
走査により出力信号線208 から各画素に対応する信号出
力が読み出されるようになっている。
【０００６】図７に示されている従来例において、各垂
直信号線ごとに配設される電荷検出器202 ，帯域制限手
段203 ，ＣＤＳ手段204 ，水平選択手段205 は、具体的
には図８及び図９に示すように構成されているが、ここ
ではその全体についての詳細な説明は省略し、帯域制限
の手法についてのみ説明する。図８に示す構成例は、電
荷検出器202 の後段に帯域制限手段203 として容量Ｃ
out を設けたものである。これにより、電荷検出器202
の出力インピーダンスと、この容量Ｃout により帯域が
制限されるようになっている。一方、図９に示した構成
例においては、電荷検出器202 の後段に増幅器211 を設
けた後に、帯域制限手段203 となる容量Ｃout を接続し
た形式を用い、この増幅器211 と容量Ｃout により、帯
域が決定されるようになっている。
直信号線ごとに配設される電荷検出器202 ，帯域制限手
段203 ，ＣＤＳ手段204 ，水平選択手段205 は、具体的
には図８及び図９に示すように構成されているが、ここ
ではその全体についての詳細な説明は省略し、帯域制限
の手法についてのみ説明する。図８に示す構成例は、電
荷検出器202 の後段に帯域制限手段203 として容量Ｃ
out を設けたものである。これにより、電荷検出器202
の出力インピーダンスと、この容量Ｃout により帯域が
制限されるようになっている。一方、図９に示した構成
例においては、電荷検出器202 の後段に増幅器211 を設
けた後に、帯域制限手段203 となる容量Ｃout を接続し
た形式を用い、この増幅器211 と容量Ｃout により、帯
域が決定されるようになっている。
【０００７】
【発明が解決しようとする課題】上記のように、ＭＯＳ
型及びＣＣＤ型固体撮像装置において、垂直信号線ごと
に増幅器を設けた構成のものが提案されているが、それ
らの帯域制限手段には、次に述べるような問題点があ
る。
型及びＣＣＤ型固体撮像装置において、垂直信号線ごと
に増幅器を設けた構成のものが提案されているが、それ
らの帯域制限手段には、次に述べるような問題点があ
る。
【０００８】まず、図６に示したライン増幅ＭＯＳ型固
体撮像素子における帯域制限手段においては、帯域制限
手段としても用いられるスイッチング素子Ｓ３，Ｓ４に
は通常ＭＯＳトランジスタが用いられるが、ＭＯＳトラ
ンジスタのオン抵抗を大きくするためには、ＭＯＳトラ
ンジスタのゲート長を長くする必要がある。しかしなが
ら、ＭＯＳトランジスタのゲート長を長くすると、スイ
ッチング手段として用いたときに発生するフィードスル
ー電荷が大きくなり、各垂直信号線ごとに設けられた、
このスイッチングＭＯＳトランジスタのばらつきが大き
な固定パターン雑音を引き起こす。したがって、この固
定パターン雑音を小さくすることを考慮すると、このＭ
ＯＳトランジスタによるオン抵抗は大きく引き上げるこ
とは困難となり、帯域制限する周波数を低く設定するに
は容量を大きくしなければならず、チップ面積増大とな
る。また、この問題の他に、スイッチングＭＯＳトラン
ジスタのオン抵抗は、バイアス依存性があるため、ＭＯ
Ｓトランジスタの入力電位すなわち信号出力によりオン
抵抗が変化し、帯域も変わるという問題も存在する。
体撮像素子における帯域制限手段においては、帯域制限
手段としても用いられるスイッチング素子Ｓ３，Ｓ４に
は通常ＭＯＳトランジスタが用いられるが、ＭＯＳトラ
ンジスタのオン抵抗を大きくするためには、ＭＯＳトラ
ンジスタのゲート長を長くする必要がある。しかしなが
ら、ＭＯＳトランジスタのゲート長を長くすると、スイ
ッチング手段として用いたときに発生するフィードスル
ー電荷が大きくなり、各垂直信号線ごとに設けられた、
このスイッチングＭＯＳトランジスタのばらつきが大き
な固定パターン雑音を引き起こす。したがって、この固
定パターン雑音を小さくすることを考慮すると、このＭ
ＯＳトランジスタによるオン抵抗は大きく引き上げるこ
とは困難となり、帯域制限する周波数を低く設定するに
は容量を大きくしなければならず、チップ面積増大とな
る。また、この問題の他に、スイッチングＭＯＳトラン
ジスタのオン抵抗は、バイアス依存性があるため、ＭＯ
Ｓトランジスタの入力電位すなわち信号出力によりオン
抵抗が変化し、帯域も変わるという問題も存在する。
【０００９】一方、図８に示したＣＣＤ型固体撮像装置
における電荷検出器202 の出力インピーダンスと容量Ｃ
out により帯域制限を行う方法においては、次のような
問題を有している。すなわち、帯域制限を行うには出力
インピーダンスを大きくしなければならず、出力インピ
ーダンスを大きくするには、電荷検出器202 のソースフ
ォロアとして動作する増幅ＭＯＳトランジスタの相互コ
ンダクタンスｇｍを下げなければならない。しかしなが
らｇｍを下げると、このソースフォロアで発生する雑音
スペクトル（単位周波数あたりの雑音量）が大きくなっ
てしまうため、帯域を下げても雑音は大きく下がらな
い。したがって、帯域制限により雑音を抑制するために
は、増幅器の雑音スペクトルとは無関係に帯域が決定さ
れる方法を用いる必要がある。
における電荷検出器202 の出力インピーダンスと容量Ｃ
out により帯域制限を行う方法においては、次のような
問題を有している。すなわち、帯域制限を行うには出力
インピーダンスを大きくしなければならず、出力インピ
ーダンスを大きくするには、電荷検出器202 のソースフ
ォロアとして動作する増幅ＭＯＳトランジスタの相互コ
ンダクタンスｇｍを下げなければならない。しかしなが
らｇｍを下げると、このソースフォロアで発生する雑音
スペクトル（単位周波数あたりの雑音量）が大きくなっ
てしまうため、帯域を下げても雑音は大きく下がらな
い。したがって、帯域制限により雑音を抑制するために
は、増幅器の雑音スペクトルとは無関係に帯域が決定さ
れる方法を用いる必要がある。
【００１０】また、図９に示す帯域制限方法において
は、電荷検出器202 の後段に、もう一段増幅器211 を設
けて、この増幅器211 と容量Ｃout で帯域制限を行って
いるので、上記のような問題は発生しない。しかしなが
ら、帯域を低くする場合、前記増幅器211 に接続されて
いる抵抗が大きくなり、ＩＣレイアウトの面積も大きく
なるという問題がある。例えば、１水平帰還63.5μsec
において、リセット時の信号と蓄積された電荷を検出す
る時の信号の２回信号を出力することを考えて、帯域を
33ｋＨz とすると、容量Ｃ＝２ｐＦ，抵抗Ｒ＝ 2.4ＭΩ
としなければならない。しかしながら、垂直信号線ごと
に、これだけ大きな抵抗を設けることは、回路レイアウ
ト面積が非常に大きくなり、現実的でない。
は、電荷検出器202 の後段に、もう一段増幅器211 を設
けて、この増幅器211 と容量Ｃout で帯域制限を行って
いるので、上記のような問題は発生しない。しかしなが
ら、帯域を低くする場合、前記増幅器211 に接続されて
いる抵抗が大きくなり、ＩＣレイアウトの面積も大きく
なるという問題がある。例えば、１水平帰還63.5μsec
において、リセット時の信号と蓄積された電荷を検出す
る時の信号の２回信号を出力することを考えて、帯域を
33ｋＨz とすると、容量Ｃ＝２ｐＦ，抵抗Ｒ＝ 2.4ＭΩ
としなければならない。しかしながら、垂直信号線ごと
に、これだけ大きな抵抗を設けることは、回路レイアウ
ト面積が非常に大きくなり、現実的でない。
【００１１】本発明は、従来の光電変換された信号電荷
を増幅器を介して出力するようにした固体撮像装置にお
ける上記問題点を解消するためになされたもので、信号
電荷を増幅する増幅器の雑音特性とは独立して帯域を決
められ、且つ出力信号レベルの影響を受けずに帯域が一
定となる帯域制限手段を備えた固体撮像装置を提供する
ことを第１の目的とする。また帯域を下げるときにも比
較的小さな面積にレイアウト可能な帯域制限手段を提供
することを第２の目的とする。
を増幅器を介して出力するようにした固体撮像装置にお
ける上記問題点を解消するためになされたもので、信号
電荷を増幅する増幅器の雑音特性とは独立して帯域を決
められ、且つ出力信号レベルの影響を受けずに帯域が一
定となる帯域制限手段を備えた固体撮像装置を提供する
ことを第１の目的とする。また帯域を下げるときにも比
較的小さな面積にレイアウト可能な帯域制限手段を提供
することを第２の目的とする。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、複数の光電変換素子と、該光電変換素子
において光電変換された複数の信号電荷を並列に読み出
してそれぞれ増幅する複数の第１の増幅器と、該第１の
増幅器の出力を順次出力するための走査手段とを同一基
板上に有する固体撮像装置において、前記複数の第１の
増幅器の出力端子と前記走査手段との間に接続され且つ
前記基板上に形成された、入力と出力間に帰還容量とな
る第１の容量が設けられた第２の増幅器と、前記第１の
増幅器の出力と第２の増幅器の入力の間に抵抗手段を介
して接続された第２の容量とから構成される反転増幅回
路を備えるものである。
め、本発明は、複数の光電変換素子と、該光電変換素子
において光電変換された複数の信号電荷を並列に読み出
してそれぞれ増幅する複数の第１の増幅器と、該第１の
増幅器の出力を順次出力するための走査手段とを同一基
板上に有する固体撮像装置において、前記複数の第１の
増幅器の出力端子と前記走査手段との間に接続され且つ
前記基板上に形成された、入力と出力間に帰還容量とな
る第１の容量が設けられた第２の増幅器と、前記第１の
増幅器の出力と第２の増幅器の入力の間に抵抗手段を介
して接続された第２の容量とから構成される反転増幅回
路を備えるものである。
【００１３】このように構成することにより、帯域は反
転増幅器を構成する第１及び第２の容量と抵抗手段で決
定されるため、前記複数の第１の増幅器、すなわち信号
を検出する増幅器の特性とは独立して、帯域を決められ
る。また、帰還容量となる第１の容量が設けられた反転
増幅器の入力は、電位が一定に保たれるため、抵抗手段
の抵抗値は抵抗手段にバイアス依存性があったとして
も、第１の増幅器の出力信号電圧とは無関係に一定値を
示し、したがって信号レベルに依存せず帯域は一定とな
る。
転増幅器を構成する第１及び第２の容量と抵抗手段で決
定されるため、前記複数の第１の増幅器、すなわち信号
を検出する増幅器の特性とは独立して、帯域を決められ
る。また、帰還容量となる第１の容量が設けられた反転
増幅器の入力は、電位が一定に保たれるため、抵抗手段
の抵抗値は抵抗手段にバイアス依存性があったとして
も、第１の増幅器の出力信号電圧とは無関係に一定値を
示し、したがって信号レベルに依存せず帯域は一定とな
る。
【００１４】更に、上記抵抗手段として、ＭＯＳトラン
ジスタのような、制御電極を有し該制御電極の電圧によ
り抵抗値が可変となる３端子素子を用い、その制御電極
電圧をオン抵抗が高くなるように設定することにより、
比較的小さなレイアウト面積で、低い周波数の帯域制限
が可能となる。
ジスタのような、制御電極を有し該制御電極の電圧によ
り抵抗値が可変となる３端子素子を用い、その制御電極
電圧をオン抵抗が高くなるように設定することにより、
比較的小さなレイアウト面積で、低い周波数の帯域制限
が可能となる。
【００１５】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明をライン増幅ＭＯＳ型固体撮像装置
に適用した第１の実施の形態の、１垂直信号線に対応す
る部分の構成を示す図である。図１において、１はフォ
トダイオード、２は垂直選択スイッチ、３は垂直信号
線、４は列ごとに設けられたライン増幅器である。この
ライン増幅器４は、図６に示した容量帰還型や、図８及
び図９に示したフォロア型など、どのような形式のもの
でもよい。このライン増幅器４の出力は、容量５及び抵
抗手段６を介して、入出力間に帰還容量７及びそれと並
列に制御信号φr でオンオフ制御されるスイッチングト
ランジスタ８が設けられた反転増幅器９の入力に接続さ
れている。
る。図１は、本発明をライン増幅ＭＯＳ型固体撮像装置
に適用した第１の実施の形態の、１垂直信号線に対応す
る部分の構成を示す図である。図１において、１はフォ
トダイオード、２は垂直選択スイッチ、３は垂直信号
線、４は列ごとに設けられたライン増幅器である。この
ライン増幅器４は、図６に示した容量帰還型や、図８及
び図９に示したフォロア型など、どのような形式のもの
でもよい。このライン増幅器４の出力は、容量５及び抵
抗手段６を介して、入出力間に帰還容量７及びそれと並
列に制御信号φr でオンオフ制御されるスイッチングト
ランジスタ８が設けられた反転増幅器９の入力に接続さ
れている。
【００１６】上記容量５，抵抗手段６及び反転増幅器９
は、容量５と帰還容量７の容量値をそれぞれＣ1 ，Ｃ2
とすると、Ｃ1 ／Ｃ2 のゲインを有する容量結合型の反
転増幅回路を構成しており、リセット信号φr により、
スイッチングトランジスタ８をオンとしたとき、ライン
増幅器４の出力を基準にして、容量５，７がリセットさ
れ、スイッチングトランジスタ８がオフとなった後に、
ライン増幅器４の出力が変化した分ΔＶに対応して、反
転増幅器９の出力が初期電圧からＣ1 ／Ｃ2 ・ΔＶだけ
変化する。したがって、ライン増幅器４の入力に信号電
荷のない状態の時に、スイッチングトランジスタ８をオ
ン状態にして容量５，７のリセットを行い、その後スイ
ッチングトランジスタ８をオフ状態としてリセットを解
除してから、増幅器４の入力に信号電荷を読み出すこと
によって、信号電荷による出力変化分がＣ1 ／Ｃ2 倍さ
れ、反転増幅器９から出力することができる。
は、容量５と帰還容量７の容量値をそれぞれＣ1 ，Ｃ2
とすると、Ｃ1 ／Ｃ2 のゲインを有する容量結合型の反
転増幅回路を構成しており、リセット信号φr により、
スイッチングトランジスタ８をオンとしたとき、ライン
増幅器４の出力を基準にして、容量５，７がリセットさ
れ、スイッチングトランジスタ８がオフとなった後に、
ライン増幅器４の出力が変化した分ΔＶに対応して、反
転増幅器９の出力が初期電圧からＣ1 ／Ｃ2 ・ΔＶだけ
変化する。したがって、ライン増幅器４の入力に信号電
荷のない状態の時に、スイッチングトランジスタ８をオ
ン状態にして容量５，７のリセットを行い、その後スイ
ッチングトランジスタ８をオフ状態としてリセットを解
除してから、増幅器４の入力に信号電荷を読み出すこと
によって、信号電荷による出力変化分がＣ1 ／Ｃ2 倍さ
れ、反転増幅器９から出力することができる。
【００１７】この反転増幅器９の出力は、制御信号φt
により制御されるスイッチングトランジスタ10を介して
容量11に接続されており、制御信号φt をオン状態にし
て容量11に増幅器９の出力を保持し、保持された電荷
は、シフトレジスタ30で駆動される選択スイッチ12を介
して、出力信号線13に読み出されるようになっている。
により制御されるスイッチングトランジスタ10を介して
容量11に接続されており、制御信号φt をオン状態にし
て容量11に増幅器９の出力を保持し、保持された電荷
は、シフトレジスタ30で駆動される選択スイッチ12を介
して、出力信号線13に読み出されるようになっている。
【００１８】上記構成において、帯域を決定する要素
は、容量５，７及び抵抗手段６であり、各垂直信号線３
ごとに設けられたライン増幅器４は、後段の反転増幅器
９で決まる帯域とは独立して、雑音スペクトルが小さく
なるように設定することが可能である。つまり帯域は、
容量５と、抵抗手段６と、帰還容量７及びスイッチング
トランジスタ８が設けられた反転増幅器９とで、構成さ
れている反転増幅回路で決定されるため、ライン増幅器
４に対しては雑音を低くするための最適な設計が可能と
なるといえる。
は、容量５，７及び抵抗手段６であり、各垂直信号線３
ごとに設けられたライン増幅器４は、後段の反転増幅器
９で決まる帯域とは独立して、雑音スペクトルが小さく
なるように設定することが可能である。つまり帯域は、
容量５と、抵抗手段６と、帰還容量７及びスイッチング
トランジスタ８が設けられた反転増幅器９とで、構成さ
れている反転増幅回路で決定されるため、ライン増幅器
４に対しては雑音を低くするための最適な設計が可能と
なるといえる。
【００１９】また、抵抗手段６は反転増幅器９の入力に
接続されているが、反転増幅器９の入力は帰還容量７に
より帰還がかかるため、低入力インピーダンス状態にあ
り、入力の電位は常に一定となる。したがって、抵抗手
段６にバイアス電圧依存性があったとしても、抵抗手段
６のバイアス電位は一定なので、ライン増幅器４の出力
信号レベルによらず抵抗値は一定となり、周波数帯域も
一定となる。
接続されているが、反転増幅器９の入力は帰還容量７に
より帰還がかかるため、低入力インピーダンス状態にあ
り、入力の電位は常に一定となる。したがって、抵抗手
段６にバイアス電圧依存性があったとしても、抵抗手段
６のバイアス電位は一定なので、ライン増幅器４の出力
信号レベルによらず抵抗値は一定となり、周波数帯域も
一定となる。
【００２０】次に、図１に示した第１の実施の形態にお
ける反転増幅器９及び抵抗手段６を、具体的な構成とし
た第２の実施の形態を図２に示す。この実施の形態にお
いては、図１で示されている反転増幅器９を、ソース接
地のｎＭＯＳトランジスタ14及び負荷として働くゲート
にバイアス電圧Ｖb1が与えられたｐＭＯＳトランジスタ
15で構成されたソース接地型の反転増幅回路と、ソース
フォロア形式のｎＭＯＳトランジスタ16及び負荷として
動作するゲートにバイアス電圧Ｖb2が与えられたｎＭＯ
Ｓトランジスタによるソースフォロア増幅回路とからな
る２段構成の反転増幅回路で構成している。また、抵抗
手段６を、ゲート電圧Ｖg をゲート電極に印加したｎＭ
ＯＳトランジスタ18で構成している。
ける反転増幅器９及び抵抗手段６を、具体的な構成とし
た第２の実施の形態を図２に示す。この実施の形態にお
いては、図１で示されている反転増幅器９を、ソース接
地のｎＭＯＳトランジスタ14及び負荷として働くゲート
にバイアス電圧Ｖb1が与えられたｐＭＯＳトランジスタ
15で構成されたソース接地型の反転増幅回路と、ソース
フォロア形式のｎＭＯＳトランジスタ16及び負荷として
動作するゲートにバイアス電圧Ｖb2が与えられたｎＭＯ
Ｓトランジスタによるソースフォロア増幅回路とからな
る２段構成の反転増幅回路で構成している。また、抵抗
手段６を、ゲート電圧Ｖg をゲート電極に印加したｎＭ
ＯＳトランジスタ18で構成している。
【００２１】図１に示されている反転増幅器９を、ｎＭ
ＯＳトランジスタ14とｐＭＯＳトランジスタ15とからな
る１段構成のソース接地型反転増幅回路のみで構成する
ことも可能であるが、ソースフォロア増幅回路を含む２
段構成とすることによって、出力インピーダンスを下げ
ることができ、制御信号φt をオン状態にしたときの容
量11への充電速度を速くすることができる。この反転増
幅回路を１段構成とするか２段構成とするかは、読み出
し部のタイミング等を考慮して、適している方を用いれ
ばよい。
ＯＳトランジスタ14とｐＭＯＳトランジスタ15とからな
る１段構成のソース接地型反転増幅回路のみで構成する
ことも可能であるが、ソースフォロア増幅回路を含む２
段構成とすることによって、出力インピーダンスを下げ
ることができ、制御信号φt をオン状態にしたときの容
量11への充電速度を速くすることができる。この反転増
幅回路を１段構成とするか２段構成とするかは、読み出
し部のタイミング等を考慮して、適している方を用いれ
ばよい。
【００２２】図２に示した第２の実施の形態において、
リセットパルスφr をオン状態としたときのソースフォ
ロア増幅回路の出力電圧は、ソース接地型反転増幅回路
の入力電圧と一致し、ソース接地のｎＭＯＳトランジス
タ14のゲート−ソース間電圧となる。このゲート−ソー
ス間電圧が各垂直信号線ごとにばらつくと、出力電圧の
不均一を引き起こし、固定パターン雑音が発生する。こ
のゲート−ソース間電圧のばらつきは、トランジスタの
閾値電圧のばらつきによるものである。
リセットパルスφr をオン状態としたときのソースフォ
ロア増幅回路の出力電圧は、ソース接地型反転増幅回路
の入力電圧と一致し、ソース接地のｎＭＯＳトランジス
タ14のゲート−ソース間電圧となる。このゲート−ソー
ス間電圧が各垂直信号線ごとにばらつくと、出力電圧の
不均一を引き起こし、固定パターン雑音が発生する。こ
のゲート−ソース間電圧のばらつきは、トランジスタの
閾値電圧のばらつきによるものである。
【００２３】そこで、このトランジスタの閾値電圧のば
らつきの影響を抑えて、固定パターン雑音を小さくする
ことが可能な構成とした第３の実施の形態を図３に示
す。図３に示した第３の実施の形態においては、図２に
示した第２の実施の形態と同一の構成部材には同一の符
号を付して示している。図３に示す第３の実施の形態に
おいて、図２に示した第２の実施の形態と異なる点は、
次の点である。すなわち、帰還容量７のトランジスタ1
6，17からなるソースフォロア増幅回路の出力側に接続
されている端子に、スイッチングＭＯＳトランジスタ19
及び20の一端を共通にして接続すると共に、スイッチン
グＭＯＳトランジスタ19の他端は基準電圧源21に接続
し、スイッチングＭＯＳトランジスタ20の他端はソース
フォロア増幅回路の出力端子に接続している点である。
なお、スイッチングＭＯＳトランジスタ19，20の各ゲー
トには、リセットパルスφr とそれと逆相のパルス／φ
r がそれぞれ与えられている。
らつきの影響を抑えて、固定パターン雑音を小さくする
ことが可能な構成とした第３の実施の形態を図３に示
す。図３に示した第３の実施の形態においては、図２に
示した第２の実施の形態と同一の構成部材には同一の符
号を付して示している。図３に示す第３の実施の形態に
おいて、図２に示した第２の実施の形態と異なる点は、
次の点である。すなわち、帰還容量７のトランジスタ1
6，17からなるソースフォロア増幅回路の出力側に接続
されている端子に、スイッチングＭＯＳトランジスタ19
及び20の一端を共通にして接続すると共に、スイッチン
グＭＯＳトランジスタ19の他端は基準電圧源21に接続
し、スイッチングＭＯＳトランジスタ20の他端はソース
フォロア増幅回路の出力端子に接続している点である。
なお、スイッチングＭＯＳトランジスタ19，20の各ゲー
トには、リセットパルスφr とそれと逆相のパルス／φ
r がそれぞれ与えられている。
【００２４】上記スイッチングＭＯＳトランジスタ19，
20の動作は、次のとおりである。まずライン増幅器４か
ら基準となる出力が与えられるリセット時には、帰還容
量７のソースフォロア増幅回路の出力側に接続されてい
る端子に、基準電圧源21の基準電圧Ｖref が印加され
る。このリセット動作が解除された後、スイッチングＭ
ＯＳトランジスタ19がオフ、スイッチングＭＯＳトラン
ジスタ20がオンすることにより、ｎＭＯＳトランジスタ
14，ｐＭＯＳトランジスタ15，ｎＭＯＳトランジスタ1
6，ｎＭＯＳトランジスタ17で構成される２段構成の反
転増幅回路の入出力間に帰還がかかり、このときの出力
電圧は、先に与えられた基準電圧Ｖref とほぼ等しい電
圧値に設定される。
20の動作は、次のとおりである。まずライン増幅器４か
ら基準となる出力が与えられるリセット時には、帰還容
量７のソースフォロア増幅回路の出力側に接続されてい
る端子に、基準電圧源21の基準電圧Ｖref が印加され
る。このリセット動作が解除された後、スイッチングＭ
ＯＳトランジスタ19がオフ、スイッチングＭＯＳトラン
ジスタ20がオンすることにより、ｎＭＯＳトランジスタ
14，ｐＭＯＳトランジスタ15，ｎＭＯＳトランジスタ1
6，ｎＭＯＳトランジスタ17で構成される２段構成の反
転増幅回路の入出力間に帰還がかかり、このときの出力
電圧は、先に与えられた基準電圧Ｖref とほぼ等しい電
圧値に設定される。
【００２５】この出力電圧は、前記ＭＯＳトランジスタ
14〜17で構成される２段構成の反転増幅回路のオープン
ループゲインが大きければ大きいほど、精度よく基準電
圧Ｖref に合わせ込まれる。したがって、ｎＭＯＳトラ
ンジスタ14とｐＭＯＳトランジスタ15とで構成されるソ
ース接地型反転増幅回路のゲインを大きくすることによ
って、ｎＭＯＳトランジスタ14のゲート−ソース間電圧
のばらつきがあったとしても、出力の影響は小さく抑え
られ、固定パターン雑音は殆ど発生しない。
14〜17で構成される２段構成の反転増幅回路のオープン
ループゲインが大きければ大きいほど、精度よく基準電
圧Ｖref に合わせ込まれる。したがって、ｎＭＯＳトラ
ンジスタ14とｐＭＯＳトランジスタ15とで構成されるソ
ース接地型反転増幅回路のゲインを大きくすることによ
って、ｎＭＯＳトランジスタ14のゲート−ソース間電圧
のばらつきがあったとしても、出力の影響は小さく抑え
られ、固定パターン雑音は殆ど発生しない。
【００２６】次に、上記各実施の形態において、小さな
レイアウト面積で低い帯域を実現する手段について説明
する。帯域を低くするには、容量５を大きくするか、抵
抗手段６を構成するＭＯＳトランジスタ18のオン抵抗を
大きくすればよい。通常同じ面積では、容量を大きくす
るよりＭＯＳトランジスタのオン抵抗を大きくする方が
効率がよい。ＭＯＳトランジスタのオン抵抗を大きくす
るには、トランジスタのゲート幅をなるべく小さくしゲ
ート長を長くすると共に、ゲートに印加されるゲート電
圧Ｖg を低くすればよいが、ゲート電圧Ｖg を低くする
と、オン抵抗はＭＯＳトランジスタの閾値電圧の変動や
ゲート電圧Ｖg の変動による影響を大きく受けやすくな
る。これを防ぐためには、ゲート電圧Ｖg がＭＯＳトラ
ンジスタの閾値電圧を反映した形で決まるようにすれば
よい。
レイアウト面積で低い帯域を実現する手段について説明
する。帯域を低くするには、容量５を大きくするか、抵
抗手段６を構成するＭＯＳトランジスタ18のオン抵抗を
大きくすればよい。通常同じ面積では、容量を大きくす
るよりＭＯＳトランジスタのオン抵抗を大きくする方が
効率がよい。ＭＯＳトランジスタのオン抵抗を大きくす
るには、トランジスタのゲート幅をなるべく小さくしゲ
ート長を長くすると共に、ゲートに印加されるゲート電
圧Ｖg を低くすればよいが、ゲート電圧Ｖg を低くする
と、オン抵抗はＭＯＳトランジスタの閾値電圧の変動や
ゲート電圧Ｖg の変動による影響を大きく受けやすくな
る。これを防ぐためには、ゲート電圧Ｖg がＭＯＳトラ
ンジスタの閾値電圧を反映した形で決まるようにすれば
よい。
【００２７】図４は、閾値電圧の変動の影響を受けずに
オン抵抗を決めるゲート電圧Ｖg を発生させるバイアス
回路を示す。図４において、31，32はゲートドレイン間
が短絡されたＭＯＳトランジスタであり、33は電流源で
ある。
オン抵抗を決めるゲート電圧Ｖg を発生させるバイアス
回路を示す。図４において、31，32はゲートドレイン間
が短絡されたＭＯＳトランジスタであり、33は電流源で
ある。
【００２８】このような構成のバイアス回路において、
トランジスタ31のゲート電圧（ドレイン電圧）を、図２
及び図３に示した実施の形態におけるソース接地型反転
増幅回路を構成しているｎＭＯＳトランジスタ14のゲー
ト電圧とほぼ同じ電圧値に設定すると、図２及び図３に
示した実施の形態における抵抗手段として用いているＭ
ＯＳトランジスタ18のゲート−ソース間電圧は、図４に
示したバイアス回路を構成するＭＯＳトランジスタ32の
ゲート−ソース間電圧とほぼ等しくなる。
トランジスタ31のゲート電圧（ドレイン電圧）を、図２
及び図３に示した実施の形態におけるソース接地型反転
増幅回路を構成しているｎＭＯＳトランジスタ14のゲー
ト電圧とほぼ同じ電圧値に設定すると、図２及び図３に
示した実施の形態における抵抗手段として用いているＭ
ＯＳトランジスタ18のゲート−ソース間電圧は、図４に
示したバイアス回路を構成するＭＯＳトランジスタ32の
ゲート−ソース間電圧とほぼ等しくなる。
【００２９】したがって、ＭＯＳトランジスタ32とＭＯ
Ｓトランジスタ18の寸法比及び電流源33の電流値を適当
に設定することによって、ＭＯＳトランジスタ18のオン
抵抗が決まる。以上のように図４に示すバイアス回路を
用いると、Ｖg の値は閾値電圧を反映しているため、プ
ロセスにより閾値が変動しても、ほぼ同じオン抵抗とな
ると共に、抵抗手段として用いるＭＯＳトランジスタ18
に印加される電圧も低く、単位面積あたりのオン抵抗も
大きくなり、小さなレイアウト面積で大きな抵抗値を実
現することができる。
Ｓトランジスタ18の寸法比及び電流源33の電流値を適当
に設定することによって、ＭＯＳトランジスタ18のオン
抵抗が決まる。以上のように図４に示すバイアス回路を
用いると、Ｖg の値は閾値電圧を反映しているため、プ
ロセスにより閾値が変動しても、ほぼ同じオン抵抗とな
ると共に、抵抗手段として用いるＭＯＳトランジスタ18
に印加される電圧も低く、単位面積あたりのオン抵抗も
大きくなり、小さなレイアウト面積で大きな抵抗値を実
現することができる。
【００３０】上記各実施の形態においては、本発明をラ
イン増幅ＭＯＳ型固体撮像装置に適用したものを示した
が、図７に示した各垂直ＣＣＤシフトレジスタごとに電
荷検出器を設けた形式のＣＣＤ型固体撮像装置にも、同
様の回路構成の帯域制限手段を適用することができ、同
様の効果が得られる。ＣＣＤ型固体撮像装置に適用する
場合には、図１〜図３に示した各実施の形態におけるラ
イン増幅器を、各垂直ＣＣＤシフトレジスタごとに設け
られている電荷検出器に置き換え、その後段に全く同じ
形式の手段を用いればよい。このようにしてＣＣＤ型固
体撮像装置に適用することにより、電荷検出器の雑音の
影響を小さくすることが可能となる。
イン増幅ＭＯＳ型固体撮像装置に適用したものを示した
が、図７に示した各垂直ＣＣＤシフトレジスタごとに電
荷検出器を設けた形式のＣＣＤ型固体撮像装置にも、同
様の回路構成の帯域制限手段を適用することができ、同
様の効果が得られる。ＣＣＤ型固体撮像装置に適用する
場合には、図１〜図３に示した各実施の形態におけるラ
イン増幅器を、各垂直ＣＣＤシフトレジスタごとに設け
られている電荷検出器に置き換え、その後段に全く同じ
形式の手段を用いればよい。このようにしてＣＣＤ型固
体撮像装置に適用することにより、電荷検出器の雑音の
影響を小さくすることが可能となる。
【００３１】
【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、信号電荷を増幅する増幅器の雑音
スペクトルの低減とは独立して出力信号の帯域制限が可
能となり、Ｓ／Ｎのよい固体撮像装置を実現することが
でき、また帯域は出力信号レベルに依存しないため帯域
の設定も容易になる。更に、帯域制限に用いる抵抗手段
として、ＭＯＳトランジスタのような制御電圧によって
抵抗値が可変となる３端子素子を用いることにより、小
さなレイアウト面積で大きな抵抗値が実現でき、低い周
波数帯域の設定が可能となる。
に、本発明によれば、信号電荷を増幅する増幅器の雑音
スペクトルの低減とは独立して出力信号の帯域制限が可
能となり、Ｓ／Ｎのよい固体撮像装置を実現することが
でき、また帯域は出力信号レベルに依存しないため帯域
の設定も容易になる。更に、帯域制限に用いる抵抗手段
として、ＭＯＳトランジスタのような制御電圧によって
抵抗値が可変となる３端子素子を用いることにより、小
さなレイアウト面積で大きな抵抗値が実現でき、低い周
波数帯域の設定が可能となる。
【図１】本発明に係る固体撮像装置の第１の実施の形態
の１垂直信号線に対応する部分を示す回路構成図であ
る。
の１垂直信号線に対応する部分を示す回路構成図であ
る。
【図２】図１に示した第１の実施の形態における抵抗手
段及び反転増幅器を具体的な構成で示した第２の実施の
形態の回路構成図である。
段及び反転増幅器を具体的な構成で示した第２の実施の
形態の回路構成図である。
【図３】図２に示した第２の実施の形態を改善した第３
の実施の形態を示す回路構成図である。
の実施の形態を示す回路構成図である。
【図４】図２及び図３に示した各実施の形態における抵
抗手段として用いるＭＯＳトランジスタのゲート電圧を
与えるバイアス回路を示す図である。
抗手段として用いるＭＯＳトランジスタのゲート電圧を
与えるバイアス回路を示す図である。
【図５】従来のＭＯＳ型固体撮像装置の構成例を示す回
路構成図である。
路構成図である。
【図６】図５に示した従来例の信号読み出し回路を示す
詳細な回路構成図である。
詳細な回路構成図である。
【図７】従来のＣＣＤ型固体撮像装置の構成例を示す回
路構成図である。
路構成図である。
【図８】図７に示した従来例における垂直信号線に対応
する構成を詳細に示す回路構成図である。
する構成を詳細に示す回路構成図である。
【図９】図７に示した従来例における垂直信号線に対応
する他の構成を詳細に示す回路構成図である。
する他の構成を詳細に示す回路構成図である。
１ フォトダイオード ２ 垂直選択スイッチ ３ 垂直信号線 ４ ライン増幅器 ５，11 容量 ６ 抵抗手段 ７ 帰還容量 ８，10 スイッチングＭＯＳトランジスタ ９ 反転増幅器 12 選択スイッチ 13 出力信号線 14，16，17 ｎＭＯＳトランジスタ 15 ｐＭＯＳトランジスタ 18 ＭＯＳトランジスタ 19，20 スイッチングＭＯＳトランジスタ 21 基準電圧源 30 シフトレジスタ 31，32 ＭＯＳトランジスタ 33 電流源
Claims (4)
- 【請求項１】 複数の光電変換素子と、該光電変換素子
において光電変換された複数の信号電荷を並列に読み出
してそれぞれ増幅する複数の第１の増幅器と、該第１の
増幅器の出力を順次出力するための走査手段とを同一基
板上に有する固体撮像装置において、前記複数の第１の
増幅器の出力端子と前記走査手段との間に接続され且つ
前記基板上に形成された、入力と出力間に帰還容量とな
る第１の容量が設けられた第２の増幅器と、前記第１の
増幅器の出力と第２の増幅器の入力の間に抵抗手段を介
して接続された第２の容量とから構成される反転増幅回
路を備えていることを特徴とする固体撮像装置。 - 【請求項２】 前記抵抗手段は、制御電極を有し該制御
電極の電位により抵抗値が可変となる３端子素子で構成
されていることを特徴とする請求項１記載の固体撮像装
置。 - 【請求項３】 前記抵抗手段は、ゲート長がゲート幅よ
り大きく設定されたＭＯＳ型トランジスタで構成されて
いることを特徴とする請求項１又は２記載の固体撮像装
置。 - 【請求項４】 前記抵抗手段は、ＭＯＳ型トランジスタ
で構成され、そのゲート電極には、前記第２の増幅器の
入力電位から、前記ＭＯＳ型トランジスタのほぼ閾値電
圧分だけ、前記ＭＯＳ型トランジスタを導通状態とする
方向に変化させた電位が与えられるように構成されてい
ることを特徴とする請求項１〜３のいずれか１項に記載
の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30415296A JP3877360B2 (ja) | 1996-10-31 | 1996-10-31 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30415296A JP3877360B2 (ja) | 1996-10-31 | 1996-10-31 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10136266A true JPH10136266A (ja) | 1998-05-22 |
| JP3877360B2 JP3877360B2 (ja) | 2007-02-07 |
Family
ID=17929688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30415296A Expired - Fee Related JP3877360B2 (ja) | 1996-10-31 | 1996-10-31 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3877360B2 (ja) |
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-
1996
- 1996-10-31 JP JP30415296A patent/JP3877360B2/ja not_active Expired - Fee Related
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| CN111565032A (zh) * | 2019-02-13 | 2020-08-21 | 上海耕岩智能科技有限公司 | 信号转换电路及信号读出电路架构 |
| CN111565032B (zh) * | 2019-02-13 | 2023-11-10 | 上海耕岩智能科技有限公司 | 信号转换电路及信号读出电路架构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3877360B2 (ja) | 2007-02-07 |
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