JPH0759013A - 電荷転送装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45273—Mirror types
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/219—Follower transistors are added at the input of the amplifier, e.g. source or emitter followers
-
- H—ELECTRICITY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F2203/5027—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the source follower has a current mirror output circuit in its source circuit
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Abstract
(57)【要約】
【目的】 電子機器内の温度変化や電源電圧の変動等に
よって、電圧信号にレベル変動が生じてもこれを是正で
き、これにより、後段に接続される高利得アンプの入力
ダイナミックレンジに合った電圧信号の供給を行えるよ
うにする。 【構成】 電荷転送部からの信号電荷を電荷電圧変換し
て電圧信号Ｖ2 として出力する補正電圧出力回路１と、
所定電圧の基準信号Ｖref を出力する基準信号出力回路
２と、補正電圧出力回路１からの電圧信号Ｖ2 と基準信
号出力回路２からの基準信号Ｖref の差分を増幅して出
力する差分演算増幅回路３とを設け、補正電圧出力回路
１及び基準信号出力回路２を略々同一の回路定数にして
構成する。この場合、補正電圧出力回路１を、電圧信号
Ｖ1 を出力する第１のソースフォロア回路８と、少なく
とも電圧信号Ｖ1 のバイアス成分ＶD1を出力する第２の
ソースフォロア回路１０と、電圧信号Ｖ1 とバイアス成
分ＶD1の差分を増幅して出力する差分増幅回路６にて構
成する。
よって、電圧信号にレベル変動が生じてもこれを是正で
き、これにより、後段に接続される高利得アンプの入力
ダイナミックレンジに合った電圧信号の供給を行えるよ
うにする。 【構成】 電荷転送部からの信号電荷を電荷電圧変換し
て電圧信号Ｖ2 として出力する補正電圧出力回路１と、
所定電圧の基準信号Ｖref を出力する基準信号出力回路
２と、補正電圧出力回路１からの電圧信号Ｖ2 と基準信
号出力回路２からの基準信号Ｖref の差分を増幅して出
力する差分演算増幅回路３とを設け、補正電圧出力回路
１及び基準信号出力回路２を略々同一の回路定数にして
構成する。この場合、補正電圧出力回路１を、電圧信号
Ｖ1 を出力する第１のソースフォロア回路８と、少なく
とも電圧信号Ｖ1 のバイアス成分ＶD1を出力する第２の
ソースフォロア回路１０と、電圧信号Ｖ1 とバイアス成
分ＶD1の差分を増幅して出力する差分増幅回路６にて構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、電荷転送装置に関し、
特にＣＣＤで構成された電荷転送段からの信号電荷を出
力電圧に変換する、いわゆるフローティング・ディフュ
ージョン或いはフローティング・ゲートを有する電荷転
送装置に関する。
特にＣＣＤで構成された電荷転送段からの信号電荷を出
力電圧に変換する、いわゆるフローティング・ディフュ
ージョン或いはフローティング・ゲートを有する電荷転
送装置に関する。
【０００２】
【従来の技術】近時、電荷転送部がＣＣＤで構成された
ものとして、原稿の画像や文字等を電気的に画像情報と
して読み取りを行うイメージスキャナ装置や供給された
信号に対して所定の遅延を行うＣＣＤ遅延線などが知ら
れている。
ものとして、原稿の画像や文字等を電気的に画像情報と
して読み取りを行うイメージスキャナ装置や供給された
信号に対して所定の遅延を行うＣＣＤ遅延線などが知ら
れている。
【０００３】特に、イメージスキャナ装置は、例えば図
５に示すように直線上に複数の画素１００を配列してな
るＣＣＤラインセンサで、原稿の画像や文字等の読み取
りを行う。即ち、上記イメージスキャナ装置は、原稿の
画像や文字等の読み取り期間において、光源を所定時
間、発光駆動するとともに、上記ＣＣＤラインセンサを
光源が発光駆動されている期間、原稿上を走査するよう
に移動制御する。
５に示すように直線上に複数の画素１００を配列してな
るＣＣＤラインセンサで、原稿の画像や文字等の読み取
りを行う。即ち、上記イメージスキャナ装置は、原稿の
画像や文字等の読み取り期間において、光源を所定時
間、発光駆動するとともに、上記ＣＣＤラインセンサを
光源が発光駆動されている期間、原稿上を走査するよう
に移動制御する。
【０００４】これにより、原稿により反射された反射光
が、上記ＣＣＤラインセンサに照射され、上記ＣＣＤラ
インセンサは、原稿からの反射光を各画素１００で受光
し、この受光した反射光の光量に応じた電荷を蓄積す
る。この各画素１００に蓄積された電荷は所定の時間毎
に一度に読み出され、シフトゲート１０１を介してシフ
トレジスタ１０２に転送される。このシフトレジスタ１
０２に転送された電荷は、出力回路１０３に転送され、
この出力回路１０３により電圧信号に変換されて、出力
端子１０４を介して図示しない画像処理回路に供給され
る。
が、上記ＣＣＤラインセンサに照射され、上記ＣＣＤラ
インセンサは、原稿からの反射光を各画素１００で受光
し、この受光した反射光の光量に応じた電荷を蓄積す
る。この各画素１００に蓄積された電荷は所定の時間毎
に一度に読み出され、シフトゲート１０１を介してシフ
トレジスタ１０２に転送される。このシフトレジスタ１
０２に転送された電荷は、出力回路１０３に転送され、
この出力回路１０３により電圧信号に変換されて、出力
端子１０４を介して図示しない画像処理回路に供給され
る。
【０００５】上記画像処理回路は、供給された電圧信号
（撮像信号）に、黒レベル補正や白レベル補正等のいわ
ゆるプロセス処理を施すとともに水平同期信号、垂直同
期信号等を付加し、これを例えばモニタ装置等に供給す
る。これにより、原稿の画像や文字等がモニタ装置の表
示画面上に表示されることになる。
（撮像信号）に、黒レベル補正や白レベル補正等のいわ
ゆるプロセス処理を施すとともに水平同期信号、垂直同
期信号等を付加し、これを例えばモニタ装置等に供給す
る。これにより、原稿の画像や文字等がモニタ装置の表
示画面上に表示されることになる。
【０００６】シフトレジスタ１０２にて転送された信号
電荷を電圧信号に変換する従来の出力回路系は、主にソ
ースフォロア回路やアナログインバータ等で構成されて
いる。具体的には、従来の出力回路系は、図６に示すよ
うに、電荷−電圧変換を行うフローティング・ディフュ
ージョン（ＦＤ）と、このフローティング・ディフュー
ジョン（ＦＤ）に隣接して形成されたリセットゲート電
極（ＲＧ）とドレイン領域（Ｄ）にて構成された電荷電
圧変換部１１１と、この電荷電圧変換部１１１の後段に
接続されたバッファ回路系１１２とから構成されてい
る。
電荷を電圧信号に変換する従来の出力回路系は、主にソ
ースフォロア回路やアナログインバータ等で構成されて
いる。具体的には、従来の出力回路系は、図６に示すよ
うに、電荷−電圧変換を行うフローティング・ディフュ
ージョン（ＦＤ）と、このフローティング・ディフュー
ジョン（ＦＤ）に隣接して形成されたリセットゲート電
極（ＲＧ）とドレイン領域（Ｄ）にて構成された電荷電
圧変換部１１１と、この電荷電圧変換部１１１の後段に
接続されたバッファ回路系１１２とから構成されてい
る。
【０００７】バッファ回路系１１２は、図示するよう
に、初段と２段目に、それぞれＮチャネル形ＭＯＳトラ
ンジスタによる駆動トランジスタＱ１と負荷トランジス
タＱ２とが直列接続されてなる第１及び第２のソースフ
ォロア回路１１３及び１１４が接続され、３段目及び４
段目にＰチャネル形ＭＯＳトランジスタによる負荷Ｑ３
とＮチャネル形ＭＯＳトランジスタによる駆動トランジ
スタＱ４とが直列接続されてなる第１及び第２のアナロ
グインバータ１１５及び１１６が接続され、最終段にＮ
チャネル形ＭＯＳトランジスタによる駆動トランジスタ
Ｑ１と負荷トランジスタＱ２とが直列接続されてなる第
３のソースフォロア回路１１７が接続されて構成されて
いる。
に、初段と２段目に、それぞれＮチャネル形ＭＯＳトラ
ンジスタによる駆動トランジスタＱ１と負荷トランジス
タＱ２とが直列接続されてなる第１及び第２のソースフ
ォロア回路１１３及び１１４が接続され、３段目及び４
段目にＰチャネル形ＭＯＳトランジスタによる負荷Ｑ３
とＮチャネル形ＭＯＳトランジスタによる駆動トランジ
スタＱ４とが直列接続されてなる第１及び第２のアナロ
グインバータ１１５及び１１６が接続され、最終段にＮ
チャネル形ＭＯＳトランジスタによる駆動トランジスタ
Ｑ１と負荷トランジスタＱ２とが直列接続されてなる第
３のソースフォロア回路１１７が接続されて構成されて
いる。
【０００８】そして、最終段のソースフォロア回路１１
７における駆動トランジスタＱ１及び負荷トランジスタ
Ｑ２の共通接点から出力端子１１８を介して出力（電圧
信号）Ｖｏｕｔを取り出すようにしている。なお、第
１，第２及び第３のソースフォロア回路１１３，１１４
及び１１７における各負荷トランジスタＱ２のゲート電
極には、それぞれ一定電圧Ｖggが入力端子１１９を介し
て印加されている。
７における駆動トランジスタＱ１及び負荷トランジスタ
Ｑ２の共通接点から出力端子１１８を介して出力（電圧
信号）Ｖｏｕｔを取り出すようにしている。なお、第
１，第２及び第３のソースフォロア回路１１３，１１４
及び１１７における各負荷トランジスタＱ２のゲート電
極には、それぞれ一定電圧Ｖggが入力端子１１９を介し
て印加されている。
【０００９】しかし、上記構成の出力回路系、特にバッ
ファ回路系は、以下のような不都合が生じていた。即
ち、図７（ａ）及び（ｂ）で示すソースフォロア回路及
びアナログインバータの入出力特性をみてもわかるよう
に、入力と出力のＤＣレベルが異なっている。従って、
各段のＤＣマッチングをとる必要があり、特に、高利得
のアナログインバータ１１５及び１１６や、外部に接続
される高利得アンプにおいては、入力の最適動作点範囲
（ダイナミックレンジ）が狭いため、温度変化や電源電
圧変動によって、上記ダイナミックレンジから外れるこ
ともある。
ファ回路系は、以下のような不都合が生じていた。即
ち、図７（ａ）及び（ｂ）で示すソースフォロア回路及
びアナログインバータの入出力特性をみてもわかるよう
に、入力と出力のＤＣレベルが異なっている。従って、
各段のＤＣマッチングをとる必要があり、特に、高利得
のアナログインバータ１１５及び１１６や、外部に接続
される高利得アンプにおいては、入力の最適動作点範囲
（ダイナミックレンジ）が狭いため、温度変化や電源電
圧変動によって、上記ダイナミックレンジから外れるこ
ともある。
【００１０】また、この出力回路系においては、フロー
ティング・ディフュージョン（ＦＤ）にて電圧変換した
後の信号電荷を、リセットゲート電極（ＲＧ）にリセッ
トパルスφｒｓを印加することによって、ドレイン領域
（Ｄ）側に掃き捨てるようにしている。この場合、リセ
ットパルスφｒｓの印加時において、フローティング・
ディフュージョン（ＦＤ）の電圧レベルがドレイン電圧
レベルＶｒｄとなり、更にリセットパルスφｒｓが低レ
ベルとなっている間においては、フローティング・ディ
フュージョン（ＦＤ）とリセットゲート電極（ＲＧ）間
の寄生容量によって、フローティング・ディフュージョ
ン（ＦＤ）の電圧レベルがリセットパルスφｒｓの低レ
ベルになるという、上記寄生容量のいわゆるカップリン
グによる影響を受け、このカップリングによって生じた
不要な信号成分が電圧信号に重畳して出力されることに
なる。従って、電圧信号をアナログインバータや高利得
アンプの入力ダイナミックレンジ内に収めるには、受光
感度の劣化を容認しながらも、信号成分の変化幅を制
限、即ちシフトレジスタ１０２での最大取扱電荷量を少
なくするしかなかった。
ティング・ディフュージョン（ＦＤ）にて電圧変換した
後の信号電荷を、リセットゲート電極（ＲＧ）にリセッ
トパルスφｒｓを印加することによって、ドレイン領域
（Ｄ）側に掃き捨てるようにしている。この場合、リセ
ットパルスφｒｓの印加時において、フローティング・
ディフュージョン（ＦＤ）の電圧レベルがドレイン電圧
レベルＶｒｄとなり、更にリセットパルスφｒｓが低レ
ベルとなっている間においては、フローティング・ディ
フュージョン（ＦＤ）とリセットゲート電極（ＲＧ）間
の寄生容量によって、フローティング・ディフュージョ
ン（ＦＤ）の電圧レベルがリセットパルスφｒｓの低レ
ベルになるという、上記寄生容量のいわゆるカップリン
グによる影響を受け、このカップリングによって生じた
不要な信号成分が電圧信号に重畳して出力されることに
なる。従って、電圧信号をアナログインバータや高利得
アンプの入力ダイナミックレンジ内に収めるには、受光
感度の劣化を容認しながらも、信号成分の変化幅を制
限、即ちシフトレジスタ１０２での最大取扱電荷量を少
なくするしかなかった。
【００１１】そこで、本出願人は、電荷電圧変換された
電圧信号をアナログインバータや高利得アンプの入力ダ
イナミックレンジ内に収める、即ち入出力特性の動作点
を有効に使うために、出力回路系にカップリング抑圧回
路を設けることによって、リセットパルスφｒｓによる
カップリングの影響を低減する方法を提案した（特開平
４−３５８４８１号公報参照）。
電圧信号をアナログインバータや高利得アンプの入力ダ
イナミックレンジ内に収める、即ち入出力特性の動作点
を有効に使うために、出力回路系にカップリング抑圧回
路を設けることによって、リセットパルスφｒｓによる
カップリングの影響を低減する方法を提案した（特開平
４−３５８４８１号公報参照）。
【００１２】以下、カップリング抑圧回路を設けた提案
例に係る出力回路系の構成を図８及び図９に基づいて説
明する。
例に係る出力回路系の構成を図８及び図９に基づいて説
明する。
【００１３】この出力回路系１２１は、図示するよう
に、シフトレジスタ１０２（図５参照）に接続され、該
シフトレジスタ１０２から転送される信号電荷に応じた
電圧信号Ｖ1 を出力する電圧信号出力部１２２と、以下
に説明するダミーパルスＶD1のみを出力するダミーパル
ス出力部１２３と、電圧信号出力部１２２からの電圧信
号Ｖ1 とダミーパルス出力部１２３からのダミーパルス
ＶD1との差分を検出することにより信号成分のみを抽出
し、これを所定の利得で増幅して出力信号Ｖ2 として出
力端子１２４から出力する差分増幅回路１２５とから構
成されている。
に、シフトレジスタ１０２（図５参照）に接続され、該
シフトレジスタ１０２から転送される信号電荷に応じた
電圧信号Ｖ1 を出力する電圧信号出力部１２２と、以下
に説明するダミーパルスＶD1のみを出力するダミーパル
ス出力部１２３と、電圧信号出力部１２２からの電圧信
号Ｖ1 とダミーパルス出力部１２３からのダミーパルス
ＶD1との差分を検出することにより信号成分のみを抽出
し、これを所定の利得で増幅して出力信号Ｖ2 として出
力端子１２４から出力する差分増幅回路１２５とから構
成されている。
【００１４】また、出力回路系１２１は、図示はされて
いないが、差分増幅回路１２５からの電圧信号Ｖ2 を高
利得で増幅して後段の画像処理回路に供給する高利得ア
ンプが外部に接続されている。
いないが、差分増幅回路１２５からの電圧信号Ｖ2 を高
利得で増幅して後段の画像処理回路に供給する高利得ア
ンプが外部に接続されている。
【００１５】電圧信号出力部１２２は、フローティング
・ディフュージョン（ＦＤ），リセットゲート電極（Ｒ
Ｇ），ドレイン領域（Ｄ）からなる放電用素子１２６
と、この放電用素子１２６の後段に設けられ、直列接続
された出力素子１２７ａと負荷抵抗素子１２７ｂからな
る第１のソースフォロア回路１２７とから構成されてお
り、上記出力素子１２７ａのゲート電極に、フローティ
ング・ディフュージョン（ＦＤ）への蓄積電荷に伴う電
圧変化が印加され、負荷抵抗素子１２７ｂのゲート電極
に一定電圧Ｖggが印加されるように配線接続されてい
る。
・ディフュージョン（ＦＤ），リセットゲート電極（Ｒ
Ｇ），ドレイン領域（Ｄ）からなる放電用素子１２６
と、この放電用素子１２６の後段に設けられ、直列接続
された出力素子１２７ａと負荷抵抗素子１２７ｂからな
る第１のソースフォロア回路１２７とから構成されてお
り、上記出力素子１２７ａのゲート電極に、フローティ
ング・ディフュージョン（ＦＤ）への蓄積電荷に伴う電
圧変化が印加され、負荷抵抗素子１２７ｂのゲート電極
に一定電圧Ｖggが印加されるように配線接続されてい
る。
【００１６】ダミーパルス出力部１２３は、フローティ
ング・ディフュージョン（ＤＦＤ），リセットゲート電
極（ＤＲＧ），ドレイン領域（ＤＤ）からなる放電用素
子１３０と、この放電用素子１２８の後段に設けられ、
直列接続された出力素子１２９ａと負荷抵抗素子１２９
ｂからなる第２のソースフォロア回路１２９とから構成
されており、出力素子１２９ａのゲート電極に、リセッ
トゲート電極（ＤＲＧ）へのリセットパルスφｒｓの印
加に伴うフローティング・ディフュージョン（ＤＦＤ）
の電圧変化が印加され、負荷抵抗素子１２９ｂのゲート
電極に一定電圧Ｖggが印加されるように配線接続されて
いる。
ング・ディフュージョン（ＤＦＤ），リセットゲート電
極（ＤＲＧ），ドレイン領域（ＤＤ）からなる放電用素
子１３０と、この放電用素子１２８の後段に設けられ、
直列接続された出力素子１２９ａと負荷抵抗素子１２９
ｂからなる第２のソースフォロア回路１２９とから構成
されており、出力素子１２９ａのゲート電極に、リセッ
トゲート電極（ＤＲＧ）へのリセットパルスφｒｓの印
加に伴うフローティング・ディフュージョン（ＤＦＤ）
の電圧変化が印加され、負荷抵抗素子１２９ｂのゲート
電極に一定電圧Ｖggが印加されるように配線接続されて
いる。
【００１７】差分増幅回路１２５は、直列接続された第
１及び第２の出力素子１２５ａ及び１２５ｂから構成さ
れており、第１の出力素子１２５ａのゲート電極に、電
圧信号出力部１２２における第１のソースフォロア回路
１２７の出力素子１２７ａと負荷抵抗素子１２７ｂとの
共通接点電位Ｖ1 が印加され、第２の出力素子１２５ｂ
のゲート電極に、ダミーパルス出力部１２３における第
２のソースフォロア回路１２９の出力素子１２９ａと負
荷抵抗素子１２９ｂとの共通接点電位ＶD1が印加される
ように配線接続されている。
１及び第２の出力素子１２５ａ及び１２５ｂから構成さ
れており、第１の出力素子１２５ａのゲート電極に、電
圧信号出力部１２２における第１のソースフォロア回路
１２７の出力素子１２７ａと負荷抵抗素子１２７ｂとの
共通接点電位Ｖ1 が印加され、第２の出力素子１２５ｂ
のゲート電極に、ダミーパルス出力部１２３における第
２のソースフォロア回路１２９の出力素子１２９ａと負
荷抵抗素子１２９ｂとの共通接点電位ＶD1が印加される
ように配線接続されている。
【００１８】なお、上記第１のソースフォロア回路１２
７における出力素子１２７ａのドレイン端子及び第２の
ソースフォロア回路１２９における出力素子１２９ａの
ドレイン端子並びに差分増幅回路１２５における第１の
出力素子１２５ａのドレイン端子には、それぞれ電源電
圧Ｖｄｄが印加される。
７における出力素子１２７ａのドレイン端子及び第２の
ソースフォロア回路１２９における出力素子１２９ａの
ドレイン端子並びに差分増幅回路１２５における第１の
出力素子１２５ａのドレイン端子には、それぞれ電源電
圧Ｖｄｄが印加される。
【００１９】このような構成を有する出力回路系１２１
においては、フローティング・ディフュージョン（Ｆ
Ｄ）への信号電荷の転送に先立って、電圧信号出力部１
２２の放電用素子１２６のリセットゲート電極（ＲＧ）
にリセットパルスφｒｓが供給される。このリセットパ
ルスφｒｓが供給されると、上記フローティング・ディ
フュージョン（ＦＤ）に蓄積されていた信号電荷がドレ
イン領域（Ｄ）を介して掃き捨てられ、フローティング
・ディフュージョン（ＦＤ）が初期電圧Ｖｒｄにリセッ
トされる。
においては、フローティング・ディフュージョン（Ｆ
Ｄ）への信号電荷の転送に先立って、電圧信号出力部１
２２の放電用素子１２６のリセットゲート電極（ＲＧ）
にリセットパルスφｒｓが供給される。このリセットパ
ルスφｒｓが供給されると、上記フローティング・ディ
フュージョン（ＦＤ）に蓄積されていた信号電荷がドレ
イン領域（Ｄ）を介して掃き捨てられ、フローティング
・ディフュージョン（ＦＤ）が初期電圧Ｖｒｄにリセッ
トされる。
【００２０】フローティング・ディフュージョン（Ｆ
Ｄ）がリセットされると、シフトレジスタ１０２の最終
段の転送電極から転送される信号電荷が、このフローテ
ィング・ディフュージョン（ＦＤ）に転送・蓄積され
る。これにより、フローティング・ディフュージョン
（ＦＤ）において蓄積された信号電荷に応じた電圧の変
化が生ずる。この電圧の変化は、電圧信号ＶFDとして、
第１のソースフォロア回路１２７における出力素子１２
７ａのゲート電極に供給される。
Ｄ）がリセットされると、シフトレジスタ１０２の最終
段の転送電極から転送される信号電荷が、このフローテ
ィング・ディフュージョン（ＦＤ）に転送・蓄積され
る。これにより、フローティング・ディフュージョン
（ＦＤ）において蓄積された信号電荷に応じた電圧の変
化が生ずる。この電圧の変化は、電圧信号ＶFDとして、
第１のソースフォロア回路１２７における出力素子１２
７ａのゲート電極に供給される。
【００２１】第１のソースフォロア回路１２７は、負荷
抵抗素子１２７ｂのゲート電極に一定電圧Ｖggが印加さ
れていることから、フローティング・ディフュージョン
（ＦＤ）からの電圧信号ＶFDを、ゲイン≒＋０．８（符
号の＋は非反転を示す）として、差分増幅回路１２５の
第１の出力素子１２５ａのゲート電極に供給する。
抵抗素子１２７ｂのゲート電極に一定電圧Ｖggが印加さ
れていることから、フローティング・ディフュージョン
（ＦＤ）からの電圧信号ＶFDを、ゲイン≒＋０．８（符
号の＋は非反転を示す）として、差分増幅回路１２５の
第１の出力素子１２５ａのゲート電極に供給する。
【００２２】具体的には、第１のソースフォロア回路１
２７に供給される電圧信号ＶFDは、図９（ａ）に示すよ
うに、リセットパルスφｒｓが供給される期間であるリ
セット期間ｔｒと、このリセットパルスφｒｓが供給さ
れてからシフトレジスタ１０２からの信号電荷が供給さ
れるまでの期間であるフィードスルー期間ｔｆ及び蓄積
された信号電荷が電圧変換されて第１のソースフォロア
回路１２７の出力素子１２７ａに供給されるまでの期間
である信号期間ｔｓの３つの期間の信号から形成され
る。
２７に供給される電圧信号ＶFDは、図９（ａ）に示すよ
うに、リセットパルスφｒｓが供給される期間であるリ
セット期間ｔｒと、このリセットパルスφｒｓが供給さ
れてからシフトレジスタ１０２からの信号電荷が供給さ
れるまでの期間であるフィードスルー期間ｔｆ及び蓄積
された信号電荷が電圧変換されて第１のソースフォロア
回路１２７の出力素子１２７ａに供給されるまでの期間
である信号期間ｔｓの３つの期間の信号から形成され
る。
【００２３】そして、リセット期間ｔｒにおいては、フ
ローティング・ディフュージョン（ＦＤ）の初期電圧Ｖ
ｒｄがあらわれ、フィードスルー期間ｔｆにおいては、
フローティング・ディフュージョン（ＦＤ）とリセット
ゲート電極（ＲＧ）間の寄生容量のカップリングの影響
によって、リセットパルスφｒｓの低レベル電位がフロ
ーティング・ディフュージョン（ＦＤ）にあらわれ、信
号期間ｔｓにおいては、蓄積電荷に応じた信号成分があ
らわれることとなる。
ローティング・ディフュージョン（ＦＤ）の初期電圧Ｖ
ｒｄがあらわれ、フィードスルー期間ｔｆにおいては、
フローティング・ディフュージョン（ＦＤ）とリセット
ゲート電極（ＲＧ）間の寄生容量のカップリングの影響
によって、リセットパルスφｒｓの低レベル電位がフロ
ーティング・ディフュージョン（ＦＤ）にあらわれ、信
号期間ｔｓにおいては、蓄積電荷に応じた信号成分があ
らわれることとなる。
【００２４】ここで、電圧信号ＶFDは、図９（ａ）に示
すように、初期電圧Ｖｒｄのレベル波形とリセットパル
スφｒｓの低レベル波形と信号成分とが重畳された波形
を有するため、このまま出力したのでは、不要な信号成
分である初期電圧Ｖｒｄとリセットパルスφｒｓの低レ
ベルとの差分、即ちカップリング量によって、電圧信号
Ｖ2 の振幅が大きくなり、後段に接続される高利得アン
プの入力ダイナミックレンジを越えて、電圧信号Ｖ2 が
カットされてしまい、電圧信号Ｖ2 の良好な増幅を行う
ことができない問題が生ずる。
すように、初期電圧Ｖｒｄのレベル波形とリセットパル
スφｒｓの低レベル波形と信号成分とが重畳された波形
を有するため、このまま出力したのでは、不要な信号成
分である初期電圧Ｖｒｄとリセットパルスφｒｓの低レ
ベルとの差分、即ちカップリング量によって、電圧信号
Ｖ2 の振幅が大きくなり、後段に接続される高利得アン
プの入力ダイナミックレンジを越えて、電圧信号Ｖ2 が
カットされてしまい、電圧信号Ｖ2 の良好な増幅を行う
ことができない問題が生ずる。
【００２５】しかし、この提案例に係る出力回路系１２
１においては、上記ダミーパルス出力部１２３におい
て、電圧信号出力部１２２のリセットゲート電極（Ｒ
Ｇ）にリセットパルスφｒｓが供給されると、これに同
期して、放電用素子１２８のリセットゲート電極（ＤＲ
Ｇ）にもリセットパルスφｒｓが供給されることにな
り、これによって、第２のソースフォロア回路１２９に
おける出力素子１２９ａのゲート電極には、図９（ｂ）
に示すように、リセット期間ｔｒに同期して上限レベル
が初期電圧Ｖｒｄ、下限レベルがリセットパルスφｒｓ
の低レベルであるダミーパルスＶDFD が出力されること
になる。このダミーパルスＶDFD は、この第２のソース
フォロア回路１２９にて電流増幅（ゲイン≒＋０．３）
され、ダミーパルスＶD1として後段の差分増幅回路１２
５における第２の出力素子１２５ｂのゲート電極に供給
される。
１においては、上記ダミーパルス出力部１２３におい
て、電圧信号出力部１２２のリセットゲート電極（Ｒ
Ｇ）にリセットパルスφｒｓが供給されると、これに同
期して、放電用素子１２８のリセットゲート電極（ＤＲ
Ｇ）にもリセットパルスφｒｓが供給されることにな
り、これによって、第２のソースフォロア回路１２９に
おける出力素子１２９ａのゲート電極には、図９（ｂ）
に示すように、リセット期間ｔｒに同期して上限レベル
が初期電圧Ｖｒｄ、下限レベルがリセットパルスφｒｓ
の低レベルであるダミーパルスＶDFD が出力されること
になる。このダミーパルスＶDFD は、この第２のソース
フォロア回路１２９にて電流増幅（ゲイン≒＋０．３）
され、ダミーパルスＶD1として後段の差分増幅回路１２
５における第２の出力素子１２５ｂのゲート電極に供給
される。
【００２６】この場合、差分増幅回路１２５の出力イン
ピーダンスが上記ダミーパルスＶD1によって可変される
ことになり、結果的に図９（ｃ）に示した電圧信号Ｖ1
から上記カップリング量に相当するダミーパルス成分を
差し引くかたちになる。これにより、図９（ｄ）に示す
ように真の信号成分のみを得ることができ、更にこの差
分増幅回路１２５は、この信号成分のみを所定の利得で
増幅し、これを電圧信号Ｖ2 として出力端子１２４を介
して次段の高利得アンプに供給する。
ピーダンスが上記ダミーパルスＶD1によって可変される
ことになり、結果的に図９（ｃ）に示した電圧信号Ｖ1
から上記カップリング量に相当するダミーパルス成分を
差し引くかたちになる。これにより、図９（ｄ）に示す
ように真の信号成分のみを得ることができ、更にこの差
分増幅回路１２５は、この信号成分のみを所定の利得で
増幅し、これを電圧信号Ｖ2 として出力端子１２４を介
して次段の高利得アンプに供給する。
【００２７】これにより、高利得アンプは、上記電圧信
号Ｖ1 からカップリング量を除去した真の信号成分のみ
を高利得で増幅することが可能となり、Ｓ／Ｎの良好な
電圧信号を得ることができる。その結果、この電荷転送
装置を例えばＣＣＤによるイメージセンサの電荷転送段
に利用した場合、カップリング量に相当する余分な信号
成分のない真の信号成分のみを高利得アンプにて増幅し
て、後段の例えば画像処理回路等に供給することがで
き、モニタ装置の画面上に鮮明な画像を映し出すことが
できる。
号Ｖ1 からカップリング量を除去した真の信号成分のみ
を高利得で増幅することが可能となり、Ｓ／Ｎの良好な
電圧信号を得ることができる。その結果、この電荷転送
装置を例えばＣＣＤによるイメージセンサの電荷転送段
に利用した場合、カップリング量に相当する余分な信号
成分のない真の信号成分のみを高利得アンプにて増幅し
て、後段の例えば画像処理回路等に供給することがで
き、モニタ装置の画面上に鮮明な画像を映し出すことが
できる。
【００２８】
【発明が解決しようとする課題】しかし、上述の提案例
に係るＣＣＤラインセンサにおいては、電圧信号出力部
１２２から送出される電圧信号Ｖ1 からカップリング量
を除去できる点で優れるが、まだ解決すべき点が存在す
る。
に係るＣＣＤラインセンサにおいては、電圧信号出力部
１２２から送出される電圧信号Ｖ1 からカップリング量
を除去できる点で優れるが、まだ解決すべき点が存在す
る。
【００２９】それは、この電荷転送装置を組み込んだ電
子機器、例えばイメージスキャナ装置内の温度が変化し
たり、電源電圧の変動などによって、差分増幅回路１２
５の出力端子１２４から出力される電圧信号Ｖ2 にレベ
ル変動が生ずるという問題である。即ち、電圧信号Ｖ2
にレベル変動が生ずると、電圧信号Ｖ2 が後段の高利得
アンプにおける入力ダイナミックレンジ外となってしま
い、その結果、この高利得アンプでの増幅が十分に行わ
れなくなり、イメージスキャナ装置においては、鮮明な
表示画像を得られないという不都合を生ずる。
子機器、例えばイメージスキャナ装置内の温度が変化し
たり、電源電圧の変動などによって、差分増幅回路１２
５の出力端子１２４から出力される電圧信号Ｖ2 にレベ
ル変動が生ずるという問題である。即ち、電圧信号Ｖ2
にレベル変動が生ずると、電圧信号Ｖ2 が後段の高利得
アンプにおける入力ダイナミックレンジ外となってしま
い、その結果、この高利得アンプでの増幅が十分に行わ
れなくなり、イメージスキャナ装置においては、鮮明な
表示画像を得られないという不都合を生ずる。
【００３０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、当該電荷転送装置が
組み込まれてる電子機器内の温度変化や電源電圧の変動
等によって、電圧信号にレベル変動が生じてもこれを是
正することができ、これにより、後段に接続される高利
得アンプの入力ダイナミックレンジに合った電圧信号を
供給することができ、例えばこの電荷転送装置をイメー
ジスキャナ装置の電荷転送段に使用した場合において、
鮮明な表示画像を得ることができる電荷転送装置を提供
することにある。
であり、その目的とするところは、当該電荷転送装置が
組み込まれてる電子機器内の温度変化や電源電圧の変動
等によって、電圧信号にレベル変動が生じてもこれを是
正することができ、これにより、後段に接続される高利
得アンプの入力ダイナミックレンジに合った電圧信号を
供給することができ、例えばこの電荷転送装置をイメー
ジスキャナ装置の電荷転送段に使用した場合において、
鮮明な表示画像を得ることができる電荷転送装置を提供
することにある。
【００３１】
【課題を解決するための手段】本発明に係る電荷転送装
置は、電荷転送部からの信号電荷を電荷電圧変換して電
圧信号Ｖ2 として出力する電圧信号出力手段１と、所定
電圧の基準信号Ｖrefを出力する基準信号出力手段２
と、電圧信号出力手段１からの電圧信号Ｖ2 と基準信号
出力手段２からの基準信号Ｖref の差分を増幅して出力
する差分演算増幅手段３とを設け、電圧信号出力手段１
及び基準信号出力手段２を略々同一の回路定数にして構
成する。
置は、電荷転送部からの信号電荷を電荷電圧変換して電
圧信号Ｖ2 として出力する電圧信号出力手段１と、所定
電圧の基準信号Ｖrefを出力する基準信号出力手段２
と、電圧信号出力手段１からの電圧信号Ｖ2 と基準信号
出力手段２からの基準信号Ｖref の差分を増幅して出力
する差分演算増幅手段３とを設け、電圧信号出力手段１
及び基準信号出力手段２を略々同一の回路定数にして構
成する。
【００３２】この場合、電圧信号出力手段１を、電荷転
送部からの電圧信号Ｖ1 を出力する第１の出力手段８
と、少なくとも電圧信号Ｖ1 のバイアス成分ＶD1を出力
する第２の出力手段１０と、上記第１の出力手段８から
の電圧信号Ｖ1 と第２の出力手段１０からのバイアス成
分ＶD1の差分を増幅して出力する差分増幅手段６とを設
けて構成してもよい。
送部からの電圧信号Ｖ1 を出力する第１の出力手段８
と、少なくとも電圧信号Ｖ1 のバイアス成分ＶD1を出力
する第２の出力手段１０と、上記第１の出力手段８から
の電圧信号Ｖ1 と第２の出力手段１０からのバイアス成
分ＶD1の差分を増幅して出力する差分増幅手段６とを設
けて構成してもよい。
【００３３】また、電圧信号出力手段１を構成する上記
第１の出力手段８、第２の出力手段１０及び差分増幅手
段６を、それぞれソースフォロア回路で構成し、更に基
準信号出力手段２を、上記電圧信号出力手段１を構成す
るソースフォロア回路の段数と同じ段数のソースフォロ
ア回路にて構成してもよい。
第１の出力手段８、第２の出力手段１０及び差分増幅手
段６を、それぞれソースフォロア回路で構成し、更に基
準信号出力手段２を、上記電圧信号出力手段１を構成す
るソースフォロア回路の段数と同じ段数のソースフォロ
ア回路にて構成してもよい。
【００３４】また、基準信号出力手段１を、複数のＮチ
ャンネル形ＭＩＳトランジスタからなるカレントミラー
回路３１及びソースフォロア回路３２で構成することが
できる。
ャンネル形ＭＩＳトランジスタからなるカレントミラー
回路３１及びソースフォロア回路３２で構成することが
できる。
【００３５】また、基準信号出力手段２と差分演算増幅
手段３との間に、差分演算増幅手段３の増幅率を可変制
御する増幅率可変制御手段４１を設けるようにしてもよ
い。
手段３との間に、差分演算増幅手段３の増幅率を可変制
御する増幅率可変制御手段４１を設けるようにしてもよ
い。
【００３６】
【作用】本発明に係る電荷転送装置においては、電荷転
送部からの電圧信号Ｖ2 を出力する電圧信号出力手段１
からの電圧信号Ｖ2 が次段の差分演算増幅手段３に供給
されると共に、所定電圧の基準信号Ｖref を出力する基
準信号出力手段２からの基準信号Ｖref が同じく次段の
差分演算増幅手段３に供給される。
送部からの電圧信号Ｖ2 を出力する電圧信号出力手段１
からの電圧信号Ｖ2 が次段の差分演算増幅手段３に供給
されると共に、所定電圧の基準信号Ｖref を出力する基
準信号出力手段２からの基準信号Ｖref が同じく次段の
差分演算増幅手段３に供給される。
【００３７】このとき、電圧信号出力手段１及び基準信
号出力手段２は、略々同一の回路定数となっているた
め、当該電荷転送装置を設けた電子機器内の温度変化や
電源電圧の変動等により、電圧信号出力手段１からの電
圧信号Ｖ2 にレベル変動が生じた場合、基準信号出力手
段２からの基準信号Ｖref にも同相でかつ同じ量のレベ
ル変動が生ずるため、次段の差分演算増幅手段３にて、
そのレベル変動に相当する信号成分を差し引くことがで
き、電圧信号Ｖ2 のレベル変動を是正することができ
る。
号出力手段２は、略々同一の回路定数となっているた
め、当該電荷転送装置を設けた電子機器内の温度変化や
電源電圧の変動等により、電圧信号出力手段１からの電
圧信号Ｖ2 にレベル変動が生じた場合、基準信号出力手
段２からの基準信号Ｖref にも同相でかつ同じ量のレベ
ル変動が生ずるため、次段の差分演算増幅手段３にて、
そのレベル変動に相当する信号成分を差し引くことがで
き、電圧信号Ｖ2 のレベル変動を是正することができ
る。
【００３８】特に、電圧信号出力手段１を、電荷転送部
からの電圧信号Ｖ1 を出力する第１の出力手段８と、少
なくとも電圧信号Ｖ1 のバイアス成分ＶD1を出力する第
２の出力手段１０と、第１の出力手段８からの電圧信号
Ｖ1 と第２の出力手段１０からのバイアス成分ＶD1の差
分を増幅して出力する差分増幅手段６とを設けて構成し
た場合においては、まず、電荷転送部からの電圧信号Ｖ
1 を出力する第１の出力手段８からの電圧信号Ｖ1 が後
段の差分増幅手段６に供給されると共に、少なくとも電
圧信号Ｖ1 のバイアス成分ＶD1を出力する第２の出力手
段１０からのバイアス成分ＶD1が同じく後段の差分増幅
手段６に供給される。
からの電圧信号Ｖ1 を出力する第１の出力手段８と、少
なくとも電圧信号Ｖ1 のバイアス成分ＶD1を出力する第
２の出力手段１０と、第１の出力手段８からの電圧信号
Ｖ1 と第２の出力手段１０からのバイアス成分ＶD1の差
分を増幅して出力する差分増幅手段６とを設けて構成し
た場合においては、まず、電荷転送部からの電圧信号Ｖ
1 を出力する第１の出力手段８からの電圧信号Ｖ1 が後
段の差分増幅手段６に供給されると共に、少なくとも電
圧信号Ｖ1 のバイアス成分ＶD1を出力する第２の出力手
段１０からのバイアス成分ＶD1が同じく後段の差分増幅
手段６に供給される。
【００３９】差分増幅手段６は、供給された電圧信号Ｖ
1 からバイアス成分ＶD1を除去して増幅する。従って、
この差分増幅手段６から出力される信号Ｖ2 は、第１の
出力手段８からの電圧信号Ｖ1 のうち、バイアス成分Ｖ
D1を除去した真の信号成分を増幅した信号となる。この
ことから、後段の差分演算増幅手段３には、この差分増
幅手段６にて増幅された真の信号成分が供給されると共
に、基準信号出力手段２からの基準信号Ｖref が供給さ
れることになり、この差分演算増幅手段３から出力され
る信号Ｖｏｕｔは、電圧信号Ｖ1 における真の信号成分
であって、かつ温度変化や電源電圧変動等に伴うレベル
変動が是正された信号となり、この差分演算増幅手段３
に後段に接続される例えば高利得アンプの入力ダイナミ
ックレンジに適合したレベルの信号を得ることができ
る。
1 からバイアス成分ＶD1を除去して増幅する。従って、
この差分増幅手段６から出力される信号Ｖ2 は、第１の
出力手段８からの電圧信号Ｖ1 のうち、バイアス成分Ｖ
D1を除去した真の信号成分を増幅した信号となる。この
ことから、後段の差分演算増幅手段３には、この差分増
幅手段６にて増幅された真の信号成分が供給されると共
に、基準信号出力手段２からの基準信号Ｖref が供給さ
れることになり、この差分演算増幅手段３から出力され
る信号Ｖｏｕｔは、電圧信号Ｖ1 における真の信号成分
であって、かつ温度変化や電源電圧変動等に伴うレベル
変動が是正された信号となり、この差分演算増幅手段３
に後段に接続される例えば高利得アンプの入力ダイナミ
ックレンジに適合したレベルの信号を得ることができ
る。
【００４０】また、上記電圧信号出力手段１を構成する
第１の出力手段８、第２の出力手段１０及び差分増幅手
段６をそれぞれソースフォロア回路にて構成し、更に基
準信号出力手段２を、電圧信号出力手段１を構成するソ
ースフォロア回路の段数と同じ段数のソースフォロア回
路にて構成することにより、基準信号出力手段２を、電
圧信号出力手段１とほぼ同一の回路定数にて形成するこ
とができ、更に電圧信号出力手段１と共に同一基板上に
形成することが可能となる。従って、各ソースフォロア
回路の製造上のしきい値変動も次段の差分演算増幅手段
３にて吸収することができることになる。
第１の出力手段８、第２の出力手段１０及び差分増幅手
段６をそれぞれソースフォロア回路にて構成し、更に基
準信号出力手段２を、電圧信号出力手段１を構成するソ
ースフォロア回路の段数と同じ段数のソースフォロア回
路にて構成することにより、基準信号出力手段２を、電
圧信号出力手段１とほぼ同一の回路定数にて形成するこ
とができ、更に電圧信号出力手段１と共に同一基板上に
形成することが可能となる。従って、各ソースフォロア
回路の製造上のしきい値変動も次段の差分演算増幅手段
３にて吸収することができることになる。
【００４１】また、上記差分演算増幅手段３を複数のＮ
チャンネル形ＭＩＳトランジスタからなるカレントミラ
ー回路３１及びソースフォロア回路３２で構成すること
により、この差分演算増幅手段３を、上記電圧信号出力
手段１及び基準信号出力手段２と共に同一基板上に形成
することができ、電荷転送部からその周辺回路である電
圧信号出力手段１、基準信号出力手段２及び差分演算増
幅手段３すべてを１チップにて形成することができ、こ
の電荷転送装置を組み込んだ電子機器の小型化を達成さ
せることができる。
チャンネル形ＭＩＳトランジスタからなるカレントミラ
ー回路３１及びソースフォロア回路３２で構成すること
により、この差分演算増幅手段３を、上記電圧信号出力
手段１及び基準信号出力手段２と共に同一基板上に形成
することができ、電荷転送部からその周辺回路である電
圧信号出力手段１、基準信号出力手段２及び差分演算増
幅手段３すべてを１チップにて形成することができ、こ
の電荷転送装置を組み込んだ電子機器の小型化を達成さ
せることができる。
【００４２】また、差分演算増幅手段３は、電圧信号Ｖ
2 と基準信号Ｖref との差分を増幅するものであるた
め、基準信号出力手段２と差分演算増幅手段３との間
に、この差分演算増幅手段３の増幅率を可変制御する増
幅率可変制御手段４１を設けることにより、電圧信号出
力手段１からの電圧信号Ｖ2 に対する増幅率が可変制御
されることになる。即ち、電圧信号Ｖｏｕｔのレベル
を、例えば後段に選択的に接続される種々の高利得アン
プの入力ダイナミックレンジに合うように可変制御する
ことができ、電荷転送装置自体を後段に接続される高利
得アンプの入出力特性に合わせて設計変更するという手
間を省くことができる。
2 と基準信号Ｖref との差分を増幅するものであるた
め、基準信号出力手段２と差分演算増幅手段３との間
に、この差分演算増幅手段３の増幅率を可変制御する増
幅率可変制御手段４１を設けることにより、電圧信号出
力手段１からの電圧信号Ｖ2 に対する増幅率が可変制御
されることになる。即ち、電圧信号Ｖｏｕｔのレベル
を、例えば後段に選択的に接続される種々の高利得アン
プの入力ダイナミックレンジに合うように可変制御する
ことができ、電荷転送装置自体を後段に接続される高利
得アンプの入出力特性に合わせて設計変更するという手
間を省くことができる。
【００４３】
【実施例】以下、本発明に係る電荷転送装置の２つの実
施例（以下、第１実施例に係る電荷転送装置及び第２実
施例に係る電荷転送装置と記す）を図１〜図４並びに図
９を参照しながら説明する。
施例（以下、第１実施例に係る電荷転送装置及び第２実
施例に係る電荷転送装置と記す）を図１〜図４並びに図
９を参照しながら説明する。
【００４４】これら第１実施例及び第２実施例に係る電
荷転送装置は、原稿の画像や文字等を電気的に画像情報
として読み取りを行うイメージスキャナ装置の電荷転送
段や、供給された信号に対して所定の遅延を行うＣＣＤ
遅延線の電荷転送段などに使用することができる。
荷転送装置は、原稿の画像や文字等を電気的に画像情報
として読み取りを行うイメージスキャナ装置の電荷転送
段や、供給された信号に対して所定の遅延を行うＣＣＤ
遅延線の電荷転送段などに使用することができる。
【００４５】まず、第１実施例に係る電荷転送装置は、
図１に示すように、図示しないＣＣＤにて構成された電
荷転送部からの信号電荷を電圧変換し、更にこの電圧信
号に対して補正を行い、補正電圧信号Ｖ2 として出力す
る補正電圧出力回路１と、所定の基準電圧Ｖref を出力
する基準信号出力回路２と、この基準信号出力回路２か
らの基準信号Ｖref と補正電圧出力回路１からの補正電
圧信号Ｖ2 との差分をとって所定のゲインにて電圧増幅
する差分演算増幅回路３とを有して構成されている。
図１に示すように、図示しないＣＣＤにて構成された電
荷転送部からの信号電荷を電圧変換し、更にこの電圧信
号に対して補正を行い、補正電圧信号Ｖ2 として出力す
る補正電圧出力回路１と、所定の基準電圧Ｖref を出力
する基準信号出力回路２と、この基準信号出力回路２か
らの基準信号Ｖref と補正電圧出力回路１からの補正電
圧信号Ｖ2 との差分をとって所定のゲインにて電圧増幅
する差分演算増幅回路３とを有して構成されている。
【００４６】上記補正電圧出力回路１は、図示しない電
荷転送部の最終段に隣接して形成され、電荷転送部から
転送される信号電荷に応じた電圧信号Ｖ1 を出力する電
荷電圧変換部４と、以下に説明するダミーパルスＶD1の
みを出力するダミーパルス出力部５と、電荷電圧変換部
４からの電圧信号Ｖ1 とダミーパルス出力部５からのダ
ミーパルスＶD1との差分を検出することにより信号成分
のみを抽出し、これを所定の利得で増幅して出力する第
１の差分増幅回路６とから構成されている。
荷転送部の最終段に隣接して形成され、電荷転送部から
転送される信号電荷に応じた電圧信号Ｖ1 を出力する電
荷電圧変換部４と、以下に説明するダミーパルスＶD1の
みを出力するダミーパルス出力部５と、電荷電圧変換部
４からの電圧信号Ｖ1 とダミーパルス出力部５からのダ
ミーパルスＶD1との差分を検出することにより信号成分
のみを抽出し、これを所定の利得で増幅して出力する第
１の差分増幅回路６とから構成されている。
【００４７】電荷電圧変換部４は、フローティング・デ
ィフュージョン（ＦＤ）、リセットゲート電極（ＲＧ）
及びドレイン領域（Ｄ）からなる放電用素子７と、この
放電用素子７の後段に設けられ、かつ直列接続された出
力素子８ａ及び負荷抵抗素子８ｂからなる第１のソース
フォロア回路８とから構成されており、上記出力素子８
ａのゲート電極に、フローティング・ディフュージョン
（ＦＤ）への蓄積電荷に伴う電圧変化が印加され、負荷
抵抗素子８ｂのゲート電極に一定電圧Ｖgg1 が印加され
るように配線接続されている。
ィフュージョン（ＦＤ）、リセットゲート電極（ＲＧ）
及びドレイン領域（Ｄ）からなる放電用素子７と、この
放電用素子７の後段に設けられ、かつ直列接続された出
力素子８ａ及び負荷抵抗素子８ｂからなる第１のソース
フォロア回路８とから構成されており、上記出力素子８
ａのゲート電極に、フローティング・ディフュージョン
（ＦＤ）への蓄積電荷に伴う電圧変化が印加され、負荷
抵抗素子８ｂのゲート電極に一定電圧Ｖgg1 が印加され
るように配線接続されている。
【００４８】ダミーパルス出力部５は、フローティング
・ディフュージョン（ＤＦＤ）、リセットゲート電極
（ＤＲＧ）及びドレイン領域（ＤＤ）からなる放電用素
子９と、この放電用素子９の後段に設けられ、かつ直列
接続された出力素子１０ａ及び負荷抵抗素子１０ｂから
なる第２のソースフォロア回路１０とから構成されてお
り、出力素子１０ａのゲート電極に、リセットゲート電
極（ＤＲＧ）へのリセットパルスφｒｓの印加に伴うフ
ローティング・ディフュージョン（ＤＦＤ）の電圧変化
が印加され、負荷抵抗素子１０ｂのゲート電極に一定電
圧Ｖgg1 が印加されるように配線接続されている。
・ディフュージョン（ＤＦＤ）、リセットゲート電極
（ＤＲＧ）及びドレイン領域（ＤＤ）からなる放電用素
子９と、この放電用素子９の後段に設けられ、かつ直列
接続された出力素子１０ａ及び負荷抵抗素子１０ｂから
なる第２のソースフォロア回路１０とから構成されてお
り、出力素子１０ａのゲート電極に、リセットゲート電
極（ＤＲＧ）へのリセットパルスφｒｓの印加に伴うフ
ローティング・ディフュージョン（ＤＦＤ）の電圧変化
が印加され、負荷抵抗素子１０ｂのゲート電極に一定電
圧Ｖgg1 が印加されるように配線接続されている。
【００４９】第１の差分増幅回路６は、直列接続された
第１の出力素子６ａ及び第２の出力素子６ｂから構成さ
れており、第１の出力素子６ａのゲート電極に、電荷電
圧変換部４における第１のソースフォロア回路８の出力
素子８ａと負荷抵抗素子８ｂとの共通接点電位Ｖ1 が印
加され、第２の出力素子６ｂのゲート電極に、ダミーパ
ルス出力部５における第２のソースフォロア回路１０の
出力素子１０ａと負荷抵抗素子１０ｂとの共通接点電位
ＶD1が印加されるように配線接続されている。
第１の出力素子６ａ及び第２の出力素子６ｂから構成さ
れており、第１の出力素子６ａのゲート電極に、電荷電
圧変換部４における第１のソースフォロア回路８の出力
素子８ａと負荷抵抗素子８ｂとの共通接点電位Ｖ1 が印
加され、第２の出力素子６ｂのゲート電極に、ダミーパ
ルス出力部５における第２のソースフォロア回路１０の
出力素子１０ａと負荷抵抗素子１０ｂとの共通接点電位
ＶD1が印加されるように配線接続されている。
【００５０】上記電荷電圧変換部４における出力素子８
ａ及び負荷抵抗素子８ｂ、ダミーパルス出力部５におけ
る出力素子１０ａ及び負荷抵抗素子１０ｂ並びに第１の
差分増幅回路６における第１及び第２の出力素子６ａ及
び６ｂは、それぞれＮチャネル形ＭＯＳトランジスタに
て形成されている。
ａ及び負荷抵抗素子８ｂ、ダミーパルス出力部５におけ
る出力素子１０ａ及び負荷抵抗素子１０ｂ並びに第１の
差分増幅回路６における第１及び第２の出力素子６ａ及
び６ｂは、それぞれＮチャネル形ＭＯＳトランジスタに
て形成されている。
【００５１】なお、上記第１のソースフォロア回路８に
おける出力素子８ａのドレイン端子及び第２のソースフ
ォロア回路１０における出力素子１０ａのドレイン端子
並びに第１の差分増幅回路６における第１の出力素子６
ａのドレイン端子には、それぞれ電源電圧Ｖｄｄが印加
される。
おける出力素子８ａのドレイン端子及び第２のソースフ
ォロア回路１０における出力素子１０ａのドレイン端子
並びに第１の差分増幅回路６における第１の出力素子６
ａのドレイン端子には、それぞれ電源電圧Ｖｄｄが印加
される。
【００５２】一方、基準信号出力回路２は、直列接続さ
れた出力素子１１ａと負荷抵抗素子１１ｂからなる第１
のソースフォロア回路１１と、直列接続された出力素子
１２ａと負荷抵抗素子１２ｂからなる第２のソースフォ
ロア回路１２と、直列接続された第１の出力素子１３ａ
と第２の出力素子１３ｂからなる第２の差分増幅回路１
３とから構成されている。
れた出力素子１１ａと負荷抵抗素子１１ｂからなる第１
のソースフォロア回路１１と、直列接続された出力素子
１２ａと負荷抵抗素子１２ｂからなる第２のソースフォ
ロア回路１２と、直列接続された第１の出力素子１３ａ
と第２の出力素子１３ｂからなる第２の差分増幅回路１
３とから構成されている。
【００５３】そして、第１のソースフォロア回路１１に
おける出力素子１１ａ及び第２のソースフォロア回路１
２における出力素子１２ａの各ゲート電極には、それぞ
れフローティング・ディフュージョン（ＦＤ）から読み
出される電圧値の平均値の電圧Ｖgg2 が入力端子１４を
介して印加され、第１のソースフォロア回路１１におけ
る負荷抵抗素子１１ｂ及び第２のソースフォロア回路１
２における負荷抵抗素子１２ｂの各ゲート電極に一定電
圧Ｖgg1 が印加されるように配線接続されている。
おける出力素子１１ａ及び第２のソースフォロア回路１
２における出力素子１２ａの各ゲート電極には、それぞ
れフローティング・ディフュージョン（ＦＤ）から読み
出される電圧値の平均値の電圧Ｖgg2 が入力端子１４を
介して印加され、第１のソースフォロア回路１１におけ
る負荷抵抗素子１１ｂ及び第２のソースフォロア回路１
２における負荷抵抗素子１２ｂの各ゲート電極に一定電
圧Ｖgg1 が印加されるように配線接続されている。
【００５４】また、第２の差分増幅回路１３における第
１の出力素子１３ａのゲート電極に、第１のソースフォ
ロア回路１１の出力電位（出力素子１１ａと負荷抵抗素
子１１ｂとの接点電位）ＶS1が印加され、第２の差分増
幅回路１３における第２の出力素子１３ｂのゲート電極
に、第２のソースフォロア回路１２の出力電位（出力素
子１２ａと負荷抵抗素子１２ｂとの接点電位）ＶS2が印
加されるように配線接続されている。
１の出力素子１３ａのゲート電極に、第１のソースフォ
ロア回路１１の出力電位（出力素子１１ａと負荷抵抗素
子１１ｂとの接点電位）ＶS1が印加され、第２の差分増
幅回路１３における第２の出力素子１３ｂのゲート電極
に、第２のソースフォロア回路１２の出力電位（出力素
子１２ａと負荷抵抗素子１２ｂとの接点電位）ＶS2が印
加されるように配線接続されている。
【００５５】上記基準信号出力回路２における第１のソ
ースフォロア回路１１の出力素子１１ａ及び負荷抵抗素
子１１ｂ、第２のソースフォロア回路１２の出力素子１
２ａ及び負荷抵抗素子１２ｂ並びに第２の差分増幅回路
１３の第１及び第２の出力素子１３ａ及び１３ｂは、そ
れぞれＮチャネル形ＭＯＳトランジスタにて形成されて
いる。
ースフォロア回路１１の出力素子１１ａ及び負荷抵抗素
子１１ｂ、第２のソースフォロア回路１２の出力素子１
２ａ及び負荷抵抗素子１２ｂ並びに第２の差分増幅回路
１３の第１及び第２の出力素子１３ａ及び１３ｂは、そ
れぞれＮチャネル形ＭＯＳトランジスタにて形成されて
いる。
【００５６】なお、上記第１のソースフォロア回路１１
における出力素子１１ａのドレイン端子及び第２のソー
スフォロア回路１２における出力素子１２ａのドレイン
端子並びに第２の差分増幅回路１３における第１の出力
素子１３ａのドレイン端子には、それぞれ電源電圧Ｖｄ
ｄが印加される。
における出力素子１１ａのドレイン端子及び第２のソー
スフォロア回路１２における出力素子１２ａのドレイン
端子並びに第２の差分増幅回路１３における第１の出力
素子１３ａのドレイン端子には、それぞれ電源電圧Ｖｄ
ｄが印加される。
【００５７】他方、上記差分演算増幅回路３は、その反
転入力端子３ａが、抵抗Ｒｉを介して基準信号出力回路
２における第２の差分増幅回路１３を構成する第１の出
力素子１３ａと第２の出力素子１３ｂとの接続点に接続
されると共に、負帰還抵抗Ｒｆを介して当該差分演算増
幅回路３の出力端子３ｃに接続されている。また、非反
転入力端子３ｂは、補正電圧出力回路１の第１の差分増
幅回路６を構成する第１の出力素子６ａと第２の出力素
子６ｂとの接続点に接続されている。
転入力端子３ａが、抵抗Ｒｉを介して基準信号出力回路
２における第２の差分増幅回路１３を構成する第１の出
力素子１３ａと第２の出力素子１３ｂとの接続点に接続
されると共に、負帰還抵抗Ｒｆを介して当該差分演算増
幅回路３の出力端子３ｃに接続されている。また、非反
転入力端子３ｂは、補正電圧出力回路１の第１の差分増
幅回路６を構成する第１の出力素子６ａと第２の出力素
子６ｂとの接続点に接続されている。
【００５８】そして、この第１実施例においては、補正
電圧出力回路１と基準信号出力回路２の回路定数がほぼ
同一となっている。即ち、補正電圧出力回路１を構成す
る第１のソースフォロア回路８、第２のソースフォロア
回路１０及び第１の差分増幅回路６が、基準信号出力回
路２を構成する第１のソースフォロア回路１１、第２の
ソースフォロア回路１２及び第２の差分増幅回路１３に
それぞれ対応し、更にこれら回路の回路定数が１対１で
ほぼ同一に設定されている。
電圧出力回路１と基準信号出力回路２の回路定数がほぼ
同一となっている。即ち、補正電圧出力回路１を構成す
る第１のソースフォロア回路８、第２のソースフォロア
回路１０及び第１の差分増幅回路６が、基準信号出力回
路２を構成する第１のソースフォロア回路１１、第２の
ソースフォロア回路１２及び第２の差分増幅回路１３に
それぞれ対応し、更にこれら回路の回路定数が１対１で
ほぼ同一に設定されている。
【００５９】なお、この第１実施例に係る電荷転送装置
においては、図示はされていないが、差分演算増幅回路
３から出力される電圧信号Ｖｏｕｔを高利得で増幅して
後段の信号処理回路に供給する高利得アンプが外部に接
続されている。
においては、図示はされていないが、差分演算増幅回路
３から出力される電圧信号Ｖｏｕｔを高利得で増幅して
後段の信号処理回路に供給する高利得アンプが外部に接
続されている。
【００６０】次に、このような構成を有する第１実施例
に係る電荷転送装置の動作を説明する。
に係る電荷転送装置の動作を説明する。
【００６１】まず、放電用素子７におけるフローティン
グ・ディフュージョン（ＦＤ）への信号電荷の転送に先
立って、放電用素子７のリセットゲート電極（ＲＧ）に
リセットパルスφｒｓが供給される。このリセットパル
スφｒｓが供給されると、上記フローティング・ディフ
ュージョン（ＦＤ）に蓄積されていた信号電荷がドレイ
ン領域（Ｄ）を介して掃き捨てられ、フローティング・
ディフュージョン（ＦＤ）が初期電圧Ｖｒｄにリセット
される。
グ・ディフュージョン（ＦＤ）への信号電荷の転送に先
立って、放電用素子７のリセットゲート電極（ＲＧ）に
リセットパルスφｒｓが供給される。このリセットパル
スφｒｓが供給されると、上記フローティング・ディフ
ュージョン（ＦＤ）に蓄積されていた信号電荷がドレイ
ン領域（Ｄ）を介して掃き捨てられ、フローティング・
ディフュージョン（ＦＤ）が初期電圧Ｖｒｄにリセット
される。
【００６２】フローティング・ディフュージョン（Ｆ
Ｄ）がリセットされると、電荷転送部（図示せず）の最
終段の転送電極下から転送される信号電荷が、このフロ
ーティング・ディフュージョン（ＦＤ）に転送・蓄積さ
れる。これにより、フローティング・ディフュージョン
（ＦＤ）において蓄積された信号電荷の電荷量に応じた
電圧の変化が生ずる。この電圧の変化は、電圧信号ＶFD
として、第１のソースフォロア回路８における出力素子
８ａのゲート電極に供給される。
Ｄ）がリセットされると、電荷転送部（図示せず）の最
終段の転送電極下から転送される信号電荷が、このフロ
ーティング・ディフュージョン（ＦＤ）に転送・蓄積さ
れる。これにより、フローティング・ディフュージョン
（ＦＤ）において蓄積された信号電荷の電荷量に応じた
電圧の変化が生ずる。この電圧の変化は、電圧信号ＶFD
として、第１のソースフォロア回路８における出力素子
８ａのゲート電極に供給される。
【００６３】第１のソースフォロア回路８は、負荷抵抗
素子８ｂのゲート電極に一定電圧Ｖ gg1 が印加されてい
ることから、フローティング・ディフュージョン（Ｆ
Ｄ）からの電圧信号ＶFDを、ゲイン≒＋０．８（符号の
＋は非反転を示す。）として、第１の差分増幅回路６の
第１の出力素子６ａのゲート電極に供給する。
素子８ｂのゲート電極に一定電圧Ｖ gg1 が印加されてい
ることから、フローティング・ディフュージョン（Ｆ
Ｄ）からの電圧信号ＶFDを、ゲイン≒＋０．８（符号の
＋は非反転を示す。）として、第１の差分増幅回路６の
第１の出力素子６ａのゲート電極に供給する。
【００６４】具体的には、第１のソースフォロア回路８
に供給される電圧信号ＶFDは、図９（ａ）に示すよう
に、リセットパルスφｒｓが供給される期間であるリセ
ット期間ｔｒと、このリセットパルスφｒｓが供給され
てから図示しない電荷転送部からの信号電荷が供給され
るまでの期間であるフィードスルー期間ｔｆ及び蓄積さ
れた信号電荷が電圧変換されて第１のソースフォロア回
路８の出力素子８ａに供給されるまでの期間である信号
期間ｔｓの３つの期間の信号から形成される。
に供給される電圧信号ＶFDは、図９（ａ）に示すよう
に、リセットパルスφｒｓが供給される期間であるリセ
ット期間ｔｒと、このリセットパルスφｒｓが供給され
てから図示しない電荷転送部からの信号電荷が供給され
るまでの期間であるフィードスルー期間ｔｆ及び蓄積さ
れた信号電荷が電圧変換されて第１のソースフォロア回
路８の出力素子８ａに供給されるまでの期間である信号
期間ｔｓの３つの期間の信号から形成される。
【００６５】そして、リセット期間ｔｒにおいては、フ
ローティング・ディフュージョン（ＦＤ）の初期電圧Ｖ
ｒｄがあらわれ、フィードスルー期間ｔｆにおいては、
フローティング・ディフュージョン（ＦＤ）とリセット
ゲート電極（ＲＧ）間の寄生容量のカップリングの影響
によって、リセットパルスφｒｓの低レベル電位がフロ
ーティング・ディフュージョン（ＦＤ）にあらわれ、信
号期間ｔｓにおいては、蓄積された信号電荷に応じた電
圧信号があらわれることとなる。
ローティング・ディフュージョン（ＦＤ）の初期電圧Ｖ
ｒｄがあらわれ、フィードスルー期間ｔｆにおいては、
フローティング・ディフュージョン（ＦＤ）とリセット
ゲート電極（ＲＧ）間の寄生容量のカップリングの影響
によって、リセットパルスφｒｓの低レベル電位がフロ
ーティング・ディフュージョン（ＦＤ）にあらわれ、信
号期間ｔｓにおいては、蓄積された信号電荷に応じた電
圧信号があらわれることとなる。
【００６６】ここで、電圧信号ＶFDは、図９（ａ）に示
すように、初期電圧Ｖｒｄのレベル波形とリセットパル
スφｒｓの低レベル波形及び信号成分とが重畳された波
形を有するため、このまま出力したのでは、不要な信号
成分である初期電圧Ｖｒｄとリセットパルスφｒｓの低
レベルとの差分、即ちカップリング量によって、電圧信
号ＶFDの振幅が大きくなり、後段に接続される高利得ア
ンプの入力ダイナミックレンジを超えて、電圧信号ＶFD
がカットされてしまい、電圧信号ＶFDの良好な増幅を行
うことができない問題が生ずる。
すように、初期電圧Ｖｒｄのレベル波形とリセットパル
スφｒｓの低レベル波形及び信号成分とが重畳された波
形を有するため、このまま出力したのでは、不要な信号
成分である初期電圧Ｖｒｄとリセットパルスφｒｓの低
レベルとの差分、即ちカップリング量によって、電圧信
号ＶFDの振幅が大きくなり、後段に接続される高利得ア
ンプの入力ダイナミックレンジを超えて、電圧信号ＶFD
がカットされてしまい、電圧信号ＶFDの良好な増幅を行
うことができない問題が生ずる。
【００６７】しかし、この第１実施例に係る補正電圧出
力回路１においては、上記ダミーパルス出力部５におい
て、電荷電圧変換部４のリセットゲート電極（ＲＧ）に
リセットパルスφｒｓが供給されると、これに同期し
て、放電用素子９のリセットゲート電極（ＤＲＧ）にも
リセットパルスφｒｓが供給されることになり、これに
よって、第２のソースフォロア回路１０における出力素
子１０ａのゲート電極には、図９（ｂ）に示すように、
リセット期間ｔｒに同期して上限レベルが初期電圧Ｖｒ
ｄ、下限レベルがリセットパルスφｒｓの低レベルであ
るダミーパルスＶ DFD が出力されることになる。このダ
ミーパルスＶDFD は、この第２のソースフォロア回路１
０にて電流増幅（ゲイン≒＋０．３）され、ダミーパル
スＶD1として後段の第１の差分増幅回路６における第２
の出力素子６ｂのゲート電極に供給される。
力回路１においては、上記ダミーパルス出力部５におい
て、電荷電圧変換部４のリセットゲート電極（ＲＧ）に
リセットパルスφｒｓが供給されると、これに同期し
て、放電用素子９のリセットゲート電極（ＤＲＧ）にも
リセットパルスφｒｓが供給されることになり、これに
よって、第２のソースフォロア回路１０における出力素
子１０ａのゲート電極には、図９（ｂ）に示すように、
リセット期間ｔｒに同期して上限レベルが初期電圧Ｖｒ
ｄ、下限レベルがリセットパルスφｒｓの低レベルであ
るダミーパルスＶ DFD が出力されることになる。このダ
ミーパルスＶDFD は、この第２のソースフォロア回路１
０にて電流増幅（ゲイン≒＋０．３）され、ダミーパル
スＶD1として後段の第１の差分増幅回路６における第２
の出力素子６ｂのゲート電極に供給される。
【００６８】この場合、第１の差分増幅回路６の出力イ
ンピーダンスが上記ダミーパルスＶ D1によって可変され
ることになり、結果的に図９（ｃ）に示した電圧信号Ｖ
１から上記カップリング量に相当するダミーパルス成分
を差し引くかたちになる。これにより、図９（ｄ）に示
すように真の信号成分のみを得ることができ、更にこの
第１の差分増幅回路６は、この信号成分のみを所定の利
得で増幅し、これを電圧信号Ｖ2 として次段の差分演算
増幅回路３における非反転入力端子に供給する。
ンピーダンスが上記ダミーパルスＶ D1によって可変され
ることになり、結果的に図９（ｃ）に示した電圧信号Ｖ
１から上記カップリング量に相当するダミーパルス成分
を差し引くかたちになる。これにより、図９（ｄ）に示
すように真の信号成分のみを得ることができ、更にこの
第１の差分増幅回路６は、この信号成分のみを所定の利
得で増幅し、これを電圧信号Ｖ2 として次段の差分演算
増幅回路３における非反転入力端子に供給する。
【００６９】一方、上記基準信号出力回路２において
は、第１のソースフォロア回路１１における出力素子８
ａのゲート電極及び第２のソースフォロア回路１２にお
ける出力素子１２ａのゲート電極に、入力端子１４を介
して、上記放電用素子７のフローティング・ディフュー
ジョン（ＦＤ）から出力される電圧値ＶFDの平均値の電
圧Ｖgg2 が印加され、第１のソースフォロア回路１１の
出力電位ＶS1及び第２のソースフォロア回路１２の出力
電位ＶS2がそれぞれ第２の差分増幅回路１３における第
１の出力素子１３ａのゲート電極及び第２の出力素子１
３ｂのゲート電極にそれぞれ印加されることから、第２
の差分増幅回路１３の出力電位、即ち基準信号出力回路
２からの基準信号Ｖref の信号レベルは、差分演算増幅
回路３の非反転入力端子に供給される電位Ｖ2 のほぼ平
均値となる。
は、第１のソースフォロア回路１１における出力素子８
ａのゲート電極及び第２のソースフォロア回路１２にお
ける出力素子１２ａのゲート電極に、入力端子１４を介
して、上記放電用素子７のフローティング・ディフュー
ジョン（ＦＤ）から出力される電圧値ＶFDの平均値の電
圧Ｖgg2 が印加され、第１のソースフォロア回路１１の
出力電位ＶS1及び第２のソースフォロア回路１２の出力
電位ＶS2がそれぞれ第２の差分増幅回路１３における第
１の出力素子１３ａのゲート電極及び第２の出力素子１
３ｂのゲート電極にそれぞれ印加されることから、第２
の差分増幅回路１３の出力電位、即ち基準信号出力回路
２からの基準信号Ｖref の信号レベルは、差分演算増幅
回路３の非反転入力端子に供給される電位Ｖ2 のほぼ平
均値となる。
【００７０】従って、差分演算増幅回路３の出力端子１
６から出力される信号Ｖｏｕｔは、非反転入力端子に供
給される補正電圧出力回路１からの電圧信号Ｖ2 と基準
信号出力回路２からの基準信号Ｖref との差分で、かつ
その差分が増幅率（Ｒｉ＋Ｒｆ）／Ｒｆで増幅された信
号となる。
６から出力される信号Ｖｏｕｔは、非反転入力端子に供
給される補正電圧出力回路１からの電圧信号Ｖ2 と基準
信号出力回路２からの基準信号Ｖref との差分で、かつ
その差分が増幅率（Ｒｉ＋Ｒｆ）／Ｒｆで増幅された信
号となる。
【００７１】上記補正電圧出力回路１、基準信号出力回
路２は、それぞれ６つのＮチャネル形ＭＯＳトランジス
タにて構成されているため、ＣＣＤによる電荷転送部や
放電用素子７及び９と共に同一基板上に形成することが
できる。
路２は、それぞれ６つのＮチャネル形ＭＯＳトランジス
タにて構成されているため、ＣＣＤによる電荷転送部や
放電用素子７及び９と共に同一基板上に形成することが
できる。
【００７２】ところで、この実施例に係る差分演算増幅
回路３は、図２に示すように、カレントミラー回路３１
とソースフォロア回路３２が接続されて構成されてい
る。
回路３は、図２に示すように、カレントミラー回路３１
とソースフォロア回路３２が接続されて構成されてい
る。
【００７３】カレントミラー回路３１は、ソース端子と
ゲート電極とが短絡とされたＰチャネル形ＭＯＳトラン
ジスタ（以下、単に第１のトランジスタと記す）３３
と、この第１のトランジスタ３３とゲート電極が共用と
されたＰチャネル形ＭＯＳトランジスタ（以下、単に第
２のトランジスタと記す）３４と、上記第１のトランジ
スタ３３と直列に接続され、ゲート電極に非反転入力端
子３ｂが接続されたＮチャネル形ＭＯＳトランジスタ
（以下、第３のトランジスタと記す）３５と、上記第２
のトランジスタ３４と直列に接続され、ゲート電極に反
転入力端子３ａが接続されたＮチャネル形ＭＯＳトラン
ジスタ（以下、第４のトランジスタと記す）３６と、こ
れら第３及び第４のトランジスタ３５及び３６の共通の
ソース端子とＧＮＤ間に定電流源（制御電圧Ｖgg）を構
成するＮチャネル形ＭＯＳトランジスタ（以下、第５の
トランジスタと記す）３７とで構成されている。
ゲート電極とが短絡とされたＰチャネル形ＭＯＳトラン
ジスタ（以下、単に第１のトランジスタと記す）３３
と、この第１のトランジスタ３３とゲート電極が共用と
されたＰチャネル形ＭＯＳトランジスタ（以下、単に第
２のトランジスタと記す）３４と、上記第１のトランジ
スタ３３と直列に接続され、ゲート電極に非反転入力端
子３ｂが接続されたＮチャネル形ＭＯＳトランジスタ
（以下、第３のトランジスタと記す）３５と、上記第２
のトランジスタ３４と直列に接続され、ゲート電極に反
転入力端子３ａが接続されたＮチャネル形ＭＯＳトラン
ジスタ（以下、第４のトランジスタと記す）３６と、こ
れら第３及び第４のトランジスタ３５及び３６の共通の
ソース端子とＧＮＤ間に定電流源（制御電圧Ｖgg）を構
成するＮチャネル形ＭＯＳトランジスタ（以下、第５の
トランジスタと記す）３７とで構成されている。
【００７４】ソースフォロア回路３２は、それぞれＮチ
ャネル形ＭＯＳトランジスタからなる出力素子３８と負
荷抵抗素子３９とが直列接続されて構成されている。
ャネル形ＭＯＳトランジスタからなる出力素子３８と負
荷抵抗素子３９とが直列接続されて構成されている。
【００７５】そして、カレントミラー回路３１の出力電
位（第２のトランジスタ３４と第４のトランジスタ３６
との接点電位）Ｖｍがソースフォロア回路３２における
出力素子３８のゲート電極に供給されるように配線接続
され、カレントミラー回路３１の定電流源を構成する第
５のトランジスタ３７のゲート電極及びソースフォロア
回路３２における負荷抵抗素子３９のゲート電極に一定
電位Ｖggが印加されるように配線接続されている。
位（第２のトランジスタ３４と第４のトランジスタ３６
との接点電位）Ｖｍがソースフォロア回路３２における
出力素子３８のゲート電極に供給されるように配線接続
され、カレントミラー回路３１の定電流源を構成する第
５のトランジスタ３７のゲート電極及びソースフォロア
回路３２における負荷抵抗素子３９のゲート電極に一定
電位Ｖggが印加されるように配線接続されている。
【００７６】なお、カレントミラー回路３１における第
１及び第２のトランジスタ３３及び３４のドレイン端子
並びにソースフォロア回路３２における出力素子３８の
ドレイン端子には共通の電源電圧Ｖｄｄが印加される。
１及び第２のトランジスタ３３及び３４のドレイン端子
並びにソースフォロア回路３２における出力素子３８の
ドレイン端子には共通の電源電圧Ｖｄｄが印加される。
【００７７】このように、上記差分演算増幅回路３は、
２つのＰチャネル形ＭＯＳトランジスタ３３及び３４と
５つのＮチャネル形ＭＯＳトランジスタ（３５〜３９）
だけで構成されているため、この差分演算増幅回路３
も、上記補正電圧出力回路１及び基準信号出力回路２と
共に同一基板上に形成することができる。
２つのＰチャネル形ＭＯＳトランジスタ３３及び３４と
５つのＮチャネル形ＭＯＳトランジスタ（３５〜３９）
だけで構成されているため、この差分演算増幅回路３
も、上記補正電圧出力回路１及び基準信号出力回路２と
共に同一基板上に形成することができる。
【００７８】ところで、この差分演算増幅回路３は、図
３に示すように、反転入力端子３ａに供給される基準電
圧Ｖref の電圧値が高いときには実線に示すような特性
を有し、反転入力端子３ａに供給される基準電圧Ｖref
の電圧値が低いときには点線に示すような特性を有す
る。即ち、この差分演算増幅回路３は、反転入力端子３
ａに供給される基準電圧Ｖref の電圧値に応じて動作点
が変化する特性を有しており、この基準電圧Ｖref の値
が、補正電圧出力回路１からの電圧信号Ｖ2 の平均値で
あれば最適動作点に位置することとなる。
３に示すように、反転入力端子３ａに供給される基準電
圧Ｖref の電圧値が高いときには実線に示すような特性
を有し、反転入力端子３ａに供給される基準電圧Ｖref
の電圧値が低いときには点線に示すような特性を有す
る。即ち、この差分演算増幅回路３は、反転入力端子３
ａに供給される基準電圧Ｖref の電圧値に応じて動作点
が変化する特性を有しており、この基準電圧Ｖref の値
が、補正電圧出力回路１からの電圧信号Ｖ2 の平均値で
あれば最適動作点に位置することとなる。
【００７９】いま、この第１実施例に係る電荷転送装置
を組み込んだ電子機器内の温度変化や電源電圧の変動に
より、補正電圧出力回路１から出力される電圧信号Ｖ2
に＋方向のレベル変動が生じた場合を考えると、基準信
号出力回路２の回路定数が補正電圧出力回路１の回路定
数とほぼ同じとなっていることから、電圧信号Ｖ2 に生
じた＋方向のレベル変動に相当する分ほど基準電圧Ｖ
ref も変動することになる。
を組み込んだ電子機器内の温度変化や電源電圧の変動に
より、補正電圧出力回路１から出力される電圧信号Ｖ2
に＋方向のレベル変動が生じた場合を考えると、基準信
号出力回路２の回路定数が補正電圧出力回路１の回路定
数とほぼ同じとなっていることから、電圧信号Ｖ2 に生
じた＋方向のレベル変動に相当する分ほど基準電圧Ｖ
ref も変動することになる。
【００８０】つまり、電圧信号Ｖ2 において＋方向にレ
ベル変動が生じた場合、図３の特性上、その入出力特性
曲線は実線に示すように右側にシフトすることになり、
同時に、基準電圧Ｖref も同じレベル変動分ほど右側に
シフトすることになる。従って、この差分演算増幅回路
３での動作点は、相対的にレベル変動以前の動作点と変
わらず、最適な位置に存することになる。
ベル変動が生じた場合、図３の特性上、その入出力特性
曲線は実線に示すように右側にシフトすることになり、
同時に、基準電圧Ｖref も同じレベル変動分ほど右側に
シフトすることになる。従って、この差分演算増幅回路
３での動作点は、相対的にレベル変動以前の動作点と変
わらず、最適な位置に存することになる。
【００８１】同様に、電圧信号Ｖ2 が−方向にレベル変
動が生じた場合、図３の特性上、その入出力特性曲線
は、今度は、破線に示すように左側にシフトすることに
なり、同時に、基準電圧Ｖref も同じレベル変動分ほど
左側にシフトすることになる。従って、この場合も、差
分演算増幅回路３での動作点は、相対的にレベル変動以
前の動作点と変わらず、最適な位置に存することにな
る。
動が生じた場合、図３の特性上、その入出力特性曲線
は、今度は、破線に示すように左側にシフトすることに
なり、同時に、基準電圧Ｖref も同じレベル変動分ほど
左側にシフトすることになる。従って、この場合も、差
分演算増幅回路３での動作点は、相対的にレベル変動以
前の動作点と変わらず、最適な位置に存することにな
る。
【００８２】このように、第１実施例に係る電荷転送装
置においては、まず、放電用素子にて電圧変換された電
圧信号ＶFDに対して電流増幅を行う第１のソースフォロ
ア回路８らの電圧信号Ｖ1 が後段の第１の差分増幅回路
６に供給されると共に、少なくとも上記電圧信号Ｖ1 の
バイアス成分、即ちカップリング量に相当する信号成分
ＶD1を出力する第２のソースフォロア回路１０からのバ
イアス成分ＶD1が同じく後段の第１の差分増幅回路６に
供給される。
置においては、まず、放電用素子にて電圧変換された電
圧信号ＶFDに対して電流増幅を行う第１のソースフォロ
ア回路８らの電圧信号Ｖ1 が後段の第１の差分増幅回路
６に供給されると共に、少なくとも上記電圧信号Ｖ1 の
バイアス成分、即ちカップリング量に相当する信号成分
ＶD1を出力する第２のソースフォロア回路１０からのバ
イアス成分ＶD1が同じく後段の第１の差分増幅回路６に
供給される。
【００８３】第１の差分増幅回路６は、供給された電圧
信号Ｖ1 からバイアス成分ＶD1を除去して増幅する。従
って、この第１の差分増幅回路６から出力される電圧信
号Ｖ 2 は、第１のソースフォロア回路８からの電圧信号
Ｖ1 のうち、バイアス成分Ｖ D1を除去した真の信号成分
を増幅した信号となる。このことから、後段の差分演算
増幅回路３には、この第１の差分増幅回路６にて増幅さ
れた真の信号成分が供給されると共に、基準信号出力回
路２からの基準信号Ｖref が供給されることになり、こ
の差分演算増幅回路３から出力される信号Ｖｏｕｔは、
電圧信号Ｖ2 における真の信号成分の増幅信号であっ
て、かつ温度変化や電源電圧変動等に伴うレベル変動が
是正された信号となり、この差分演算増幅回路３の後段
に接続される例えば高利得アンプの入力ダイナミックレ
ンジに適合したレベルの信号を得ることができる。
信号Ｖ1 からバイアス成分ＶD1を除去して増幅する。従
って、この第１の差分増幅回路６から出力される電圧信
号Ｖ 2 は、第１のソースフォロア回路８からの電圧信号
Ｖ1 のうち、バイアス成分Ｖ D1を除去した真の信号成分
を増幅した信号となる。このことから、後段の差分演算
増幅回路３には、この第１の差分増幅回路６にて増幅さ
れた真の信号成分が供給されると共に、基準信号出力回
路２からの基準信号Ｖref が供給されることになり、こ
の差分演算増幅回路３から出力される信号Ｖｏｕｔは、
電圧信号Ｖ2 における真の信号成分の増幅信号であっ
て、かつ温度変化や電源電圧変動等に伴うレベル変動が
是正された信号となり、この差分演算増幅回路３の後段
に接続される例えば高利得アンプの入力ダイナミックレ
ンジに適合したレベルの信号を得ることができる。
【００８４】また、上記補正電圧出力回路１を構成する
第１のソースフォロア回路８、第２のソースフォロア回
路及び第１の差分増幅回路をそれぞれＮチャネル形ＭＯ
Ｓトランジスタによるソースフォロア回路にて構成し、
更に基準信号出力回路２を、補正電圧出力回路１を構成
するソースフォロア回路の段数と同じ段数のソースフォ
ロア回路にて構成することにより、基準信号出力回路２
を、補正電圧出力回路１とほぼ同一の回路定数にて形成
することができ、更に補正電圧出力回路１と共に同一基
板上に形成することが可能となる。従って、各ソースフ
ォロア回路の製造上のばらつき、例えばしきい値変動も
次段の差分演算増幅回路３にて吸収することができ、安
定した入出力特性をもたせることができる。
第１のソースフォロア回路８、第２のソースフォロア回
路及び第１の差分増幅回路をそれぞれＮチャネル形ＭＯ
Ｓトランジスタによるソースフォロア回路にて構成し、
更に基準信号出力回路２を、補正電圧出力回路１を構成
するソースフォロア回路の段数と同じ段数のソースフォ
ロア回路にて構成することにより、基準信号出力回路２
を、補正電圧出力回路１とほぼ同一の回路定数にて形成
することができ、更に補正電圧出力回路１と共に同一基
板上に形成することが可能となる。従って、各ソースフ
ォロア回路の製造上のばらつき、例えばしきい値変動も
次段の差分演算増幅回路３にて吸収することができ、安
定した入出力特性をもたせることができる。
【００８５】このようなことから、この電荷転送装置を
例えばイメージスキャナ装置の電荷転送段に利用した場
合、モニタ装置等に鮮明な再生画像を表示させることが
でき、また、この電荷転送装置を例えばＣＣＤ遅延線の
電荷転送段に利用した場合、遅延される信号のＳ／Ｎを
向上させることができ、後段での信号処理を軽減させる
ことができる。
例えばイメージスキャナ装置の電荷転送段に利用した場
合、モニタ装置等に鮮明な再生画像を表示させることが
でき、また、この電荷転送装置を例えばＣＣＤ遅延線の
電荷転送段に利用した場合、遅延される信号のＳ／Ｎを
向上させることができ、後段での信号処理を軽減させる
ことができる。
【００８６】また、上記差分演算増幅回路３を複数のＮ
チャンネル形ＭＯＳトランジスタからなるカレントミラ
ー回路３１及びソースフォロア回路３２で構成すること
により、この差分演算増幅回路３を、上記補正電圧出力
回路１及び基準信号出力回路２と共に同一基板上に形成
することができ、電荷転送部からその周辺回路である補
正電圧出力回路１、基準信号出力回路２及び差分演算増
幅回路３すべてを１チップにて形成することができ、こ
の電荷転送装置を組み込んだ電子機器の小型化を達成さ
せることができる。
チャンネル形ＭＯＳトランジスタからなるカレントミラ
ー回路３１及びソースフォロア回路３２で構成すること
により、この差分演算増幅回路３を、上記補正電圧出力
回路１及び基準信号出力回路２と共に同一基板上に形成
することができ、電荷転送部からその周辺回路である補
正電圧出力回路１、基準信号出力回路２及び差分演算増
幅回路３すべてを１チップにて形成することができ、こ
の電荷転送装置を組み込んだ電子機器の小型化を達成さ
せることができる。
【００８７】次に、第２実施例に係る電荷転送装置を図
４に基づいて説明する。なお、上記第１実施例に係る電
荷転送装置と同じ動作を示す構成（回路）には同符号を
付し、その詳細な説明を省略する。
４に基づいて説明する。なお、上記第１実施例に係る電
荷転送装置と同じ動作を示す構成（回路）には同符号を
付し、その詳細な説明を省略する。
【００８８】この第２の実施例に係る電荷転送装置は、
上記第１実施例に係る電荷転送装置とほぼ同じ構成を有
するが、基準信号出力回路１と差分演算回路３との間
に、この差分演算増幅回路３の増幅率を可変制御するた
めの増幅率可変制御手段４１を挿入接続した点で異な
る。
上記第１実施例に係る電荷転送装置とほぼ同じ構成を有
するが、基準信号出力回路１と差分演算回路３との間
に、この差分演算増幅回路３の増幅率を可変制御するた
めの増幅率可変制御手段４１を挿入接続した点で異な
る。
【００８９】即ち、この第２の実施例に係る電荷転送装
置は、図４に示すように、上記基準信号出力回路１の第
２の差分増幅回路１３の出力端子と差分演算増幅回路３
の出力端子７ｃとの間に、直列接続した第１〜第４の抵
抗４２〜４５を挿入接続し、第１の抵抗４２及び第２の
抵抗４３の接続点と差分演算増幅回路３の反転入力端子
３ａとの間に第１のセレクタ４６を挿入接続し、第２の
抵抗４３及び第３の抵抗４４の接続点と上記反転入力端
子３ａとの間に第２のセレクタ４７を挿入接続し、第３
の抵抗４４及び第４の抵抗４５の接続点と上記反転入力
端子３ａとの間に第３のセレクタ４８を挿入接続して構
成されている。
置は、図４に示すように、上記基準信号出力回路１の第
２の差分増幅回路１３の出力端子と差分演算増幅回路３
の出力端子７ｃとの間に、直列接続した第１〜第４の抵
抗４２〜４５を挿入接続し、第１の抵抗４２及び第２の
抵抗４３の接続点と差分演算増幅回路３の反転入力端子
３ａとの間に第１のセレクタ４６を挿入接続し、第２の
抵抗４３及び第３の抵抗４４の接続点と上記反転入力端
子３ａとの間に第２のセレクタ４７を挿入接続し、第３
の抵抗４４及び第４の抵抗４５の接続点と上記反転入力
端子３ａとの間に第３のセレクタ４８を挿入接続して構
成されている。
【００９０】そして、第１〜第３のセレクタ４６〜４８
は、それぞれ例えばＮチャネル形ＭＯＳトランジスタに
て構成され、各ゲート電極にそれぞれ外部に通じる入力
端子４９〜５１が接続されている。
は、それぞれ例えばＮチャネル形ＭＯＳトランジスタに
て構成され、各ゲート電極にそれぞれ外部に通じる入力
端子４９〜５１が接続されている。
【００９１】このような第２実施例に係る電荷転送装置
においては、上記第１〜第３のセレクタ４６〜４８のゲ
ート電極の何れかに、入力端子４９，５０及び５１を介
して高レベルの選択信号ＳＥＬ１〜ＳＥＬ３を印加す
る。これにより、差分演算増幅回路３の増幅率を、所望
の値に可変制御することができる。
においては、上記第１〜第３のセレクタ４６〜４８のゲ
ート電極の何れかに、入力端子４９，５０及び５１を介
して高レベルの選択信号ＳＥＬ１〜ＳＥＬ３を印加す
る。これにより、差分演算増幅回路３の増幅率を、所望
の値に可変制御することができる。
【００９２】ここで、直列接続された４つの抵抗４２，
４３，４４及び４５の各抵抗値をそれぞれＲ１，Ｒ２，
Ｒ３及びＲ４としたとき、第１のセレクタ４６に入力端
子４９を介して選択信号ＳＥＬ１を供給した場合の差分
演算増幅回路３の増幅率Ａ1は、以下の（１）式で表さ
れる。
４３，４４及び４５の各抵抗値をそれぞれＲ１，Ｒ２，
Ｒ３及びＲ４としたとき、第１のセレクタ４６に入力端
子４９を介して選択信号ＳＥＬ１を供給した場合の差分
演算増幅回路３の増幅率Ａ1は、以下の（１）式で表さ
れる。
【００９３】 Ａ1 ≒ Ｒ／（Ｒ２＋Ｒ３＋Ｒ４） ………（１） なお、Ｒ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４である。
【００９４】次に、第２のセレクタ４７に入力端子５０
を介して選択信号ＳＥＬ２を供給した場合の差分演算増
幅回路３の増幅率Ａ2 は、以下の（２）式で表される。
を介して選択信号ＳＥＬ２を供給した場合の差分演算増
幅回路３の増幅率Ａ2 は、以下の（２）式で表される。
【００９５】 Ａ2 ≒ Ｒ／（Ｒ３＋Ｒ４） ………（２）
【００９６】次に、第３のセレクタ４８に入力端子５１
を介して選択信号ＳＥＬ３を供給した場合の差分演算増
幅回路３の増幅率Ａ3 は、以下の（３）式で表される。
を介して選択信号ＳＥＬ３を供給した場合の差分演算増
幅回路３の増幅率Ａ3 は、以下の（３）式で表される。
【００９７】 Ａ3 ≒ Ｒ／Ｒ３ ………（３）
【００９８】このように、第２実施例に係る電荷転送装
置においては、上記第１実施例に係る電荷転送装置と同
様に、出力端子１６から出力される信号Ｖｏｕｔは、電
圧信号Ｖ2 における真の信号成分の増幅信号であって、
かつ温度変化や電源電圧変動等に伴うレベル変動が是正
された信号となり、この差分演算増幅回路３の後段に接
続される例えば高利得アンプの入力ダイナミックレンジ
に適合したレベルの信号を得ることができる。
置においては、上記第１実施例に係る電荷転送装置と同
様に、出力端子１６から出力される信号Ｖｏｕｔは、電
圧信号Ｖ2 における真の信号成分の増幅信号であって、
かつ温度変化や電源電圧変動等に伴うレベル変動が是正
された信号となり、この差分演算増幅回路３の後段に接
続される例えば高利得アンプの入力ダイナミックレンジ
に適合したレベルの信号を得ることができる。
【００９９】特に、この第２実施例に係る電荷転送装置
は、基準信号出力回路２と差分演算増幅回路３との間
に、この差分演算増幅回路の増幅率を可変制御する増幅
率可変制御手段４１を設けるようにしたので、補正電圧
電圧出力回路からの電圧信号に対する増幅率が可変制御
されることになる。即ち、電圧信号のレベルを、例えば
後段に選択的に接続される種々の高利得アンプの入力ダ
イナミックレンジに合うように可変制御することがで
き、電荷転送装置自体を後段に接続される高利得アンプ
の入出力特性に合わせて設計変更するという手間を省く
ことができる。
は、基準信号出力回路２と差分演算増幅回路３との間
に、この差分演算増幅回路の増幅率を可変制御する増幅
率可変制御手段４１を設けるようにしたので、補正電圧
電圧出力回路からの電圧信号に対する増幅率が可変制御
されることになる。即ち、電圧信号のレベルを、例えば
後段に選択的に接続される種々の高利得アンプの入力ダ
イナミックレンジに合うように可変制御することがで
き、電荷転送装置自体を後段に接続される高利得アンプ
の入出力特性に合わせて設計変更するという手間を省く
ことができる。
【０１００】なお、上述の第１実施例及び第２実施例に
係る電荷転送装置においては、電荷電圧変換部としてフ
ローティング・ディフュージョンを有する電荷転送装置
に適用した例を示したが、その他、電荷電圧変換部とし
てフローティング・ゲートを有する電荷転送装置にも適
用させることができる。
係る電荷転送装置においては、電荷電圧変換部としてフ
ローティング・ディフュージョンを有する電荷転送装置
に適用した例を示したが、その他、電荷電圧変換部とし
てフローティング・ゲートを有する電荷転送装置にも適
用させることができる。
【０１０１】
【発明の効果】本発明に係る電荷転送装置によれば、電
荷転送部からの信号電荷を電荷電圧変換して電圧信号と
して出力する電圧信号出力手段と、所定電圧の基準信号
を出力する基準信号出力手段と、上記電圧信号出力手段
からの電圧信号と上記基準信号出力手段からの上記基準
信号の差分を増幅して出力する差分演算増幅手段とを設
け、上記電圧信号出力手段及び上記基準信号出力手段を
略々同一の回路定数にして構成するようにしたので、当
該電荷転送装置が組み込まれてる電子機器内の温度変化
や電源電圧の変動等によって、電圧信号にレベル変動が
生じてもこれを是正することができ、これにより、後段
に接続される高利得アンプの入力ダイナミックレンジに
合った電圧信号を供給することができ、例えばこの電荷
転送装置をイメージスキャナ装置の電荷転送段に使用し
た場合において、鮮明な表示画像を得ることができる。
荷転送部からの信号電荷を電荷電圧変換して電圧信号と
して出力する電圧信号出力手段と、所定電圧の基準信号
を出力する基準信号出力手段と、上記電圧信号出力手段
からの電圧信号と上記基準信号出力手段からの上記基準
信号の差分を増幅して出力する差分演算増幅手段とを設
け、上記電圧信号出力手段及び上記基準信号出力手段を
略々同一の回路定数にして構成するようにしたので、当
該電荷転送装置が組み込まれてる電子機器内の温度変化
や電源電圧の変動等によって、電圧信号にレベル変動が
生じてもこれを是正することができ、これにより、後段
に接続される高利得アンプの入力ダイナミックレンジに
合った電圧信号を供給することができ、例えばこの電荷
転送装置をイメージスキャナ装置の電荷転送段に使用し
た場合において、鮮明な表示画像を得ることができる。
【図１】本発明に係る電荷転送装置の第１実施例（以
下、第１実施例に係る電荷転送装置と記す）の要部、特
にその出力回路系を示す回路図である。
下、第１実施例に係る電荷転送装置と記す）の要部、特
にその出力回路系を示す回路図である。
【図２】第１実施例に係る電荷転送装置における出力回
路系の構成回路の１つである差分演算増幅回路を示す回
路図である。
路系の構成回路の１つである差分演算増幅回路を示す回
路図である。
【図３】第１実施例に係る電荷転送装置における出力回
路系の構成回路の１つである差分演算増幅回路の入出力
特性を示す特性図である。
路系の構成回路の１つである差分演算増幅回路の入出力
特性を示す特性図である。
【図４】本発明に係る電荷転送装置の第２実施例の要
部、特にその出力回路系を示すブロック図である。
部、特にその出力回路系を示すブロック図である。
【図５】通常のイメージスキャナ装置に設けられている
一般的なＣＣＤラインセンサの概略構成図である。
一般的なＣＣＤラインセンサの概略構成図である。
【図６】ＣＣＤラインセンサに設けられる従来の出力回
路系を示す回路図である。
路系を示す回路図である。
【図７】従来の出力回路系における各種回路の入出力特
性を示す特性図であり、同図（ａ）はソースフォロア回
路の入出力特性を示し、同図（ｂ）はアナログインバー
タの入出力特性を示す。
性を示す特性図であり、同図（ａ）はソースフォロア回
路の入出力特性を示し、同図（ｂ）はアナログインバー
タの入出力特性を示す。
【図８】提案例に係る出力回路系を示す回路図である。
【図９】提案例に係る出力回路系の信号処理を示すタイ
ミングチャートである。
ミングチャートである。
１ 補正電圧出力回路 ２ 基準信号出力回路 ３ 差分演算増幅回路 ４ 電荷電圧変換部 ５ ダミーパルス出力部 ６及び１３ 第１及び第２の差分増幅回路 ７及び９ 放電用素子 ８及び１１ 第１のソースフォロア回路 １０及び１２ 第２のソースフォロア回路 ３１ カレントミラー回路 ３２ ソースフォロア回路 ４１ 増幅率可変制御手段
Claims (5)
- 【請求項１】 電荷転送部からの信号電荷を電荷電圧変
換して電圧信号として出力する電圧信号出力手段と、 所定の電圧の基準信号を出力する基準信号出力手段と、 上記電圧信号出力手段からの電圧信号と上記基準信号出
力手段からの基準信号の差分を増幅して出力する差分演
算増幅手段とを有し、 上記電圧信号出力手段及び上記基準信号出力手段を略々
同一の回路定数としたことを特徴とする電荷転送装置。 - 【請求項２】 上記電圧信号出力手段は、上記電荷転送
部からの信号電荷を電荷電圧変換して電圧信号として出
力する第１の出力手段と、 少なくとも上記電圧信号のバイアス成分を出力する第２
の出力手段と、 上記第１の出力手段からの電圧信号と上記第２の出力手
段からのバイアス成分の差分を増幅して出力する差分増
幅手段とを有することを特徴とする請求項１記載の電荷
転送装置。 - 【請求項３】 上記電圧信号出力手段の上記第１の出力
手段、第２の出力手段及び差分増幅手段は、それぞれソ
ースフォロア回路で構成され、 上記基準信号出力手段は、上記電圧信号出力手段を構成
する上記ソースフォロア回路の段数と同じ段数のソース
フォロア回路にて構成されていることを特徴とする請求
項２記載の電荷転送装置。 - 【請求項４】 上記基準信号出力手段は、複数のＮチャ
ンネル形ＭＩＳトランジスタからなるカレントミラー回
路及びソースフォロア回路で構成されていることを特徴
とする請求項１、２又は３記載の電荷転送装置。 - 【請求項５】 上記基準信号出力手段と上記差分演算増
幅手段との間に、該第２の差分増幅手段の増幅率を可変
制御する増幅率可変制御手段を設けたことを特徴とする
請求項１〜４のいずれか１記載の電荷転送装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20067593A JP3413664B2 (ja) | 1993-08-12 | 1993-08-12 | 電荷転送装置 |
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