JP2795314B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2795314B2 JP2795314B2 JP8118091A JP11809196A JP2795314B2 JP 2795314 B2 JP2795314 B2 JP 2795314B2 JP 8118091 A JP8118091 A JP 8118091A JP 11809196 A JP11809196 A JP 11809196A JP 2795314 B2 JP2795314 B2 JP 2795314B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- source follower
- stage
- transistor
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 16
- 238000001444 catalytic combustion detection Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Electromagnetism (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像素子（Ｃ
ＣＤ）のアンプ装置等に用いられるソースフォロアアン
プを複数段含むオンチップアンプ型の半導体装置に関す
る。
ＣＤ）のアンプ装置等に用いられるソースフォロアアン
プを複数段含むオンチップアンプ型の半導体装置に関す
る。
【０００２】
【従来の技術】従来、この種のオンチップアンプ型の半
導体装置は、例えば、特開平４−２９８１７６号公報
（その図８の４）に開示されたり、特願平６−３０３５
７２号にて提案されているように、ＣＣＤにおいて、出
力信号を外部に取り出すときの出力インピーダンスの低
減を目的として用いられている。図１４は、後者におけ
るＣＣＤと同様の構成のハイビジョン用ＣＣＤを示す図
である。図１４において、この素子は、フォトダイオー
ド１９と、垂直ＣＣＤ２０と、水平ＣＣＤ２１とを有し
ており、出力アンプ２２が接続されている。フォトダイ
オード１９で光電変換された信号は、垂直ＣＣＤ２０、
水平ＣＣＤ２１により転送され、出力アンプ２２により
増幅され出力される。水平ＣＣＤ２１は駆動周波数を低
下するために２チャンネルより成っている。
導体装置は、例えば、特開平４−２９８１７６号公報
（その図８の４）に開示されたり、特願平６−３０３５
７２号にて提案されているように、ＣＣＤにおいて、出
力信号を外部に取り出すときの出力インピーダンスの低
減を目的として用いられている。図１４は、後者におけ
るＣＣＤと同様の構成のハイビジョン用ＣＣＤを示す図
である。図１４において、この素子は、フォトダイオー
ド１９と、垂直ＣＣＤ２０と、水平ＣＣＤ２１とを有し
ており、出力アンプ２２が接続されている。フォトダイ
オード１９で光電変換された信号は、垂直ＣＣＤ２０、
水平ＣＣＤ２１により転送され、出力アンプ２２により
増幅され出力される。水平ＣＣＤ２１は駆動周波数を低
下するために２チャンネルより成っている。
【０００３】出力アンプ２２としては、図１５に示すよ
うに、３個のドライバトランジスタ２３と、３個のロー
ドトランジスタ２４との計６個のトランジスタから成る
オンチップ３段ソースフォロアアンプが用いられてい
る。この出力アンプはまた、ＶDD端子２と、ＧＮＤ端子
６と、Ｖout 端子１２と、ＦＪ２５と、リセットトラン
ジスタ２６と、リセットドレイン端子２７とを有してい
る。トランジスタは、初段ドライバトランジスタが線形
性を保つためサーフィス型であることを除いては、ノイ
ズ低減のために、全て埋め込み型トランジスタより成っ
ており、各トランジスタのゲート長、ゲート幅は、ゲイ
ン、帯域、消費電力等の設計項目を満たすように設計さ
れる。
うに、３個のドライバトランジスタ２３と、３個のロー
ドトランジスタ２４との計６個のトランジスタから成る
オンチップ３段ソースフォロアアンプが用いられてい
る。この出力アンプはまた、ＶDD端子２と、ＧＮＤ端子
６と、Ｖout 端子１２と、ＦＪ２５と、リセットトラン
ジスタ２６と、リセットドレイン端子２７とを有してい
る。トランジスタは、初段ドライバトランジスタが線形
性を保つためサーフィス型であることを除いては、ノイ
ズ低減のために、全て埋め込み型トランジスタより成っ
ており、各トランジスタのゲート長、ゲート幅は、ゲイ
ン、帯域、消費電力等の設計項目を満たすように設計さ
れる。
【０００４】
【発明が解決しようとする課題】現在、マルチメデイア
技術に対応するように、ＣＣＤを用いたカメラの多機能
化が進んできており、動画と静止画を同一のカメラで撮
像するという用途も要求されている。
技術に対応するように、ＣＣＤを用いたカメラの多機能
化が進んできており、動画と静止画を同一のカメラで撮
像するという用途も要求されている。
【０００５】静止画撮像時は、動画撮像時よりも駆動周
波数が低くてよいため、動画撮像に対応した設計の従来
の半導体装置では、駆動周波数を下げて静止画を撮像す
る場合に、オンチップアンプ帯域および消費電力に無駄
が生じる。
波数が低くてよいため、動画撮像に対応した設計の従来
の半導体装置では、駆動周波数を下げて静止画を撮像す
る場合に、オンチップアンプ帯域および消費電力に無駄
が生じる。
【０００６】本発明の課題は、その無駄を無くした半導
体装置を提供することである。
体装置を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、ソース
フォロアアンプを複数段含む半導体装置において、複数
段のソースフォロアアンプ間の接続をなす配線パターン
を有し、前記配線パターンのうちの出力用の配線パター
ンについては、これをいずれの段のソースフォロアンプ
から取り出すかを選択可能であることを特徴とする半導
体装置が得られる。
フォロアアンプを複数段含む半導体装置において、複数
段のソースフォロアアンプ間の接続をなす配線パターン
を有し、前記配線パターンのうちの出力用の配線パター
ンについては、これをいずれの段のソースフォロアンプ
から取り出すかを選択可能であることを特徴とする半導
体装置が得られる。
【０００８】本発明によればまた、選択候補のソースフ
ォロアンプのそれぞれに対応する複数の出力端子を予め
有することを特徴とする前記半導体装置が得られる。
ォロアンプのそれぞれに対応する複数の出力端子を予め
有することを特徴とする前記半導体装置が得られる。
【０００９】本発明によればさらに、２つの選択候補の
ソースフォロアンプ間には、フィールド酸化膜が形成さ
れていることを特徴とする前記半導体装置が得られる。
ソースフォロアンプ間には、フィールド酸化膜が形成さ
れていることを特徴とする前記半導体装置が得られる。
【００１０】本発明によればまた、選択しないソースフ
ォロアンプの電源端子を接地することを特徴とする前記
半導体装置が得られる。
ォロアンプの電源端子を接地することを特徴とする前記
半導体装置が得られる。
【００１１】本発明によればさらに、複数のソースフォ
ロアアンプはそれぞれ、ドライバトランジスタとロード
トランジスタとを含み、少くとも最後段のソースフォロ
アアンプの前記ロードトランジスタには、そのゲート電
極に対してバイアス電圧を可変に印加するための配線が
施されていることを特徴とする前記半導体装置が得られ
る。
ロアアンプはそれぞれ、ドライバトランジスタとロード
トランジスタとを含み、少くとも最後段のソースフォロ
アアンプの前記ロードトランジスタには、そのゲート電
極に対してバイアス電圧を可変に印加するための配線が
施されていることを特徴とする前記半導体装置が得られ
る。
【００１２】本発明によればまた、複数のソースフォロ
アアンプはそれぞれ、ドライバトランジスタとロードト
ランジスタとを含み、少くとも最後段のソースフォロア
アンプの前記ドライバトランジスタと前記ロードトラン
ジスタにはそれぞれ、両トランジスタの各ゲート電極の
近傍に絶縁膜を介して別ゲート電極がそれぞれ形成され
ており、前記別ゲート電極は、その下部のチャネル領域
がチャネル電化極性と逆極性であると共に、バイアス電
圧を印加するための配線が施されていることを特徴とす
る前記半導体装置が得られる。
アアンプはそれぞれ、ドライバトランジスタとロードト
ランジスタとを含み、少くとも最後段のソースフォロア
アンプの前記ドライバトランジスタと前記ロードトラン
ジスタにはそれぞれ、両トランジスタの各ゲート電極の
近傍に絶縁膜を介して別ゲート電極がそれぞれ形成され
ており、前記別ゲート電極は、その下部のチャネル領域
がチャネル電化極性と逆極性であると共に、バイアス電
圧を印加するための配線が施されていることを特徴とす
る前記半導体装置が得られる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置を説明する。
半導体装置を説明する。
【００１４】図１６に示したように、ソースフォロアア
ンプにおいて、ドライバトランジスタ２３の移動度をμ
D 、ゲート幅をＷD 、ゲート長をＬD 、ゲート容量をＣ
ｏｘD 、しきい値電圧をＶｔD 、入力電圧をＶｉ、出力
電圧をＶｏとすると、ドライバトランジスタの相互コン
ダクタンスｇｍD は、 ｇｍD ＝μD ・ＣｏｘD ・（ＷD ／ＬD ）・（Ｖｉ−Ｖｏ−ＶｔD ）…（１） で表される。
ンプにおいて、ドライバトランジスタ２３の移動度をμ
D 、ゲート幅をＷD 、ゲート長をＬD 、ゲート容量をＣ
ｏｘD 、しきい値電圧をＶｔD 、入力電圧をＶｉ、出力
電圧をＶｏとすると、ドライバトランジスタの相互コン
ダクタンスｇｍD は、 ｇｍD ＝μD ・ＣｏｘD ・（ＷD ／ＬD ）・（Ｖｉ−Ｖｏ−ＶｔD ）…（１） で表される。
【００１５】増幅率が直流成分の増幅率と比較して３ｄ
Ｂ低下する周波数として定義される帯域ｆｔは、負荷容
量をＣとして、 ｆｔ＝２・π・ｇｍD ／Ｃ…（２） で表される。
Ｂ低下する周波数として定義される帯域ｆｔは、負荷容
量をＣとして、 ｆｔ＝２・π・ｇｍD ／Ｃ…（２） で表される。
【００１６】負荷容量Ｃは、次段ドライバトランジスタ
入力容量と配線容量から成っている。また、最終段は外
部回路と接続する事から、他段より負荷容量が大きくな
る。
入力容量と配線容量から成っている。また、最終段は外
部回路と接続する事から、他段より負荷容量が大きくな
る。
【００１７】消費電流Ｉは、定電流源として機能してい
るロードトランジスタ２４により決定され、ロードトラ
ンジスタ２４の移動度をμL 、ゲート幅をＷL 、ゲート
長をＬL 、ゲート容量をＣｏｘL 、しきい値電圧をＶｔ
L 、ゲートソース間の電圧をＶｇｓL （図１４に示した
従来例では、ＶｇｓL は０Ｖに固定されている）とする
と、 Ｉ＝（１／２）・μL −ＣｏｘL ・（ＷL ／ＬL ）・（ＶｇｓL −ＶｔL ）2 …（３） で表される。
るロードトランジスタ２４により決定され、ロードトラ
ンジスタ２４の移動度をμL 、ゲート幅をＷL 、ゲート
長をＬL 、ゲート容量をＣｏｘL 、しきい値電圧をＶｔ
L 、ゲートソース間の電圧をＶｇｓL （図１４に示した
従来例では、ＶｇｓL は０Ｖに固定されている）とする
と、 Ｉ＝（１／２）・μL −ＣｏｘL ・（ＷL ／ＬL ）・（ＶｇｓL −ＶｔL ）2 …（３） で表される。
【００１８】ゲインＧは、ドライバトランジスタ２３の
バックゲートの相互コンダクタンスをｇｍb 、ドライバ
トランジスタ２３のコンダクタンスをｇｄｓD 、ロード
トランジスタ２４のコンダクタンスをｇｄｓL とする
と、 Ｇ＝ｇｍD ／（ｇｍD ＋ｇｍb ＋ｇｄｓD ＋ｇｄｓL ）…（４） で表される。
バックゲートの相互コンダクタンスをｇｍb 、ドライバ
トランジスタ２３のコンダクタンスをｇｄｓD 、ロード
トランジスタ２４のコンダクタンスをｇｄｓL とする
と、 Ｇ＝ｇｍD ／（ｇｍD ＋ｇｍb ＋ｇｄｓD ＋ｇｄｓL ）…（４） で表される。
【００１９】さらに、（４）式に（１）、（３）式を代
入する際に、分母のＷD の係数をａ、ＷL の係数をｂ、
分子のＷD の係数をｃとすると、 Ｇ＝（ｃ・ＷD ）／（ａ・ＷD ＋ｂ・ＷL ）…（５） と書ける。
入する際に、分母のＷD の係数をａ、ＷL の係数をｂ、
分子のＷD の係数をｃとすると、 Ｇ＝（ｃ・ＷD ）／（ａ・ＷD ＋ｂ・ＷL ）…（５） と書ける。
【００２０】また、出力端子２９からの出力電圧Ｖｏの
動作点は、ドライバトランジスタ２３とロードトランジ
スタ２４の抵抗比で決まる。
動作点は、ドライバトランジスタ２３とロードトランジ
スタ２４の抵抗比で決まる。
【００２１】一般に、ソースフォロアアンプは、出力信
号の外部取り出し部に、出力インピーダンス低減のため
に、何段か重ねて用いられる。このような多段ソースフ
ォロアアンプにおいては、最前段から順次ドライバトラ
ンジスタ２３のＷD ／ＬD を大きくすることにより
（１）式に示すｇｍD を大きくすることで、後段にいく
ほど負荷容量が大きくなるという事実に対し、（２）式
に示す帯域がほぼ一定になるようにする（帯域一定化手
段）。
号の外部取り出し部に、出力インピーダンス低減のため
に、何段か重ねて用いられる。このような多段ソースフ
ォロアアンプにおいては、最前段から順次ドライバトラ
ンジスタ２３のＷD ／ＬD を大きくすることにより
（１）式に示すｇｍD を大きくすることで、後段にいく
ほど負荷容量が大きくなるという事実に対し、（２）式
に示す帯域がほぼ一定になるようにする（帯域一定化手
段）。
【００２２】ただし、その場合には、ドライバトランジ
スタ２３のＷD ／ＬD だけ大きくなると、動作点がずれ
るため、ロードトランジスタ２４のＷL ／ＬL も増加さ
せるので、（３）式よりも消費電流が増加する。また、
消費電流は後段にいくほど大きくなっていく。したがっ
て、静止画を撮像する場合には、余分な電流は後段付近
で節約するのが効率的である。
スタ２３のＷD ／ＬD だけ大きくなると、動作点がずれ
るため、ロードトランジスタ２４のＷL ／ＬL も増加さ
せるので、（３）式よりも消費電流が増加する。また、
消費電流は後段にいくほど大きくなっていく。したがっ
て、静止画を撮像する場合には、余分な電流は後段付近
で節約するのが効率的である。
【００２３】消費電流を低減する方法は、いくつか考え
られる。
られる。
【００２４】第１に、マスクによる配線パターン変更に
より、全段を用いるアンプにするか、後段を除いたアン
プにするかを決定する方法である。これは、上述のごと
く、多段ソースフォロアアンプは後段になるほど消費電
流が増加する実情にあることに基づく。即ち、全段を用
いる場合には、高速駆動用の高帯域だが消費電力の大き
いアンプを実現することができる。後段を除いた場合に
は、低速駆動用に帯域を削減して消費電流を抑えたアン
プを実現することができる。
より、全段を用いるアンプにするか、後段を除いたアン
プにするかを決定する方法である。これは、上述のごと
く、多段ソースフォロアアンプは後段になるほど消費電
流が増加する実情にあることに基づく。即ち、全段を用
いる場合には、高速駆動用の高帯域だが消費電力の大き
いアンプを実現することができる。後段を除いた場合に
は、低速駆動用に帯域を削減して消費電流を抑えたアン
プを実現することができる。
【００２５】第２に、後段のロードトランジスタのゲー
トバイアスを可変にすることにより、消費電流と帯域を
調節する方法である。消費電流は、（３）式にしたがっ
てゲートバイアスにより変更できることがわかる。帯域
は、電流が変化すると動作点Ｖｏが変化し、相互コンダ
クタンスが変化するため、（２）式より変更できること
がわかる。この場合には、ゲインと動作点も変化するた
め、両者の変化が許容範囲内で可変となるが、後に図８
〜図１１で示すごとくこの変化は小さいため、かなり広
い範囲にわたって可変となる。また、線形性に関して
は、動作点が低すぎたり高すぎると、入出力特性の線形
領域が減少するが、多段アンプの動作点は一般に後段に
いくほど低くなるため、後段近くのロードトランジスタ
ゲートを可変とした場合に、動作点が高い方の線形性の
リミットを考慮する必要はない。低い方のリミットは、
前述のごとく動作点の変化が小さいため、かなり広い範
囲で可変にできる。
トバイアスを可変にすることにより、消費電流と帯域を
調節する方法である。消費電流は、（３）式にしたがっ
てゲートバイアスにより変更できることがわかる。帯域
は、電流が変化すると動作点Ｖｏが変化し、相互コンダ
クタンスが変化するため、（２）式より変更できること
がわかる。この場合には、ゲインと動作点も変化するた
め、両者の変化が許容範囲内で可変となるが、後に図８
〜図１１で示すごとくこの変化は小さいため、かなり広
い範囲にわたって可変となる。また、線形性に関して
は、動作点が低すぎたり高すぎると、入出力特性の線形
領域が減少するが、多段アンプの動作点は一般に後段に
いくほど低くなるため、後段近くのロードトランジスタ
ゲートを可変とした場合に、動作点が高い方の線形性の
リミットを考慮する必要はない。低い方のリミットは、
前述のごとく動作点の変化が小さいため、かなり広い範
囲で可変にできる。
【００２６】第３に、後段のソースフォロアアンプのト
ランジスタにおいて、従来のゲート電極とは別個に形成
され、下部はサーフィス型となっているゲート電極に、
バイアスしスイッチングする方法である。即ち、この方
法は、ゲート幅ＷD 、ＷL を調節し、消費電流、帯域を
調節する方法である。このとき、ゲート幅縮小の比率を
ドライバトランジスタとロードトランジスタとで等しく
することにより、ゲインと動作点を一定に保つことがで
きる。ゲインは、（５）式から明らかなように、一定で
あることがわかる。動作点もドライバトランジスタとロ
ードトランジスタとの抵抗比で決まることから、一定で
あることがわかる。線形性は変化するものの、問題にな
らないように設計可能である。
ランジスタにおいて、従来のゲート電極とは別個に形成
され、下部はサーフィス型となっているゲート電極に、
バイアスしスイッチングする方法である。即ち、この方
法は、ゲート幅ＷD 、ＷL を調節し、消費電流、帯域を
調節する方法である。このとき、ゲート幅縮小の比率を
ドライバトランジスタとロードトランジスタとで等しく
することにより、ゲインと動作点を一定に保つことがで
きる。ゲインは、（５）式から明らかなように、一定で
あることがわかる。動作点もドライバトランジスタとロ
ードトランジスタとの抵抗比で決まることから、一定で
あることがわかる。線形性は変化するものの、問題にな
らないように設計可能である。
【００２７】以下、図面を参照して、本発明の実施の形
態による半導体装置を詳しく説明する。
態による半導体装置を詳しく説明する。
【００２８】［実施の形態１］図１は、本発明の実施の
形態１による半導体装置を示す回路図である。尚、同図
において、従来例と同一あるいは同様の部分には、図１
５、１６と同符号を付している。
形態１による半導体装置を示す回路図である。尚、同図
において、従来例と同一あるいは同様の部分には、図１
５、１６と同符号を付している。
【００２９】図１を参照して、本半導体装置では、３段
（ｎ＝３）のソースフォロアを形成する６個のトランジ
スタはＮチャンネルになっており、上段はドライバトラ
ンジスタ２３1 〜２３n 、下段はロードトランジスタ２
４1 〜２４n と呼ばれる。
（ｎ＝３）のソースフォロアを形成する６個のトランジ
スタはＮチャンネルになっており、上段はドライバトラ
ンジスタ２３1 〜２３n 、下段はロードトランジスタ２
４1 〜２４n と呼ばれる。
【００３０】これらトランジスタは、最前段のドライバ
トランジスタ２３1 が線形性を保つためにサーフィス型
であることを除いては、ノイズ低減のために全て埋め込
み型トランジスタより成っている。ただし、サイズが大
きいために、ノイズが小さい３段目のドライバトランジ
スタ２３n は、サーフィス型の場合もある。
トランジスタ２３1 が線形性を保つためにサーフィス型
であることを除いては、ノイズ低減のために全て埋め込
み型トランジスタより成っている。ただし、サイズが大
きいために、ノイズが小さい３段目のドライバトランジ
スタ２３n は、サーフィス型の場合もある。
【００３１】ロードトランジスタ２４1 〜２４n のソー
スは、ＧＮＤ端子６に接続されている。１段目のドライ
バトランジスタ２３1 のドレインは、ＶDD端子２と接続
されている。ドライバトランジスタ２３1 のソースは、
ロードトランジスタ２４1 のドレインと接続され、かつ
次段のドライバトランジスタ２３n-1 のゲートに接続さ
れている。２段目のドライバトランジスタ２３n-1 のド
レインは、ＶDD端子２と接続されている。ドライバトラ
ンジスタ２３n-1 のソースは、２段目のロードトランジ
スタ２３n-1 のドレインと接続され、かつ低速駆動用時
は次段のドライバトランジスタ２３n には接続されず、
信号を外部に取り出すために外部回路に接続される（図
中、符号５）。一方、高速駆動用時には、ソースが、次
段のドライバトランジスタ２３n のゲートに接続される
（図中、符号５）。この切り替えは、マスクによる配線
パターンを変更することにより行われる。
スは、ＧＮＤ端子６に接続されている。１段目のドライ
バトランジスタ２３1 のドレインは、ＶDD端子２と接続
されている。ドライバトランジスタ２３1 のソースは、
ロードトランジスタ２４1 のドレインと接続され、かつ
次段のドライバトランジスタ２３n-1 のゲートに接続さ
れている。２段目のドライバトランジスタ２３n-1 のド
レインは、ＶDD端子２と接続されている。ドライバトラ
ンジスタ２３n-1 のソースは、２段目のロードトランジ
スタ２３n-1 のドレインと接続され、かつ低速駆動用時
は次段のドライバトランジスタ２３n には接続されず、
信号を外部に取り出すために外部回路に接続される（図
中、符号５）。一方、高速駆動用時には、ソースが、次
段のドライバトランジスタ２３n のゲートに接続される
（図中、符号５）。この切り替えは、マスクによる配線
パターンを変更することにより行われる。
【００３２】最後段のドライバトランジスタ２３n のソ
ースは、ロードトランジスタ２４nのドレインに接続さ
れ、かつ高速駆動用時には信号を外部に取り出すために
Ｖout 端子３から外部回路に接続される。ドレインは、
ＶDD端子２に接続される。一方、低速駆動用時には、ド
ライバトランジスタ２３n のソースはロードトランジス
タ２３n のドレインと接続され。また、図示はしない
が、ドレインは、使用しない本段のソースフォロアアン
プの消費電流を抑えるために、ＧＮＤ端子６に接続され
る。この切り替えも、マスクによる配線パターン変更す
ることにより行われる。
ースは、ロードトランジスタ２４nのドレインに接続さ
れ、かつ高速駆動用時には信号を外部に取り出すために
Ｖout 端子３から外部回路に接続される。ドレインは、
ＶDD端子２に接続される。一方、低速駆動用時には、ド
ライバトランジスタ２３n のソースはロードトランジス
タ２３n のドレインと接続され。また、図示はしない
が、ドレインは、使用しない本段のソースフォロアアン
プの消費電流を抑えるために、ＧＮＤ端子６に接続され
る。この切り替えも、マスクによる配線パターン変更す
ることにより行われる。
【００３３】また、図示はしないが、３段目のソースフ
ォロアアンプは、フィールド酸化膜により、２段目のソ
ースフォロアアンプと分離されている。これは、低速駆
動用時に、２段目のソースフォロアアンプから外部回路
ヘ出力を取り出す際、出力配線が拡散層上を通ることを
避けるためである。最前段のドライバトランジスタ２３
1 のゲートであるＶin端子１には、信号が入力される。
ロードトランジスタ２４1 〜２４n は、定電流源として
所望の電流が得られるように、ゲートにバイアスされて
いる。図中では、接地されている。
ォロアアンプは、フィールド酸化膜により、２段目のソ
ースフォロアアンプと分離されている。これは、低速駆
動用時に、２段目のソースフォロアアンプから外部回路
ヘ出力を取り出す際、出力配線が拡散層上を通ることを
避けるためである。最前段のドライバトランジスタ２３
1 のゲートであるＶin端子１には、信号が入力される。
ロードトランジスタ２４1 〜２４n は、定電流源として
所望の電流が得られるように、ゲートにバイアスされて
いる。図中では、接地されている。
【００３４】図２は、図１に示した本半導体装置におけ
る１段目のソースフォロアアンプの断面図である。図２
を参照して、各トランジスタは、シリコン基板上のＰウ
ェル１０上に形成されている。実際の固体撮像素子で
は、Ｐウェル１０はＮ型シリコン基板に形成されるた
め、Ｐウェル１０下層にはＮ型基板が存在する。しか
し、図２では、説明の都合上、図示を省略する。ドライ
バトランジスタ（図中、左側）は、Ｐウェル１０内にチ
ャネルが形成されるサーフィス型となっている。他方、
図中右側のロードトランジスタをも含め、他のトランジ
スタは、Ｐウェル１０上部にＮウェル９が形成され、チ
ャネルもＮウェル９内に形成される埋め込み型となって
いる。サーフイス型同士や、埋め込み型同士では、プロ
セスの簡略化のために、ゲート長とゲート幅が異なる以
外は同じ構造となつている。ゲート絶縁膜は、シリコン
酸化膜のみから成る構造か、あるいは、シリコン酸化膜
によって窒化シリコン膜を挟んだ構造（いわゆるＯＮＯ
構造）である。ゲート電極７は、ポリシリコンより成
り、リン等のＮ型不純物を拡散することにより金属とみ
なせる程度に低抵抗化されている。ソース１５、ドレイ
ン１３等の拡散層は、リン等のＮ型不純物をドーブする
ことにより形成される。イオン注入は、Ｐウェル１０の
領域ならびにＮウエル９の領域共に、数百ｋｅＶ、１×
１０12個／ｃｍ2 のオーダーで行われている。
る１段目のソースフォロアアンプの断面図である。図２
を参照して、各トランジスタは、シリコン基板上のＰウ
ェル１０上に形成されている。実際の固体撮像素子で
は、Ｐウェル１０はＮ型シリコン基板に形成されるた
め、Ｐウェル１０下層にはＮ型基板が存在する。しか
し、図２では、説明の都合上、図示を省略する。ドライ
バトランジスタ（図中、左側）は、Ｐウェル１０内にチ
ャネルが形成されるサーフィス型となっている。他方、
図中右側のロードトランジスタをも含め、他のトランジ
スタは、Ｐウェル１０上部にＮウェル９が形成され、チ
ャネルもＮウェル９内に形成される埋め込み型となって
いる。サーフイス型同士や、埋め込み型同士では、プロ
セスの簡略化のために、ゲート長とゲート幅が異なる以
外は同じ構造となつている。ゲート絶縁膜は、シリコン
酸化膜のみから成る構造か、あるいは、シリコン酸化膜
によって窒化シリコン膜を挟んだ構造（いわゆるＯＮＯ
構造）である。ゲート電極７は、ポリシリコンより成
り、リン等のＮ型不純物を拡散することにより金属とみ
なせる程度に低抵抗化されている。ソース１５、ドレイ
ン１３等の拡散層は、リン等のＮ型不純物をドーブする
ことにより形成される。イオン注入は、Ｐウェル１０の
領域ならびにＮウエル９の領域共に、数百ｋｅＶ、１×
１０12個／ｃｍ2 のオーダーで行われている。
【００３５】図３（ａ）〜（ｄ）は、本発明の実施の形
態１による半導体装置の製造工程を示す図である。ま
ず、図３（ａ）において、シリコン基板上にフィールド
酸化膜３０を形成後、Ｐウェル１０とＮウェル９を形成
する。次に、図３（ｂ）において、ゲート酸化膜８と、
リンドーブｎ型ボリシリコン膜３１を形成する。次に、
図３（ｃ）において、エッチングによりゲート電極７を
形成後、拡散層１３、１４、および１５を形成する。次
に、図３（ｄ）において、層間絶縁膜３２を形成後、コ
ンタクトホールを形成し、アルミ配線層３３により配線
を行う。以上説明した工程は、アルミ配線層３３形成時
の配線パターンが異なる以外は、従来のアンプ製造工程
と同じである。
態１による半導体装置の製造工程を示す図である。ま
ず、図３（ａ）において、シリコン基板上にフィールド
酸化膜３０を形成後、Ｐウェル１０とＮウェル９を形成
する。次に、図３（ｂ）において、ゲート酸化膜８と、
リンドーブｎ型ボリシリコン膜３１を形成する。次に、
図３（ｃ）において、エッチングによりゲート電極７を
形成後、拡散層１３、１４、および１５を形成する。次
に、図３（ｄ）において、層間絶縁膜３２を形成後、コ
ンタクトホールを形成し、アルミ配線層３３により配線
を行う。以上説明した工程は、アルミ配線層３３形成時
の配線パターンが異なる以外は、従来のアンプ製造工程
と同じである。
【００３６】図４（ａ）および（ｂ）は本発明の実施の
形態１による半導体装置の配線パターンを示す図であ
り、図４（ｃ）は比較例として従来の半導体装置の配線
パターンを示す図である。
形態１による半導体装置の配線パターンを示す図であ
り、図４（ｃ）は比較例として従来の半導体装置の配線
パターンを示す図である。
【００３７】図４（ａ）において、本半導体装置におい
ては、選択候補のソースフォロアンプのそれぞれ、即
ち、２段目、３段目のソースフォロアアンプの各ＶDD端
子２は、別配線としている（本例では、１段目は、選択
候補ではない。）。また、２つの選択候補のソースフォ
ロアンプ間、即ち、２段目と３段目のソースフォロアア
ンプ間は、その間隔を大きく確保している。このことに
より、本半導体装置においては、ソースフォロアアンプ
を２段構成とした際に、図４（ｂ）に示すごとく、２段
目ソースフォロアアンプからの出力を容易に取り出す
（Ｖout 端子１２）ことが可能であり、また、電源に起
因するノイズの発生を防止できる。他方、図４（ｃ）に
おいては、１〜３段目のＶDD端子２は共通であるし、そ
れらの各間隔は同じである。尚、符号３４はフィールド
酸化膜の境界線を示し、符号３５はコンタクトホールを
示している。
ては、選択候補のソースフォロアンプのそれぞれ、即
ち、２段目、３段目のソースフォロアアンプの各ＶDD端
子２は、別配線としている（本例では、１段目は、選択
候補ではない。）。また、２つの選択候補のソースフォ
ロアンプ間、即ち、２段目と３段目のソースフォロアア
ンプ間は、その間隔を大きく確保している。このことに
より、本半導体装置においては、ソースフォロアアンプ
を２段構成とした際に、図４（ｂ）に示すごとく、２段
目ソースフォロアアンプからの出力を容易に取り出す
（Ｖout 端子１２）ことが可能であり、また、電源に起
因するノイズの発生を防止できる。他方、図４（ｃ）に
おいては、１〜３段目のＶDD端子２は共通であるし、そ
れらの各間隔は同じである。尚、符号３４はフィールド
酸化膜の境界線を示し、符号３５はコンタクトホールを
示している。
【００３８】さて、図４（ａ）は、例えば動画撮像用の
ＣＣＤのアンプに用いる場合等、高速駆動用時の配線パ
ターンを形成し、３段のソースフォロアアンプを構成し
た状態である。一方、図４（ｂ）は、例えば静止画撮像
用のＣＣＤのアンプに用いる場合等、低速駆動用時の配
線パターンを形成し、２段のソースフォロアアンプを構
成した状態である。このように、２段のソースフォロア
アンプを構成した場合等、全段を用いない場合には、用
いない段のソースフォロアアンプ（本例では、３段目）
の本来ＶDD端子とする箇所をＧＮＤ端子６とし、用いな
いソ一スフォロアアンプの消費電流を０アンペアにす
る。
ＣＣＤのアンプに用いる場合等、高速駆動用時の配線パ
ターンを形成し、３段のソースフォロアアンプを構成し
た状態である。一方、図４（ｂ）は、例えば静止画撮像
用のＣＣＤのアンプに用いる場合等、低速駆動用時の配
線パターンを形成し、２段のソースフォロアアンプを構
成した状態である。このように、２段のソースフォロア
アンプを構成した場合等、全段を用いない場合には、用
いない段のソースフォロアアンプ（本例では、３段目）
の本来ＶDD端子とする箇所をＧＮＤ端子６とし、用いな
いソ一スフォロアアンプの消費電流を０アンペアにす
る。
【００３９】［実施の形態２］図５は、本発明の実施の
形態２による半導体装置を示す回路図である。
形態２による半導体装置を示す回路図である。
【００４０】実施の形態２による半導体装置も、実施の
形態１と同様に、３段（ｎ＝３）のソースフォロアを形
成する６個のトランジスタがＮチャンネルになってお
り、上段はドライバトランジスタ２３1 〜２３n 、下段
はロードトランジスタ２４1 〜２４n である。符号１は
Ｖin端子を示し、符号２はＶDD端子を示し、符号６はＧ
ＮＤ端子を示し、符号１２はＶout 端子を示す。
形態１と同様に、３段（ｎ＝３）のソースフォロアを形
成する６個のトランジスタがＮチャンネルになってお
り、上段はドライバトランジスタ２３1 〜２３n 、下段
はロードトランジスタ２４1 〜２４n である。符号１は
Ｖin端子を示し、符号２はＶDD端子を示し、符号６はＧ
ＮＤ端子を示し、符号１２はＶout 端子を示す。
【００４１】３段目のソースフォロアアンプは、２段目
以前とフィールド酸化膜により分離されていない。ま
た、２段目のソースフォロアアンプの出力は、３段目の
ドライバトランジスタ２３n のゲートに配線接続されて
いる。また、２段目と３段目のロードトランジスタ２４
n-1 、２４n のゲートは、ＡＧ端子１１に接続され、バ
イアス可変となっている。これにより、消費電力と帯域
を連続的に変更できるようになっている。
以前とフィールド酸化膜により分離されていない。ま
た、２段目のソースフォロアアンプの出力は、３段目の
ドライバトランジスタ２３n のゲートに配線接続されて
いる。また、２段目と３段目のロードトランジスタ２４
n-1 、２４n のゲートは、ＡＧ端子１１に接続され、バ
イアス可変となっている。これにより、消費電力と帯域
を連続的に変更できるようになっている。
【００４２】ここで、３段ソースフォロアアンプでもっ
て帯域を低下させた場合には、同じ帯域のアンプを２段
で構成するよりも消費電流を小さくすることができる。
これは、３段にすると、最後段ではない２段目の負荷容
量が小さくなる（最後段の負荷容量は外部容量となるの
で大きい）ために２段目の消費電流を小さくできること
による。さらに、３段目のドライバトランジスタの相互
コンダクタンスが、前述した帯域一定化手段における記
載内容から明らかなように、２段目のドライバトランジ
スタよりも大きいこと、即ち、前述の（２）式で決まる
帯域が２段で構成した場合よりも大きくなることによ
り、その余裕分消費電流を小さくできるためである。
て帯域を低下させた場合には、同じ帯域のアンプを２段
で構成するよりも消費電流を小さくすることができる。
これは、３段にすると、最後段ではない２段目の負荷容
量が小さくなる（最後段の負荷容量は外部容量となるの
で大きい）ために２段目の消費電流を小さくできること
による。さらに、３段目のドライバトランジスタの相互
コンダクタンスが、前述した帯域一定化手段における記
載内容から明らかなように、２段目のドライバトランジ
スタよりも大きいこと、即ち、前述の（２）式で決まる
帯域が２段で構成した場合よりも大きくなることによ
り、その余裕分消費電流を小さくできるためである。
【００４３】実施の形態２による半導体装置は、ソース
フォロアアンプを１段のみ含む半導体装置でも実現可能
である。
フォロアアンプを１段のみ含む半導体装置でも実現可能
である。
【００４４】［実施の形態３］実施の形態３による半導
体装置も、図示はしないが、実施の形態１と同様に、３
段のソースフォロアを形成する６個のトランジスタがＮ
チャンネルになっており、上段が３個のドライバトラン
ジスタ、下段が３個のロードトランジスタである。図６
（ａ）は本発明の実施の形態３による半導体装置の要部
として、３段目のソースフォロアアンプを示す上面図で
あり、図６（ｂ）は比較例として従来の半導体装置の３
段目のソースフォロアアンプを示す上面図である。図６
（ａ）および（ｂ）において、符号１３はドレインの拡
散層を示し、符号１４は出力部の拡散層を示し、符号１
５はソースの拡散層を示し、符号１６はドライバトラン
ジスタのゲート電極を示し、符号１７はロードトランジ
スタのゲート電極を示す。
体装置も、図示はしないが、実施の形態１と同様に、３
段のソースフォロアを形成する６個のトランジスタがＮ
チャンネルになっており、上段が３個のドライバトラン
ジスタ、下段が３個のロードトランジスタである。図６
（ａ）は本発明の実施の形態３による半導体装置の要部
として、３段目のソースフォロアアンプを示す上面図で
あり、図６（ｂ）は比較例として従来の半導体装置の３
段目のソースフォロアアンプを示す上面図である。図６
（ａ）および（ｂ）において、符号１３はドレインの拡
散層を示し、符号１４は出力部の拡散層を示し、符号１
５はソースの拡散層を示し、符号１６はドライバトラン
ジスタのゲート電極を示し、符号１７はロードトランジ
スタのゲート電極を示す。
【００４５】図６（ａ）において、実施の形態３による
半導体装置は、３段目のソースフォロアアンプのドライ
バトランジスタおよびロードトランジスタのゲート電極
１６、１７の近傍にそれぞれ、それらの下部がサーフィ
ス型の別ゲート電極１８を設けている。そして、バイア
スを印加してオンした場合には、ゲート電極１６および
１７ならびに別ゲート電極１８全て分のトランジスタに
なり、高周波駆動に対応できる。一方、オフにした場合
には、別ゲート電極１８以外の部分でトランジスタが形
成され、低周波駆動に対応できる。ドライバトランジス
タの別ゲート電極１８の幅の比とロードトランジスタの
別ゲート電極１８の幅の比とを同じにしておけば、動作
点およびゲインを変えることなく、帯域と消費電力を２
段階に変更することができる。
半導体装置は、３段目のソースフォロアアンプのドライ
バトランジスタおよびロードトランジスタのゲート電極
１６、１７の近傍にそれぞれ、それらの下部がサーフィ
ス型の別ゲート電極１８を設けている。そして、バイア
スを印加してオンした場合には、ゲート電極１６および
１７ならびに別ゲート電極１８全て分のトランジスタに
なり、高周波駆動に対応できる。一方、オフにした場合
には、別ゲート電極１８以外の部分でトランジスタが形
成され、低周波駆動に対応できる。ドライバトランジス
タの別ゲート電極１８の幅の比とロードトランジスタの
別ゲート電極１８の幅の比とを同じにしておけば、動作
点およびゲインを変えることなく、帯域と消費電力を２
段階に変更することができる。
【００４６】実施の形態３による構成は、最後段のソー
スフォロアアンプのみに限らず、最後段をも含む後方の
複数段に適用してもよい。また、実施の形態３による半
導体装置も、ソースフォロアアンプを１段のみ含む半導
体装置でも実現可能である。
スフォロアアンプのみに限らず、最後段をも含む後方の
複数段に適用してもよい。また、実施の形態３による半
導体装置も、ソースフォロアアンプを１段のみ含む半導
体装置でも実現可能である。
【００４７】以上説明した実施の形態では、主に、ＣＣ
Ｄに適用するオンチプアンプについて述べているが、本
発明はこれに限定されるものではなく、多段のソースフ
ォロアアンプ全般に応用できる。また、本発明は、Ｎチ
ャンネルの場合について述べているが、Ｐチャンネルの
場合にも簡単な変更で応用できる。
Ｄに適用するオンチプアンプについて述べているが、本
発明はこれに限定されるものではなく、多段のソースフ
ォロアアンプ全般に応用できる。また、本発明は、Ｎチ
ャンネルの場合について述べているが、Ｐチャンネルの
場合にも簡単な変更で応用できる。
【００４８】
［実施例１］実施例１では、実施の形態１による半導体
装置の特性を検証する。各トランジスタのゲート幅（μ
ｍ）／ゲート長（μｍ）は、ドライバトランジスタが１
段目から８／４、８０／４、および８００／４．５、ロ
ードトランジスタが１段目から１０／２６、１１０／１
０、および１５０／１０である。
装置の特性を検証する。各トランジスタのゲート幅（μ
ｍ）／ゲート長（μｍ）は、ドライバトランジスタが１
段目から８／４、８０／４、および８００／４．５、ロ
ードトランジスタが１段目から１０／２６、１１０／１
０、および１５０／１０である。
【００４９】３段目出力時の入出力特性と消費電流を、
図７に示す。入力１４Ｖのとき、消費電流は３段の合計
で１０ｍＡとなっている。また、ゲインは０．６３、帯
域は３ｄＢダウンの周波数で１４５ＭＨｚである。これ
に対し、２段目出力時、消費電流は図７より５ｍＡとな
ってる。ゲインは０．７１、３ｄＢダウン周波数は４２
ＭＨｚとなる。ＶDDは１５Ｖである。
図７に示す。入力１４Ｖのとき、消費電流は３段の合計
で１０ｍＡとなっている。また、ゲインは０．６３、帯
域は３ｄＢダウンの周波数で１４５ＭＨｚである。これ
に対し、２段目出力時、消費電流は図７より５ｍＡとな
ってる。ゲインは０．７１、３ｄＢダウン周波数は４２
ＭＨｚとなる。ＶDDは１５Ｖである。
【００５０】［実施例２］実施例２では、実施の形態２
による半導体装置の特性を検証する。各トランジスタの
ゲート幅／ゲート長は、実施の形態１と同じにした。
による半導体装置の特性を検証する。各トランジスタの
ゲート幅／ゲート長は、実施の形態１と同じにした。
【００５１】２段目と３段目のロードトランジスタのゲ
ートバイアスＡＧを−５〜０Ｖまで振った場合の出力
を、図８に、２段目消費電流を図９に、３段目消費電流
を図１０に、３ｄＢダウン周波数を図１１に示す。
ートバイアスＡＧを−５〜０Ｖまで振った場合の出力
を、図８に、２段目消費電流を図９に、３段目消費電流
を図１０に、３ｄＢダウン周波数を図１１に示す。
【００５２】３ｄＢダウン周波数は、図１１を参照する
と、−５Ｖのときに４３ＭＨｚであり、０Ｖのときに１
４５ＭＨｚである。そのとき消費電流はそれぞれ、１ｍ
Ａ、１０ｍＡとなっている。ゲインや動作点の変動は、
許容範囲である。また、前述した実施の形態１による２
段のソースフォロアアンプの特性と比較すると、同帯域
で消費電流が５ｍＡから１ｍＡに低減していることがわ
かる。
と、−５Ｖのときに４３ＭＨｚであり、０Ｖのときに１
４５ＭＨｚである。そのとき消費電流はそれぞれ、１ｍ
Ａ、１０ｍＡとなっている。ゲインや動作点の変動は、
許容範囲である。また、前述した実施の形態１による２
段のソースフォロアアンプの特性と比較すると、同帯域
で消費電流が５ｍＡから１ｍＡに低減していることがわ
かる。
【００５３】［実施例３］実施例３では、実施の形態３
による半導体装置の特性を検証する。各トランジスタの
ゲート幅／ゲート長は、実施の形態１と同じにした。ま
た、別ゲート電極によってオフされるゲート幅は、元の
ゲート幅の３／４である。即ち、３段目のドライバトラ
ンジスタのゲート幅は、実質的に、２００μｍ、ロード
トランジスタのゲート幅は、４７．５μｍである。この
場合の別ゲート電極オフ時の出力電圧と消費電流の特性
を図１２に示し、帯域特性を図１３に示す。ゲイン、動
作点は変わらず、帯域が３３ＭＨｚに消費電流が５ｍＡ
に減少している。
による半導体装置の特性を検証する。各トランジスタの
ゲート幅／ゲート長は、実施の形態１と同じにした。ま
た、別ゲート電極によってオフされるゲート幅は、元の
ゲート幅の３／４である。即ち、３段目のドライバトラ
ンジスタのゲート幅は、実質的に、２００μｍ、ロード
トランジスタのゲート幅は、４７．５μｍである。この
場合の別ゲート電極オフ時の出力電圧と消費電流の特性
を図１２に示し、帯域特性を図１３に示す。ゲイン、動
作点は変わらず、帯域が３３ＭＨｚに消費電流が５ｍＡ
に減少している。
【００５４】
【発明の効果】本発明による半導体装置は、ソースフォ
ロアアンプを複数段含む半導体装置において、複数段の
ソースフォロアアンプ間の接続をなす配線パターンを有
し、配線パターンのうちの出力用の配線パターンについ
ては、これをいずれの段のソースフォロアンプから取り
出すかを選択可能である構造であるため、ＣＣＤの駆動
周波数に応じて、消費電流と帯域を変更できる。特に、
低速駆動時に無駄になる帯域、消費電力を低減できる。
また、帯域が小さくなるので、ノイズを低減することも
できる。
ロアアンプを複数段含む半導体装置において、複数段の
ソースフォロアアンプ間の接続をなす配線パターンを有
し、配線パターンのうちの出力用の配線パターンについ
ては、これをいずれの段のソースフォロアンプから取り
出すかを選択可能である構造であるため、ＣＣＤの駆動
周波数に応じて、消費電流と帯域を変更できる。特に、
低速駆動時に無駄になる帯域、消費電力を低減できる。
また、帯域が小さくなるので、ノイズを低減することも
できる。
【図１】本発明の実施の形態１による半導体装置の構成
を示す回路図である。
を示す回路図である。
【図２】本発明の実施の形態１による半導体装置の要部
を示す断面図である。
を示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明の実施の形態１によ
る半導体装置の製造工程を示す図である。
る半導体装置の製造工程を示す図である。
【図４】（ａ）および（ｂ）は本発明の実施の形態１に
よる半導体装置の要部を示す上面図であり、（ｃ）は比
較例による半導体装置の要部を示す上面図である。
よる半導体装置の要部を示す上面図であり、（ｃ）は比
較例による半導体装置の要部を示す上面図である。
【図５】本発明の実施の形態２による半導体装置の構成
を示す回路図である。
を示す回路図である。
【図６】（ａ）は本発明の実施の形態３による半導体装
置の要部を示す上面図であり、（ｂ）は比較例による半
導体装置の要部を示す上面図である。
置の要部を示す上面図であり、（ｂ）は比較例による半
導体装置の要部を示す上面図である。
【図７】本発明の実施の形態１による半導体装置の特性
を示す図である。
を示す図である。
【図８】本発明の実施の形態２による半導体装置の特性
を示す図である。
を示す図である。
【図９】本発明の実施の形態２による半導体装置の特性
を示す図である。
を示す図である。
【図１０】本発明の実施の形態２による半導体装置の特
性を示す図である。
性を示す図である。
【図１１】本発明の実施の形態２による半導体装置の特
性を示す図である。
性を示す図である。
【図１２】本発明の実施の形態３による半導体装置の特
性を示す図である。
性を示す図である。
【図１３】本発明の実施の形態３による半導体装置の特
性を示す図である。
性を示す図である。
【図１４】ハイビジョン用固体撮像素子（ＣＣＤ）の基
本的な構成を示す図である。
本的な構成を示す図である。
【図１５】従来例による半導体装置の構成を示す図であ
る。
る。
【図１６】ソースフォロアアンプの構成を示す図であ
る。
る。
７ ゲート電極 ８ ゲート酸化膜 ９ Ｎウェル １０ Ｐウェル １３、１４、１５ 拡散層 １８ 別ゲート電極 ２３1 〜２３n ドライバトランジスタ ２４1 〜２４n ロードトランジスタ ３０ フィールド酸化膜 ３２ 層間絶縁膜 ３３ アルミ配線層 ３４ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/762 Ｈ０１Ｌ 29/76 ３０１Ｃ Ｈ０３Ｆ 3/50 Ｈ０４Ｎ 5/335 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 21/339 H01L 21/822 H01L 27/04 H01L 27/148 H01L 29/762
Claims (6)
- 【請求項１】 ソースフォロアアンプを複数段含む半導
体装置において、複数段のソースフォロアアンプ間の接
続をなす配線パターンを有し、前記配線パターンのうち
の出力用の配線パターンについては、これをいずれの段
のソースフォロアンプから取り出すかを選択可能である
ことを特徴とする半導体装置。 - 【請求項２】 選択候補のソースフォロアンプのそれぞ
れに対応する複数の出力端子を予め有することを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 ２つの選択候補のソースフォロアンプ間
には、フィールド酸化膜が形成されていることを特徴と
する請求項１または２に記載の半導体装置。 - 【請求項４】 選択しないソースフォロアンプの電源端
子を接地することを特徴とする請求項１乃至３のいずれ
かに記載の半導体装置。 - 【請求項５】 複数のソースフォロアアンプはそれぞ
れ、ドライバトランジスタとロードトランジスタとを含
み、少くとも最後段のソースフォロアアンプの前記ロー
ドトランジスタには、そのゲート電極に対してバイアス
電圧を可変に印加するための配線が施されていることを
特徴とする請求項１乃至４のいずれかに記載の半導体装
置。 - 【請求項６】 複数のソースフォロアアンプはそれぞ
れ、ドライバトランジスタとロードトランジスタとを含
み、少くとも最後段のソースフォロアアンプの前記ドラ
イバトランジスタと前記ロードトランジスタにはそれぞ
れ、両トランジスタの各ゲート電極の近傍に絶縁膜を介
して別ゲート電極がそれぞれ形成されており、前記別ゲ
ート電極は、その下部のチャネル領域がチャネル電化極
性と逆極性であると共に、バイアス電圧を印加するため
の配線が施されていることを特徴とする請求項１乃至４
のいずれかに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118091A JP2795314B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体装置 |
| US08/854,555 US5905256A (en) | 1996-05-13 | 1997-05-12 | Imaging device including output amplifier circuit having variable GAIN BANDWIDTH PRODUCT |
| KR1019970018571A KR100245101B1 (ko) | 1996-05-13 | 1997-05-13 | 출력 증폭기 회로를 포함하는 촬상 장치 및 출력 증폭기의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118091A JP2795314B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307093A JPH09307093A (ja) | 1997-11-28 |
| JP2795314B2 true JP2795314B2 (ja) | 1998-09-10 |
Family
ID=14727782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118091A Expired - Fee Related JP2795314B2 (ja) | 1996-05-13 | 1996-05-13 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5905256A (ja) |
| JP (1) | JP2795314B2 (ja) |
| KR (1) | KR100245101B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274224B2 (en) | 2004-07-29 | 2007-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and camera using same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904200B2 (ja) * | 1997-11-04 | 1999-06-14 | 日本電気株式会社 | 固体撮像素子 |
| KR100296451B1 (ko) * | 1998-09-21 | 2001-10-26 | 윤종용 | 개선된이득을가지는소오스팔로워회로및그것을이용한고체촬상장치의출력회로 |
| JP2002223393A (ja) * | 2000-11-27 | 2002-08-09 | Sanyo Electric Co Ltd | 電荷転送素子 |
| US7005628B2 (en) * | 2001-04-19 | 2006-02-28 | Micron Technology, Inc. | Amplifier with variable signal gain and matched gain bandwidth |
| JP4519558B2 (ja) * | 2004-07-29 | 2010-08-04 | パナソニック株式会社 | 半導体装置およびカメラ |
| US7468500B2 (en) * | 2005-09-13 | 2008-12-23 | Texas Instruments Incorporated | High performance charge detection amplifier for CCD image sensors |
| EP1833162A1 (en) * | 2006-03-06 | 2007-09-12 | Seiko Epson Corporation | Low noise amplifiers for low-power impulse radio ultra-wideband receivers |
| JP4967801B2 (ja) * | 2007-05-17 | 2012-07-04 | ソニー株式会社 | 電源装置および電源装置の動作方法 |
| US9167182B2 (en) | 2011-09-26 | 2015-10-20 | Semiconductor Components Industries, Llc | Charge sensing in image sensors with output channel having multiple-gain output paths |
| FR3012912B1 (fr) * | 2013-11-04 | 2017-04-14 | E2V Semiconductors | Capteur d'image a base de silicium a dynamique de lecture amelioree |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575964B2 (ja) * | 1991-03-27 | 1997-01-29 | 株式会社東芝 | 固体撮像装置 |
| DE69215995T2 (de) * | 1991-07-30 | 1997-05-28 | Philips Electronics Nv | Verstärkerschaltung |
| JP3413664B2 (ja) * | 1993-08-12 | 2003-06-03 | ソニー株式会社 | 電荷転送装置 |
-
1996
- 1996-05-13 JP JP8118091A patent/JP2795314B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-12 US US08/854,555 patent/US5905256A/en not_active Expired - Fee Related
- 1997-05-13 KR KR1019970018571A patent/KR100245101B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274224B2 (en) | 2004-07-29 | 2007-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and camera using same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970077714A (ko) | 1997-12-12 |
| JPH09307093A (ja) | 1997-11-28 |
| US5905256A (en) | 1999-05-18 |
| KR100245101B1 (ko) | 2000-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4613014B2 (ja) | Ｃｍｏｓイメージセンサの単位画素 | |
| JP2795314B2 (ja) | 半導体装置 | |
| KR20050077790A (ko) | 증폭형 고체 촬상 장치 및 그 구동 방법 | |
| JP5108298B2 (ja) | Ｃｍｏｓイメージセンサ | |
| US9899437B2 (en) | CMOS image sensor | |
| JP2904200B2 (ja) | 固体撮像素子 | |
| US5774181A (en) | Charge amplifier for Mos imaging array and method of making same | |
| JP2746154B2 (ja) | 固体撮像素子 | |
| JP3027948B2 (ja) | 半導体装置 | |
| KR100336934B1 (ko) | 다른 게이트 절연막 두께를 갖는 트랜지스터를 사용하는 고체촬상장치 및 그 제조방법 | |
| US5969337A (en) | Integrated photosensing device for active pixel sensor imagers | |
| JP3282663B2 (ja) | オンチップソースフォロアアンプを有する固体撮像素子 | |
| KR100719189B1 (ko) | 반도체 장치 및 카메라 | |
| JP3118889B2 (ja) | Ｃｃｄ撮像素子 | |
| US7468500B2 (en) | High performance charge detection amplifier for CCD image sensors | |
| US7362364B2 (en) | Solid-state image pickup device with photoelectric charge transferrer to a floating diffusion region | |
| JPH05291550A (ja) | 固体撮像装置及びその製造方法 | |
| JP2986752B2 (ja) | 半導体装置 | |
| JP3084034B2 (ja) | 半導体装置 | |
| JP2006228962A (ja) | 固体撮像装置および電子情報機器 | |
| JP3130540B2 (ja) | 信号検出回路 | |
| JP2005183978A (ja) | 電荷伝送素子のための信号電荷コンバータ、出力回路、及びイメージングシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980527 |
|
| LAPS | Cancellation because of no payment of annual fees |