JP4613014B2

JP4613014B2 - Ｃｍｏｓイメージセンサの単位画素

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Publication number: JP4613014B2
Application number: JP2004011645A
Authority: JP
Inventors: 源鎬李
Original assignee: クロステック・キャピタル，リミテッド・ライアビリティ・カンパニー
Priority date: 2003-04-30
Filing date: 2004-01-20
Publication date: 2011-01-12
Anticipated expiration: 2024-01-20
Also published as: US20040217426A1; JP2004336004A; KR100955735B1; KR20040093993A; US6900485B2

Description

本発明はＣＭＯＳイメージセンサに関し、特に、リセット効率を改善させたＣＭＯＳイメージセンサの単位画素に関する。

ＣＭＯＳイメージセンサは、ＣＭＯＳ製造技術を利用した光学的イメージを電気信号に変換する素子であって、光に反応して生成された電子の量を電圧として検知し、信号処理過程を経て画像情報として再現する。ＣＭＯＳイメージセンサは、各種カメラ、医療機器、監視用カメラ、位置確認及び感知のための各種産業機器、おもちゃなどの画像信号を再現する全ての分野に利用可能であり、低電圧駆動と単一チップ化が可能であることから、ますます活用範囲が拡大する傾向にある。

一般に、ＣＭＯＳイメージセンサは、画素数に応じたＭＯＳトランジスターを形成し、これを利用して順に出力を検出するスイッチング方式を採用している。このようなＣＭＯＳイメージセンサは、広く用いられているＣＣＤ（Charge Coupled Device）イメージセンサに比べて駆動方法が簡便であり、かつ多様なスキャニング方式の実現が可能であり、信号処理回路を単一チップに集積できることから製品の小型化を可能にする。また、互換性のあるＣＭＯＳ技術を使用するので製造コストを低減することができ、消費電力も非常に小さいという長所がある。

図１は、従来技術に係るＣＭＯＳイメージセンサの単位画素を示す等価回路図である。図１では、光感知手段であるフォトダイオード（ＰＤ）１１と、４個のトランジスター１２、１４、１５、１６と、２個のキャパシタＣ_F、Ｃ_Pとを備えた構造のＣＭＯＳイメージセンサの単位画素を示している。

図１に示した４個のＮＭＯＳトランジスター１２、１４、１５、１６のうちトランスファートランジスター１２は、フォトダイオード１１で生成された光電荷を、フローティング拡散領域（ＦＤ）１３に移動させる役割をし、リセットトランジスター１４は、信号検出のためにフローティング拡散領域ＦＤに保存されている電荷を排出する役割をし、ドライブトランジスター１５はソースフォロワとしての役割をし、セレクトトランジスター１６はスイッチング及びアドレッシングの役割をする。図１において、キャパシタＣ_Fはフローティング拡散領域ＦＤが有するキャパシタを表し、キャパシタＣ_pはフォトダイオードＰＤが有するキャパシタを表し、Ｖｏｕｔ、ＬｏａｄＴｒはそれぞれ単位画素の出力端、ロードトランジスターを表す。

図２は、図１のリセットトランジスター１４のゲート電圧Ｖｇ及び出力電圧ＲｘＶｏｕｔの特性曲線を示す図である。図２において、横軸はリセットトランジスター１４のゲート電極Ｒｘに印加されるゲート電圧Ｖｇを表し、縦軸はリセットトランジスター１４の出力電圧、即ちソース電圧ＲｘＶｏｕｔを表す。

図２に示すように、リセットトランジスター１４のゲート電圧Ｖｇが増大するにつれて出力電圧ＲｘＶｏｕｔが増大し、所定のゲート電圧では、例えばボディー効果（Body effect）による飽和現象が現れて、出力電圧ＲｘＶｏｕｔが一定の電圧になる特性を示す。また、リセットトランジスター１４が有しているしきい電圧Ｖｔｈによりラグ（lag）現象が発生する。

以上のような従来技術のＣＭＯＳイメージセンサの単位画素では、リセットトランジスター１４のリセット効率を極大化させるためには、リセットトランジスター１４のしきい電圧Ｖｔｈを最大限減少させなければならない。このため、リセットトランジスター１４をネイティブＮＭＯＳＦＥＴ（native n-type metal oxide semiconductor field effect transistor）で形成することが必要となる。

リセットトランジスター１４のしきい電圧Ｖｔｈが減少すれば、ゲート電圧ＲｘＶｏｕｔが上昇するようになる。図２において、ΔＶｏｕｔはしきい電圧Ｖｔｈの減少による出力電圧ＲｘＶｏｕｔの上昇幅を示す。

図３は、図１のリセットトランジスター１４のドレイン電圧Ｖｄと出力電圧ＲｘＶｏｕｔの特性を示す図である。

図３に示すように、特定のドレイン電圧において出力電圧ＲｘＶｏｕｔはゲート電圧Ｖｇの増大に依存して増大し、各曲線間の差はゲート電圧Ｖｇの上昇幅ΔＶｇにより決定される。

しかし、従来技術に係るＣＭＯＳイメージセンサの単位画素では、リセットトランジスター１４のドレインに電源電圧ＶＤＤが供給され、ゲートＲｘが入力端となっているので、しきい電圧Ｖｔｈをさらに低くすることが困難であり、しきい電圧Ｖｔｈを低くできない場合、しきい電圧Ｖｔｈにより出力電圧ＲｘＶｏｕｔのラグ現象が発生するという問題がある。

このような出力電圧ＲｘＶｏｕｔのラグ現象は、リセットトランジスター１４の出力性能を低下させる原因となり、リセットトランジスター１４の出力性能が低下すればフォトダイオードＰＤのリセット効率が低下する。

したがって、リセットトランジスター１４のしきい電圧Ｖｔｈを最大限減少させてフォトダイオードＰＤのリセット効率を増大させることができる方法が要望される。

本発明は、上述した従来の問題点に鑑みてなされたものであって、フォトダイオードのリセット効率の低下を防止するのに適したＣＭＯＳイメージセンサの単位画素を提供することを目的とする。

本発明に係る第１のＣＭＯＳイメージセンサの単位画素は、フォトダイオードと、該フォトダイオード及びフローティング拡散領域の間にソース−ドレイン領域が形成され、ゲートにトランスファー制御信号が印加されるトランスファートランジスターと、前記フローティング拡散領域及び電源電圧端の間にソース−ゲート領域が形成され、ドレインにリセット制御信号が印加されるリセットトランジスターと、ゲートが前記フローティング拡散領域に接続され、ドレインが前記電源電圧端に接続されたドライブトランジスターと、ゲートにセレクト制御信号が印加され、ソースが出力端に接続され、ドレインが前記ドライブトランジスターのソースに接続されたセレクトトランジスターとを備えていることを特徴としている。

また、本発明に係る第２のＣＭＯＳイメージセンサの単位画素は、フォトダイオードと、該フォトダイオード及びフローティング拡散領域の間にソース−ドレイン領域が形成され、ゲートにトランスファー制御信号が印加されるトランスファートランジスターと、前記フォトダイオード及び電源電圧端の間にソース−ゲート領域が形成され、ドレインにリセット制御信号が印加されるリセットトランジスターと、ゲートが前記フローティング拡散領域に接続され、ドレインが前記電源電圧端に接続されたドライブトランジスターと、ゲートにセレクト制御信号が印加され、ソースが出力端に接続され、ドレインが前記ドライブトランジスターのソースに接続されたセレクトトランジスターとを備えていることを特徴としている。

本発明によれば、リセットトランジスターのしきい電圧による出力電圧のラグ現象をなくすことによって、低い入力電圧であっても高いリセット効率を得ることができるＣＭＯＳイメージセンサの単位画素を実現することができる。

また、単位画素内に形成される金属コンタクトの代わりに、縦横比のより大きいバッティングコンタクト構造を採用することによって、製造工程を安定化させることができる。

また、リセットトランジスターの入力端として金属線を利用することによって、入力端のライン抵抗を減少させ、信号遅延を改善することができる。

また、リセットトランジスター及びトランスファートランジスターが形成される第１活性領域とドライブトランジスター及びセレクトトランジスターが形成される第２活性領域とを分離させることによって、隣接するフォトダイオードに及ぼす電源電圧によるリーク電流を抑制できる。

また、リセットトランジスターのしきい電圧減少のためにネイティブＮＭＯＳＦＥＴを適用しなくてもよく、リセットトランジスターの素子特性マージンが大きくなる。

以下、本発明に係る実施の形態を添付する図面を参照しながら説明する。

図４は、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素を示す等価回路図である。

図４に示すように、本実施の形態に係るＣＭＯＳイメージセンサの単位画素は、１個のフォトダイオード（ＰＤ）２１と４個のＮＭＯＳトランジスター２２、２４、２５、２６とを備えて構成されている。４個のＮＭＯＳトランジスターは、フォトダイオード２１に集められた光電荷をフローティング拡散領域（ＦＤ）２３に伝送するために、フォトダイオード２１及びフローティング拡散領域２３の間にソース−ドレイン領域が形成され、ゲートにトランスファー制御信号Ｔｘが印加されるトランスファートランジスター２２と、フローティング拡散領域２３の電位を所望の値に設定し、電荷を排出して、フローティング拡散領域２３をリセットさせるために、フローティング拡散領域２３及び電源電圧ＶＤＤの間にソース−ゲート領域が形成され、ドレインにリセット制御信号Ｒｘが印加されるリセットトランジスター２４と、ソースフォロワバッファ増幅器の役割をするために、ゲートがフローティング拡散領域２３に接続され、ドレインが電源電圧ＶＤＤに接続されたドライブトランジスター２５と、スイッチングによってアドレッシングできるようにゲートにセレクト制御信号Ｓｘが印加され、ソースが出力端Ｖｏｕｔに接続され、ドレインがドライブトランジスター２５のソースに接続されたセレクトトランジスター２６とである。図４において、Ｃｆはフローティング拡散領域ＦＤが有するキャパシタを表し、ＣｐはフォトダイオードＰＤが有するキャパシタを表し、ＬｏａｄＴｒはロードトランジスターを表す。

図５は、図４に示されたリセットトランジスター２４のドレイン電圧Ｖｄと出力電圧、即ちソース電圧ＲｘＶｏｕｔとの特性曲線を示した図である。

リセットトランジスター２４では、入力端がゲートではなくドレインとなっているので、図５に示すように、リセットトランジスター２４が有するしきい電圧によるラグ現象が発生しない。これによってリセットトランジスター２４によるフローティング拡散領域２３のリセット効率を増大させる効果が得られる。例えば、リセットトランジスター２４のしきい電圧が、トランスファートランジスター２２のしきい電圧よりも高く、ドライブトランジスター２５及びセレクトトランジスター２６と同じしきい電圧であってもよい。

図６Ａは、図４に示したＣＭＯＳイメージセンサの単位画素を示す平面図であり、図６Ｂは、図６ＡのＶＩ−ＶＩ線に沿った断面図である。

図６Ａに示すように、第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素は、フォトダイオード２１が形成される第１活性領域２０１と、第１活性領域２０１の幅よりも狭い幅で第１活性領域２０１から所定方向に延長され、フローティング拡散領域２３及びリセットトランジスター２４が形成される第２活性領域２０２と、第２活性領域２０２及び第１活性領域２０１から所定距離を置いて離隔され、第１活性領域２０１の第２活性領域２０２が延長されない側の近傍に位置し、且つドライブトランジスター２５及びセレクトトランジスター２６が形成される第３活性領域２０３とを備えている。ここで、図１に示した従来技術とは異なり、リセットトランジスター２４が形成される第２活性領域２０２と、ドライブトランジスター２５が形成される第３活性領域２０３とが互いに分離されている。

さらに図６Ａに示した構造を詳細に説明すると、第１活性領域２０１と第２活性領域２０２との接合部分の上にトランスファートランジスター２２のゲート電極ＴＧが位置し、第２活性領域２０２の上を電源電圧ＶＤＤが供給されるリセットトランジスター２４のゲート電極ＲＧが横切り、ドライブトランジスター２５のゲート電極ＤＧとセレクトトランジスター２６のゲート電極ＳＧとが所定距離を置いて第３活性領域２０３の上を横切るように形成されている。ここで、各トランジスター２２、２４、２５、２６のゲート電極ＴＧ、ＲＧ、ＤＧ、ＳＧはポリシリコン膜で形成される。

そして、第２活性領域２０２の終端にはリセットトランジスター２４のドレインにリセット制御信号Ｒｘを入力するための入力端２０４が入力端コンタクトＲｘＣＴを介して接続され、入力端コンタクトＲｘＣＴに近接する第３活性領域２０３の一方の終端に電源電圧コンタクトＶＤＤＣＴが接続される。ここで、リセットトランジスター２４の入力端２０４は、金属線を利用して第２活性領域２０２とコンタクトされ、電源電圧コンタクトＶＤＤＣＴとリセットトランジスター２４のゲート電極ＲＧとが接続され、リセットトランジスター２４のゲート電極ＲＧに電源電圧ＶＤＤが供給されるようになっている。この場合、図６Ｃの説明において後述するが、電源電圧コンタクトＶＤＤＣＴとリセットトランジスター２４のゲート電極ＲＧとの接続構造はバッティングコンタクト（Butting contact）構造である。

一方、図６Ａには示していないが、図４に示したように、フローティング拡散領域２３とドライブトランジスター２５のゲート電極ＤＧとが接続され、第３活性領域２０３の他方の終端（電源電圧コンタクトＶＤＤＣＴが接続された終端と反対側の終端）には出力端コンタクトが接続される。

上述したように、第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構造は、図１に示した従来の単位画素の構造とは異なり、リセットトランジスター２４が形成される第２活性領域２０２とドライブトランジスター２５が形成される第３活性領域２０３とが分離されており、リセットトランジスター２４のゲート電極ＲＧに電源電圧ＶＤＤが印加される構造になっている。また、リセット制御信号Ｒｘの入力端２０４がポリシリコン膜で形成されているため、隣接する単位画素と接続されていた従来技術に係るＣＭＯＳイメージセンサとは異なり、金属線を介してリセットトランジスター２４のドレインにリセット制御信号Ｒｘが供給されている。このように、金属線を介してリセット制御信号Ｒｘをリセットトランジスター２４のドレインに印加する場合、ライン抵抗がポリシリコン膜に比べて顕著に減少するという長所がある。また、電源電圧コンタクトＶＤＤＣＴが接続される第３活性領域２０３が、フィールド酸化膜を間に置いてリセットトランジスター２４及びトランスファートランジスター２２が形成される第２活性領域２０２と分離されているので、電源電圧コンタクトＶＤＤＣＴによるフォトダイオード２１へのリーク電流を減少させるという長所がある。

図６Ｂに示すように、ｐ型基板３１上にｐ型エピタキシャル層３２を成長させ、ｐ型エピタキシャル層３２の所定部分にドライブトランジスター２５とセレクトトランジスター２４とを含むｐ型ウェル３３が形成される。

また、ｐ型エピタキシャル層３２の所定部分にフィールド酸化膜３４ａ、３４ｂが形成されるが、ここでフィールド酸化膜３４ｂは、リセットトランジスター２４とドライブトランジスター２５とを分離するためのものである。

また、ｐ型エピタキシャル層３２の選択された領域上にトランスファートランジスター２２のゲート電極ＴＧとリセットトランジスター２４のゲート電極ＲＧとが所定距離を置いて形成され、ｐ型エピタキシャル層３２に形成されたｐ型ウェル３３領域上にドライブトランジスター２５のゲート電極ＤＧとセレクトトランジスター２６のゲート電極ＳＧとが所定距離を置いて形成される。ここで、各ゲート電極ＴＧ、ＲＧ、ＤＧ、ＳＧはポリシリコン膜で形成され、側壁にスペーサ３５が備えられる。

また、トランスファートランジスター２２のゲート電極ＴＧの一端の下のｐ型エピタキシャル層３２内にフォトダイオードＰＤが形成され、トランスファートランジスター２２のゲート電極ＴＧの他端とリセットトランジスター２４のゲート電極ＲＧの一端との間のｐ型エピタキシャル層３２内にフローティング拡散領域ＦＤが形成される。そして、リセットトランジスター２４のゲート電極ＲＧの他端の下のｐ型エピタキシャル層３２内に、リセット制御信号Ｒｘが入力されるリセットトランジスター２４のドレイン３６が形成される。

そして、ｐ型ウェル３３に含まれるドライブトランジスター２５のソース及びドレイン３７とセレクトトランジスター２６のソース及びドレイン３８とがＬＤＤ（lightly doped drains）構造でｐ型ウェル３３内に形成される。ここで、セレクトトランジスター２６のソース３８は単位画素の出力端Ｖｏｕｔを兼ねる。

図６Ｂにおいて、リセットトランジスター２４のゲート電極ＲＧは、電源電圧が供給されるドライブトランジスター２５のドレイン３７の上まで延長されて形成されるが、これは金属線３９を介して電源電圧ＶＤＤをリセットトランジスター２４のゲート電極ＲＧに印加するためである。一方、フローティング拡散領域ＦＤとドライブトランジスター２５のゲート電極ＤＧとは、別の金属線４０を介して接続される（図４参照）。

図６Ｃは、電源電圧コンタクトＶＤＤＣＴの製造方法を詳細に示す断面図である。

リセットトランジスター２４のゲート電極ＲＧの延長部及びドライブトランジスター２５のゲート電極ＤＧを含む全面に、図６Ｃに示すように、層間絶縁膜４１を形成し、層間絶縁膜４１をエッチングしてリセットトランジスター２４のゲート電極ＲＧの延長部の一方の終端とドライブトランジスター２５のドレイン３７とを同時に露出させるコンタクト孔を形成する。

次いで、コンタクト孔を含む全面に金属膜を蒸着した後、これを選択的にパターニングして、電源電圧ＶＤＤを供給するための金属線３９を形成する。この場合、金属線３９は、リセットトランジスター２４のゲート電極ＲＧの延長部及びドライブトランジスター２５のドレイン３７に共に接続されている。このような構造をバッティングコンタクト構造という。

図７Ａは、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの単位画像を示す等価回路図である。

図７Ａに示すように、光感知手段であるフォトダイオード（ＰＤ）５１と４個のＮＭＯＳトランジスター５２、５４、５５、５６とを備えて構成され、４個のＮＭＯＳトランジスター５２、５４、５５、５６のうちトランスファートランジスター５２は、フォトダイオード５１で生成された光電荷をフローティング拡散領域（ＦＤ）５３に伝送する役割をし、リセットトランジスター５４は、信号検出のためにフローティング拡散領域５３に保存されている電荷を排出する役割をする。また、ドライブトランジスター５５はソースフォロワとしての役割をし、セレクトトランジスター５６はスイッチング及びアドレッシングのためのものである。図４において、Ｃ_Fはフローティング拡散領域ＦＤが有するキャパシタを表し、ＣｐはフォトダイオードＰＤが有するキャパシタを表す。

詳細に述べると、トランスファートランジスター５２はゲートにトランスファー信号Ｔｘが印加され、フォトダイオードＰＤにソースが接続され、フローティング拡散領域ＦＤにドレインが接続されている。

また、リセットトランジスター５４は、図１のリセットトランジスター１４とは異なり、ゲートに一定の電源電圧ＶＤＤが供給され、ドレインにリセット信号Ｒｘとして入力電圧Ｖｄが供給される構造であり、リセットトランジスター５４は、図４のリセットトランジスター２４とは異なり、ソースがフォトダイオードＰＤに直接接続されている。

また、ドライブトランジスター５５は、ゲートにフローティング拡散領域ＦＤがに接続され、ドレインに電源電圧ＶＤＤが供給される。

また、セレクトトランジスター５６の接続は、図１及び図４と同様であるため説明を省略する。

リセットトランジスター５４は、図４のリセットトランジスター２４と同様に、ゲートに電源電圧ＶＤＤが印加され、ドレインにリセット制御信号Ｒｘが入力される。従って、リセットトランジスター５４には、図４のリセットトランジスター２４と同様に、しきい電圧によるラグ現象が発生せず、リセット効率を増大させる効果が得られる。例えば、リセットトランジスター５４のしきい電圧が、トランスファートランジスター５２のしきい電圧よりも高く、ドライブトランジスター５５及びセレクトトランジスター５６と同じしきい電圧であってもよい。

図７Ｂは、図７Ａに示したＣＭＯＳイメージセンサの単位画素の構造を示す平面図であり、図７Ｃは図７ＢのＶＩＩ−ＶＩＩ線に沿った断面図である。

図７Ｂに示すように、本実施の形態に係るＣＭＯＳイメージセンサの単位画素は、フォトダイオードＰＤが形成される第１領域３０１と、第１領域３０１の角部分から突出し、フローティング拡散領域ＦＤが形成される第２領域３０２と、第２領域３０２が形成される角部分に対向する第１領域３０１の角部分から突出し、リセットトランジスター５４が形成される第３領域３０３とから構成された第１活性領域、並びに第１活性領域と所定距離を置いて離隔されてドライブトランジスター５５及びセレクトトランジスター５６が形成される第２活性領域３０４を備える。

詳細に述べると、第１活性領域の第１領域３０１と第２領域３０２との接合部分の上にトランスファートランジスター５２のゲート電極ＴＧが位置し、フローティング拡散領域ＦＤが形成される第１領域３０２にフローティング拡散領域コンタクトＦＤＣＴが形成される。

また、第１活性領域の第１領域３０１と第３領域３０３との接合部分の上にリセットトランジスター５４のゲート電極ＲＧが位置し、リセットトランジスター５４の一方の電極（ドレイン）が形成される第３領域３０３の終端には入力電圧Ｖｄを供給するための入力端コンタクト３０５が形成される。

また、フィールド酸化膜ＦＯＸを間に挟んで、第１活性領域３０１と離隔される第２活性領域３０４は、第１活性領域３０１の第３領域３０３と対向する突出部分３０４ａを有するが、この突出部分３０４ａは電源電圧コンタクト（ＶＤＤＣＴ）３０６が形成される部分である。したがって、図７Ａの等価回路図に示したように、リセットトランジスター５４のゲート電極ＲＧは、延長されて電源電圧コンタクト３０６と接続される。また、第２活性領域３０４の上に、第２活性領域３０４と交差する方向にドライブトランジスター５５のゲート電極ＤＧとセレクトトランジスター５６のゲート電極ＳＧとが相互に所定距離を置いて形成され、第２活性領域３０４の他方の終端には単位画素の出力端のための出力端コンタクト（ｏｕｔｐｕｔＣＴ）３０７が形成される。ここで、ドライブトランジスター５５のゲート電極ＤＧは、フローティング拡散領域コンタクトＦＤＣＴを介してフローティング拡散領域ＦＤと接続するだけの長さを有する。

図７Ｂにおいて、リセットトランジスター５５の入力端コンタクト３０５は金属線を利用して第１活性領域の第３領域３０３と接続され、電源電圧コンタクト３０６とリセットトランジスター５４のゲート電極ＲＧとが接続することによって、リセットトランジスター５４のゲート電極ＲＧに電源電圧ＶＤＤが供給される。ここで、電源電圧コンタクト３０６とリセットトランジスター５４のゲート電極Ｒｘとの接続は、図６Ｃと同様にバッティングコンタクト構造である。

上述したように、第２の実施の形態に係るＣＭＯＳイメージセンサの単位画素は第１の実施の形態とは異なり、リセットトランジスター５４とフローティング拡散領域ＦＤとが直接接続されず、リセットトランジスター５４が形成される第１活性領域とドライブトランジスター５５が形成される第２活性領域３０４とが分離されており、リセットトランジスター５４のゲート電極ＲＧが電源電圧コンタクト３０６と接続されている。また、リセットトランジスター５４の入力端（ドレイン）がポリシリコン膜で形成されているので、隣接する単位画素と接続されている図１に示した従来技術のものとは異なり、金属線を介してドレインにリセットトランジスター５４の入力電圧Ｖｄが供給されている。このように、金属線を介して入力電圧Ｖｄを供給すると、ライン抵抗がポリシリコン膜に比べて顕著に減少する長所がある。そして、電源電圧コンタクト３０６が接続される第２活性領域３０４が、リセットトランジスター５４及びトランスファートランジスター５２が形成される第１活性領域と、フィールド酸化膜ＦＯＸを間に挟んで分離されているので、電源電圧コンタクト３０６からフォトダイオードＰＤへのリーク電流を減少させる長所がある。

図７Ｃに示すように、ｐ型基板３１上にｐ型エピタキシャル層３２を成長させ、ｐ型エピタキシャル層３２の所定部分にドライブトランジスター５５とセレクトトランジスター５６とを含むｐ型ウェル３３が形成される。図７Ｃにおいては、図６Ｂと同じ構成要素について、便宜上同じ符号を付している。

また、ｐ型エピタキシャル層３２の所定部分に隣接する単位画素を分離するためのフィールド酸化膜３４ａが形成され、ｐ型ウェル３３の所定部分にリセットトランジスター５２及びドライブトランジスター５４を分離するためのフィールド酸化膜３４ｂが形成される。

また、ｐ型エピタキシャル層３２の選択された領域上にトランスファートランジスター５２のゲート電極ＴＧとリセットトランジスター５４のゲート電極ＲＧとが所定距離を置いて形成され、ｐ型エピタキシャル層３２に形成されたｐ型ウェル３３の選択された領域上にドライブトランジスター５５のゲート電極ＤＧとセレクトトランジスター５６のゲート電極ＳＧとが所定距離を置いて形成される。この場合、各ゲート電極ＲＧ、ＴＧ、ＤＧ、ＳＧはポリシリコン膜で形成され、側壁にスペーサ３５が形成される。一方、ドライブトランジスター５５のゲート電極ＤＧは、フローティング拡散領域コンタクトＦＤＣＴを介してフローティング拡散領域ＦＤと直接接続される。

また、トランスファートランジスター５６のゲート電極ＴＧとリセットトランジスター５４のゲート電極ＲＧとの間のｐ型エピタキシャル層３２内にフォトダイオードＰＤが形成され、フローティング拡散領域ＦＤがトランスファートランジスター５２のゲート電極ＴＧとフィールド酸化膜３４ａとの間に形成され、リセットトランジスター５４の入力端３６がリセットトランジスター５４のゲート電極ＲＧとフィールド酸化膜３４ｂとの間に形成される。したがって、リセットトランジスター５４とフローティング拡散領域ＦＤとが直接接しない。

また、ｐ型ウェル３３に含まれるドライブトランジスター５５のソース及びドレイン３７とセレクトトランジスター５６のソース及びドレイン３８とがＬＤＤ構造を有してｐ型ウェル３３内に形成される。ここで、セレクトトランジスター５６のドレイン３８が単位画素の出力端Ｖｏｕｔである。

図７Ｃにおいて、リセットトランジスター５４のゲート電極ＲＧは、電源電圧ＶＤＤが供給されるドライブトランジスター５５のソース３７の上まで延長されて形成されるが、これは金属線３９を介して電源電圧ＶＤＤをリセットトランジスター５４のゲート電極ＲＧに印加するためである。

なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。当業者であれば、本発明の技術的思想から逸脱しない範囲内で種々の改良、変更などが可能であり、それらも本発明の技術的範囲に属する。

従来技術に係るＣＭＯＳイメージセンサの単位画素を示す等価回路図である。図１のリセットトランジスターのゲート電圧−出力電圧の特性曲線を示す図である。図１のリセットトランジスターのドレイン電圧−出力電圧の特性曲線を示す図である。本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素を示す等価回路図である。図３に示されたリセットトランジスターのドレイン電圧−出力電圧の特性曲線を示す図である。図４のＣＭＯＳイメージセンサの単位画素の平面図である。図６ＡのＶＩ−ＶＩ線に沿った断面図である。電源電圧コンタクト部分の詳細構造を示す断面図である。本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの単位画素を示す等価回路図である。図７Ａに示したＣＭＯＳイメージセンサの単位画素の平面図である。図７ＡのＶＩＩ−ＶＩＩ線に沿った断面図である。

符号の説明

２１フォトダイオード（ＰＤ）
２２トランスファートランジスター
２３フローティング拡散領域（ＦＤ）
２４リセットトランジスター
２５ドライブトランジスター
２６セレクトトランジスター
Ｔｘトランスファー制御信号
Ｒｘリセット制御信号
Ｄｘドライブ制御信号
Ｓｘセレクト制御信号
ＬｏａｄＴｒロードトランジスタ
Ｖｏｕｔ出力端

Claims

フォトダイオードと、
該フォトダイオード及びフローティング拡散領域の間にソース−ドレイン領域が形成され、ゲートにトランスファー制御信号が印加されるトランスファートランジスターと、
前記フローティング拡散領域と一定の電源電圧ＶＤＤが供給される電源電圧端との間にソース−ゲート領域が形成され、前記ゲートは前記電源電圧端に接続され、ドレインに印加されたリセット制御信号により前記フローティング拡散領域をリセットさせるリセットトランジスターと、
ゲートが前記フローティング拡散領域に接続され、ドレインが前記電源電圧端に接続されたドライブトランジスターと、
ゲートにセレクト制御信号が印加され、ソースが出力端に接続され、ドレインが前記ドライブトランジスターのソースに接続されたセレクトトランジスターと
を備えていることを特徴とするＣＭＯＳイメージセンサの単位画素。
前記リセットトランジスターが、前記ドライブトランジスター及び前記セレクトトランジスターと同じしきい電圧を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの単位画素。
前記リセット制御信号が、金属線を介して前記リセットトランジスターのドレインに印加されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの単位画素。
前記リセットトランジスターが形成された第１活性領域と前記ドライブトランジスターが形成された第２活性領域とが、フィールド酸化膜により隔離されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの単位画素。
前記リセットトランジスターのゲートが、
ポリシリコン膜から形成され、
前記電源電圧端とバッティングコンタクト構造で接続されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの単位画素。
フォトダイオードと、
該フォトダイオード及びフローティング拡散領域の間にソース−ドレイン領域が形成され、ゲートにトランスファー制御信号が印加されるトランスファートランジスターと、
前記フォトダイオードと一定の電源電圧ＶＤＤが供給される電源電圧端との間にソース−ゲート領域が形成され、前記ゲートは前記電源電圧端に接続され、ドレインに印加されたリセット制御信号により前記フォトダイオードをリセットさせるリセットトランジスターと、
ゲートが前記フローティング拡散領域に接続され、ドレインが前記電源電圧端に接続されたドライブトランジスターと、
ゲートにセレクト制御信号が印加され、ソースが出力端に接続され、ドレインが前記ドライブトランジスターのソースに接続されたセレクトトランジスターと
を備えていることを特徴とするＣＭＯＳイメージセンサの単位画素。
前記リセットトランジスターが、前記ドライブトランジスター及び前記セレクトトランジスターと同じしきい電圧を有することを特徴とする請求項６に記載のＣＭＯＳイメージセンサの単位画素。
前記リセット制御信号が、金属線を介して前記リセットトランジスターのドレインに印加されることを特徴とする請求項６に記載のＣＭＯＳイメージセンサの単位画素。
前記リセットトランジスターが形成された第１活性領域と前記ドライブトランジスターが形成された第２活性領域とが、フィールド酸化膜により隔離されていることを特徴とする請求項６に記載のＣＭＯＳイメージセンサの単位画素。
前記リセットトランジスターのゲートが、
ポリシリコン膜から形成され、
前記電源電圧端とバッティングコンタクト構造で接続されていることを特徴とする請求項６に記載のＣＭＯＳイメージセンサの単位画素。