JP5466694B2 - 発光デバイス・ディスプレイのためのシステムおよび駆動方法 - Google Patents

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Description

[0001] 本発明は発光デバイス・ディスプレイに関し、より詳細には、発光デバイス・ディスプレイの駆動技術に関する。

[0002] 最近、アモルファスシリコン(a−Si)、ポリシリコン、有機、または他の駆動バックプレーン技術を用いるアクティブマトリクス有機発光ダイオード(AMOLED)ディスプレイが、アクティブマトリクス液晶ディスプレイに勝る利点のために、より魅力的になってきている。例えば、a−Siバックプレーンを使用するAMOLEDディスプレイは、様々な基板の使用の機会を拡大すると共に可撓性ディスプレイを実現可能にする低温製作を含む利点を有し、その低コスト製作は十分に確立されており、広い視野角をもつ高解像度のディスプレイをもたらす。

[0003] AMOLEDディスプレイはピクセル(画素)の行および列のアレイを含み、各画素は行および列のアレイに配置された有機発光ダイオード(OLED)およびバックプレーン・エレクトロニクスを有する。OLEDは電流駆動デバイスであるので、AMOLEDの画素回路は正確で一定の駆動電流を供給することができるべきである。

[0004] AMOLEDディスプレイを駆動するのに使用されてきた一つの方法は、AMOLED画素を電流で直接にプログラムすることである。しかし、大きい寄生キャパシタンスと結合した、OLEDに必要とされる電流は小さいので、電流によりプログラムされるAMOLEDディスプレイのプログラミングの整定時間を、望ましくなく増加させる。更に、所要の電流を正確に供給する外部ドライバを設計するのは困難である。例えば、CMOS技術では、トランジスタは、OLEDにより必要とされる小さい電流を供給するためにサブ閾値様式(sub-threshold regime)で動作しなければならず、これは理想的ではない。そのため、電流プログラム(current-programmed)AMOLED画素回路を使用するために、適切な駆動方式が望まれる。

[0005] 電流スケーリングは、OLEDにより必要とされる小さい電流に関連する問題に対処するのに使用することができる一つの方法である。電流ミラー画素回路では、OLEDを通過する電流は、ミラー・トランジスタに比べて小さい駆動トランジスタを有することにより、スケーリングすることができる。しかし、この方法は他の電流プログラム画素回路には適用できない。更に、2つのミラー・トランジスタのサイズ変更により、不整合の影響が増大する。

[0006] 本発明の目的は、既存のシステムの欠点のうちの少なくとも1つを除去または軽減する方法およびシステムを提供することである。

[0007] 本発明の一態様によれば画素回路が提供され、この画素回路は、発光デバイスと、画素電流を発光デバイスへ供給するための駆動トランジスタと、プログラミング電圧データを供給するためのデータ・ラインと駆動トランジスタのゲート端子との間に設けられたストレージ・キャパシタ(storage capacitor)と、駆動トランジスタのゲート端子と発光デバイスとの間に設けられた第1のスイッチ・トランジスタと、プログラミング・サイクル中にバイアス電流を駆動トランジスタの第1の端子へ供給するためにバイアス・ラインと発光デバイスとの間に設けられた第2のスイッチ・トランジスタとを含む。

[0008] 本発明の更なる態様によれば画素回路が提供され、この画素回路は、発光デバイスと、ストレージ・キャパシタと、画素電流を発光デバイスへ供給するための駆動トランジスタと、第1の選択ラインにより動作させられる複数の第1のスイッチ・トランジスタと、第2の選択ラインにより動作させられる複数の第2のスイッチ・トランジスタと、画素回路を発光モードに設定するための発光制御回路とを含み、複数の第1のスイッチ・トランジスタのうちの1つが、プログラミング電圧データを供給するためにストレージ・キャパシタとデータ・ラインとの間に設けられ、第2のスイッチ・トランジスタのうちの1つが、プログラミング・サイクル中にバイアス電流を駆動トランジスタの第1の端子へ供給するために駆動トランジスタとバイアス・ラインとの間に設けられる。

[0009] 本発明の更なる態様によれば、複数の画素回路を有する画素アレイと、画素回路を選択するための第1のドライバと、プログラミング電圧データを供給するための第2のドライバと、バイアス・ラインに作用するための電流源とを含む表示システムが提供される。

[0010] 本発明の更なる態様によれば、画素電流を発光デバイスへ供給するための駆動トランジスタと、データ・ラインに結合されたストレージ・キャパシタと、駆動トランジスタのゲート端子およびストレージ・キャパシタに結合されたスイッチ・トランジスタとを有する画素回路を駆動する方法が提供される。この方法は、プログラミング・サイクルにおいて、画素回路を選択するステップと、駆動トランジスタと発光デバイスとの間の接続部へバイアス電流を供給するステップと、データ・ラインからプログラミング電圧データを画素回路へ供給するステップとを含む。

[0011] 本発明の更なる態様によれば、画素電流を発光デバイスへ供給するための駆動トランジスタと、データ・ラインに結合されたスイッチ・トランジスタと、スイッチ・トランジスタおよび駆動トランジスタに結合されたストレージ・キャパシタとを有する画素回路を駆動する方法が提供される。この方法は、プログラミング・サイクルにおいて、画素回路を選択するステップと、バイアス電流を駆動トランジスタの第1の端子へ供給するステップと、データ・ラインからプログラミング電圧データをストレージ・キャパシタの第1の端子へ供給するステップと、駆動サイクルにおいて、画素回路において発光モードを設定するステップとを含み、ストレージ・キャパシタの第2の端子は駆動トランジスタの第1の端子に結合され、駆動トランジスタの第2の端子は発光デバイスに結合されるものである。

[0012] 本発明の概要は、必ずしも本発明のすべての特徴を記述するものではない。

[0013] 本発明の他の態様および特徴は、添付の図面と併せて好ましい実施形態の以下の詳細な説明を検討することにより、当業者には容易に明らかとなるであろう。

[0014] 本発明のこれらおよび他の特徴は添付の図面を参照する以下の説明から、より明らかになるであろう。

[0015] 図1は、本発明の一実施形態による画素回路を示す図である。 [0016] 図2は、図1の画素回路へ印加される例示的な波形を示すタイミング図である。 [0017] 図3は、図1の画素回路へ印加される更なる例示的な波形を示すタイミング図である。 [0018] 図4は、図1の画素回路の電流安定性を示すグラフである。 [0019] 図5は、p型トランジスタを有し、図1の画素回路に対応する画素回路を示す図である。 [0020] 図6は、図5の画素回路へ印加される例示的な波形を示すタイミング図である。 [0021] 図7は、図5の画素回路へ印加される更なる例示的な波形を示すタイミング図である。 [0022] 図8は、本発明の更なる実施形態による画素回路を示す図である。 [0023] 図9は、図8の画素回路へ印加される例示的な波形を示すタイミング図である。 [0024] 図10は、p型トランジスタを有し、図8の画素回路に対応する画素回路を示す図である。 [0025] 図11は、図10の画素回路へ印加される例示的な波形を示すタイミング図である。 [0026] 図12は、本発明の一実施形態による画素回路を示す図である。 [0027] 図13は、図12のディスプレイへ印加される例示的な波形を示すタイミング図である。 [0028] 図14は、様々なバイアス電流に対するCBVP画素回路の整定時間を示すグラフである。 [0029] 図15は、CBVP画素回路のI−V特性、ならびに画素電流へ誘導される合計誤差を示すグラフである。 [0030] 図16は、p型トランジスタを有し、図12の画素回路に対応する画素回路を示す図である。 [0031] 図17は、図16のディスプレイへ印加される例示的な波形を示すタイミング図である。 [0032] 図18は、本発明の更なる実施形態によるVBCP画素回路を示す図である。 [0033] 図19は、図18の画素回路へ印加される例示的な波形を示すタイミング図である。 [0034] 図20は、p型トランジスタを有し、図18の画素回路に対応するVBCP画素回路を示す図である。 [0035] 図21は、図20の画素回路へ印加される例示的な波形を示すタイミング図である。 [0036] 図22は、CBVP画素回路を有する表示アレイの駆動機構を示す図である。 [0037] 図23は、VBCP画素回路を有する表示アレイの駆動機構を示す図である。 [0038] 図24は、本発明の更なる実施形態による画素回路を示す図である。 [0039] 図25は、図24の画素回路へ印加される例示的な波形を示すタイミング図である。 [0040] 図26は、本発明の更なる実施形態による画素回路を示す図である。 [0041] 図27は、図26の画素回路へ印加される例示的な波形を示すタイミング図である。 [0042] 図28は、CBVP画素回路を有する表示システムの更なる例を示す図である。 [0043] 図29は、CBVP画素回路を有する表示システムの更なる例を示す図である。 [0044] 図30は、単純な2−TFT画素回路を使用するディスプレイにおける空間不整合の影響を示す写真である。 [0045] 図31は、電圧プログラム回路を使用するディスプレイにおける空間不整合の影響を示す写真である。 [0046] 図32は、CBVP画素回路を使用するディスプレイにおける空間不整合の影響を示す写真である。

[0047] 本発明の実施形態が、有機発光ダイオード(OLED)および駆動用の薄膜トランジスタ(TFT)を有する画素を用いて説明される。しかし、画素はOLED以外の任意の発光デバイスを含むことができ、画素はTFT以外の任意の駆動トランジスタを含むことができる。説明において、「画素回路」および「画素」は交換可能に使用され得ることに留意されたい。

[0048] 電流バイアス電圧プログラム(CBVP、current-biased voltage-programmed)駆動方式を含む、画素の駆動技術が詳細に説明される。CBVP駆動方式は、様々なグレイ・スケールを提供するために電圧を使用し(電圧プログラミング)、また、プログラミングを迅速化するため、および閾値電圧シフトおよびOLED電圧シフトなどのような画素の時間依存パラメータを補償するために、バイアスを使用する。

[0049] 図1は、本発明の一実施形態による画素回路200を示す。画素回路200は、以下で説明されるように、CBVP駆動方式を使用する。図1の画素回路200は、OLED10、ストレージ・キャパシタ12、駆動トランジスタ14、ならびにスイッチ・トランジスタ16および18を含む。各トランジスタは、ゲート端子、第1の端子、および第2の端子を有する。説明において、「第1の端子」(「第2の端子」)は、限定はしないが、ドレイン端子またはソース端子(ソース端子またはドレイン端子)とすることができる。

[0050] トランジスタ14、16、および18はn型TFTトランジスタである。画素回路200に適用される駆動技術は、図5に示されるようなp型トランジスタを有する相補型画素回路(complementary pixel circuit)にも適用できる。

[0051] トランジスタ14、16、および18は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、NMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。複数の画素回路200はAMOLED表示アレイを形成することができる。

[0052] 2つの選択ラインSEL1およびSEL2、信号ラインVDATA、バイアス・ラインIBIAS、電圧供給ラインVDD、ならびに共通接地が、画素回路200に設けられる。図1において、共通接地はOLED上部電極のためのものである。共通接地は画素回路の一部ではなく、OLED10が形成されるとき最終段階で形成される。

[0053] 駆動トランジスタ14の第1の端子は電圧供給ラインVDDに接続される。駆動トランジスタ14の第2の端子はOLED10のアノード電極に接続される。駆動トランジスタ14のゲート端子は、スイッチ・トランジスタ16を通して信号ラインVDATAに接続される。ストレージ・キャパシタ12は、駆動トランジスタ14の第2の端子とゲート端子との間に接続される。

[0054] スイッチ・トランジスタ16のゲート端子は第1の選択ラインSEL1に接続される。スイッチ・トランジスタ16の第1の端子は信号ラインVDATAに接続される。スイッチ・トランジスタ16の第2の端子は駆動トランジスタ14のゲート端子に接続される。

[0055] スイッチ・トランジスタ18のゲート端子は、第2の選択ラインSEL2に接続される。トランジスタ18の第1の端子は、OLED10のアノード電極およびストレージ・キャパシタ12に接続される。スイッチ・トランジスタ18の第2の端子はバイアス・ラインIBIASに接続される。OLED10のカソード電極は共通接地に接続される。

[0056] トランジスタ14および16ならびにストレージ・キャパシタ12はノードA11に接続される。OLED10、ストレージ・キャパシタ12、ならびにトランジスタ14および18はB11に接続される。

[0057] 画素回路200の動作は、複数のプログラミング・サイクルを有するプログラミング・フェーズ、および1つの駆動サイクルを有する駆動フェーズを含む。プログラミング・フェーズの間、ノードB11は、駆動トランジスタ14の閾値電圧の負の値に充電され、ノードA11はプログラミング電圧VPに充電される。

[0058] その結果、駆動トランジスタ14のゲート−ソース電圧は、
VGS=VP−(−VT)=VP+VT (1)
であり、ここで、VGSは駆動トランジスタ14のゲート−ソース電圧を表し、VTは駆動トランジスタ14の閾値電圧を表す。この電圧は駆動フェーズにおいてキャパシタ12にとどまり、それにより、駆動フェーズにおいてOLED10を通して所望の電流が流れる。

[0059] 画素回路200のプログラミング・フェーズおよび駆動フェーズを詳細に説明する。図2は、図1の画素回路200に適用される1つの例示的な動作プロセスを示す。図2において、VnodeBはノードB11の電圧を表し、VnodeAはノードA11の電圧を表す。図2に示されるように、プログラミング・フェーズは2つの動作サイクルX11、X12を有し、駆動フェーズは1つの動作サイクルX13を有する。

[0060] 第1の動作サイクルX11: 選択ラインSEL1およびSEL2は共にハイである。バイアス電流IBはバイアス・ラインIBIASを通って流れ、VDATAはバイアス電圧VBになる。

[0061] その結果、ノードB11の電圧は以下のようである。

ここで、VnodeBはノードB11の電圧を表し、VTは駆動トランジスタ14の閾値電圧を表し、βは、IDS=β(VGS−VT)により与えられるTFTの電流−電圧(I−V)特性の係数を表す。IDSは、駆動トランジスタ14のドレイン−ソース電流を表す。

[0062] 第2の動作サイクルX12: SEL2がローであり、SEL1がハイであるとき、VDATAはプログラミング電圧VPになる。OLED20のキャパシタンス11は大きいので、前のサイクルに生成されたノードB11の電圧はそのままにとどまる。

[0063] 従って、駆動トランジスタ14のゲート−ソース電圧は、以下のように見いだすことができる。

VGS=VP+ΔVB+VT (3)

[0064] VBが(4)に基づいて適切に選ばれる場合、ΔVBはゼロである。駆動トランジスタ14のゲート−ソース電圧、即ち、VP+VTは、ストレージ・キャパシタ12に蓄積(記憶)される。

[0065] 第3の動作周期X13: IBIASはローになる。SEL1はゼロになる。ストレージ・キャパシタ12に蓄積された電圧は駆動トランジスタ14のゲート端子へ印加される。駆動トランジスタ14はオンである。駆動トランジスタ14のゲート−ソース電圧は、ストレージ・キャパシタ12に蓄積された電圧に対して発生する。従って、OLED10を通る電流は、駆動トランジスタ14の閾値電圧のシフトおよびOLEDの特性とは無関係となる。

[0066] 図3は、図1の画素回路200に適用される更なる例示的な動作プロセスを示す。図3において、VnodeBはノードB11の電圧を表し、VnodeAはノードA11の電圧を表す。

[0067] プログラミング・フェーズは2つの動作サイクルX21、X22を有し、駆動フェーズは1つの動作サイクルX23を有する。第1の動作サイクルX21は、図2の第1の動作サイクルX11と同じである。第3の動作サイクルX33は、図2の第3の動作サイクルX13と同じである。図3において、選択ラインSEL1およびSEL2は同じタイミングを有する。従って、SEL1およびSEL2は共通の選択ラインに接続することができる。

[0068] 第2の動作サイクルX22: SEL1およびSEL2はハイである。スイッチ・トランジスタ18はオンである。IBIASを通って流れるバイアス電流IBはゼロである。

[0069] 駆動トランジスタ14のゲート−ソース電圧は、上述のように、VGS=VP+VTとすることができる。駆動トランジスタ14のゲート−ソース電圧、即ち、VP+VTは、ストレージ・キャパシタ12に蓄積される。

[0070] 図4は、図1の画素回路200および図2の波形に関するシミュレーション結果を示す。この結果は、駆動トランジスタ(例えば、図1の14)の2ボルトVTシフトに起因するOLED電流の変化が、プログラミング電圧の大部分についてほとんど0パーセントであることを、示している。閾値電圧などのシミュレーション・パラメータは、低いプログラミング電圧においてシフトのパーセンテージが高いことを示している。

[0071] 図5は、p型トランジスタを有する画素回路202を示す。画素回路202は図1の画素回路200に対応する。画素回路202は、図6、7に示されるようなCBVP駆動方式を使用する。画素回路202は、OLED20、ストレージ・キャパシタ22、駆動トランジスタ24、ならびにスイッチ・トランジスタ26および28を含む。トランジスタ24、26、および28はp型トランジスタである。各トランジスタはゲート端子、第1の端子、および第2の端子を有する。

[0072] トランジスタ24、26、および28は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、PMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。複数の画素回路202はAMOLED表示アレイを形成することができる。

[0073] 2つの選択ラインSEL1およびSEL2、信号ラインVDATA、バイアス・ラインIBIAS、電圧供給ラインVDD、ならびに共通接地が、画素回路202に設けられる。

[0074] トランジスタ24および26ならびにストレージ・キャパシタ22はノードA12に接続される。OLED20のカソード電極、ストレージ・キャパシタ22、ならびにトランジスタ24および28は、B12に接続される。OLEDカソードは画素回路202の他のエレメントに接続されるので、これにより、任意のOLED製作との統合が保証される。

[0075] 図6は、図5の画素回路202に適用される1つの例示的な動作プロセスを示す。図6は図2に対応する。図7は、図5の画素回路202に適用される更なる例示的な動作プロセスを示す。図7は図3に対応する。図6、図7のCBVP駆動方式は、図2、図3のものと同様のIBIASおよびVDATAを使用する。

[0076] 図8は、本発明の一実施形態による画素回路204を示す。画素回路204は以下で説明されるようなCBVP駆動方式を使用する。図8の画素回路204は、OLED30、ストレージ・キャパシタ32および33、駆動トランジスタ34、ならびにスイッチ・トランジスタ36、38、および40を含む。トランジスタ34、35、および36の各々は、ゲート端子、第1の端子、および第2の端子を含む。この画素回路204は画素回路200と同じように動作する。

[0077] トランジスタ34、36、38、および40はn型TFTトランジスタである。画素回路204に適用される駆動技術は、図10に示されるようなp型トランジスタを有する相補型画素回路にも適用できる。

[0078] トランジスタ34、36、38、および40は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、NMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。複数の画素回路204はAMOLED表示アレイを形成することができる。

[0079] 選択ラインSEL、信号ラインVDATA、バイアス・ラインIBIAS、電圧供給ラインVDD、および共通接地が、画素回路204に与えられる。

[0080] 駆動トランジスタ34の第1の端子はOLED30のカソード電極に接続される。駆動トランジスタ34の第2の端子は接地に接続される。駆動トランジスタ34のゲート端子は、その第1の端子に、スイッチ・トランジスタ36を通して接続される。ストレージ・キャパシタ32および33は直列であり、駆動トランジスタ34のゲートと接地との間に接続される。

[0081] スイッチ・トランジスタ36のゲート端子は選択ラインSELに接続される。スイッチ・トランジスタ36の第1の端子は駆動トランジスタ34の第1の端子に接続される。スイッチ・トランジスタ36の第2の端子は駆動トランジスタ34のゲート端子に接続される。

[0082] スイッチ・トランジスタ38のゲート端子は選択ラインSELに接続される。スイッチ・トランジスタ38の第1の端子は信号ラインVDATAに接続される。スイッチ・トランジスタ38の第2の端子は、ストレージ・キャパシタ32および33の接続された端子(即ち、ノードC21)に接続される。

[0083] スイッチ・トランジスタ40のゲート端子は選択ラインSELに接続される。スイッチ・トランジスタ40の第1の端子はバイアス・ラインIBIASに接続される。スイッチ・トランジスタ40の第2の端子はOLED30のカソード端子に接続される。OLED30のアノード電極はVDDに接続される。

[0084] OLED30、トランジスタ34、36、および40は、ノードA21で接続される。ストレージ・キャパシタ32、ならびにトランジスタ34および36は、ノードB21で接続される。

[0085] 画素回路204の動作は、複数のプログラミング・サイクルを有するプログラミング・フェーズ、および1つの駆動サイクルを有する駆動フェーズを含む。プログラミング・フェーズの間、第1のストレージ・キャパシタ32は、プログラミング電圧VPに駆動トランジスタ34の閾値電圧を加えた電圧に充電され、第2のストレージ・キャパシタ33はゼロに充電される。

[0086] その結果、駆動トランジスタ34のゲート−ソース電圧は、
VGS=VP+VT (5)
であり、ここで、VGSは駆動トランジスタ34のゲート−ソース電圧を表し、VTは駆動トランジスタ34の閾値電圧を表す。

[0087] 画素回路204のプログラミング・フェーズおよび駆動フェーズを詳細に説明する。図9は、図8の画素回路204に適用される1つの例示的な動作プロセスを示す。図9に示されるように、プログラミング・フェーズは2つの動作サイクルX31、X32を有し、駆動フェーズは1つの動作サイクルX33を有する。

[0088] 第1の動作サイクルX31: 選択ラインSELはハイである。バイアス電流IBはバイアス・ラインIBIASを通って流れ、VDATAはVB−VPになり、ここで、VPはプログラミング電圧であり、VBは下記のようになる。

[0089] その結果、第1のキャパシタ32に蓄積される電圧は、
VC1=VP+VT (7)
であり、ここで、VC1は、第1のストレージ・キャパシタ32に蓄積される電圧を表し、VTは、駆動トランジスタ34の閾値電圧を表し、βは、IDS=β(VGS−VT)で与えられるTFTの電流−電圧(I−V)特性の係数を表す。IDSは駆動トランジスタ34のドレイン−ソース電流を表す。

[0090] 第2の動作サイクル: SELはハイであるが、VDATAはゼロであり、IBIASはゼロになる。OLED30のキャパシタンス31およびバイアス・ラインIBIASの寄生キャパシタンスは大きいので、前のサイクルで生成されたノードB21の電圧およびノードA21の電圧は、変わらないままである。

[0091] 従って、駆動トランジスタ34のゲート−ソース電圧は、
VGS=VP+VT (8)
のように見いだすことができ、ここで、VGSは駆動トランジスタ34のゲート−ソース電圧を表す。

[0092] 駆動トランジスタ34のゲート−ソース電圧はストレージ・キャパシタ32に蓄積される。

[0093] 第3の動作サイクルX33: IBIASはゼロになる。SELはゼロになる。ノードC21の電圧はゼロになる。ストレージ・キャパシタ32に蓄積された電圧は駆動トランジスタ34のゲート端子へ印加される。駆動トランジスタ34のゲート−ソース電圧は、ストレージ・キャパシタ32に蓄積された電圧に対して発生する。駆動トランジスタ34の電流は主としてそのゲート−ソース電圧により定められると考慮すると、OLED30を通る電流は、駆動トランジスタ34の閾値電圧のシフトおよびOLEDの特性とは無関係になる。

[0094] 図10は、p型トランジスタを有する画素回路206を示す。画素回路206は図8の画素回路204に対応する。画素回路206は、図11に示されるようなCBVP駆動方式を使用する。図10の画素回路206は、OLED50、ストレージ・キャパシタ52および53、駆動トランジスタ54、ならびにスイッチ・トランジスタ56、58、および60を含む。トランジスタ54、56、58、および60はp型トランジスタである。各トランジスタは、ゲート端子、第1の端子、および第2の端子を有する。

[0095] トランジスタ54、56、58、および60は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、PMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。複数の画素回路206はAMOLED表示アレイを形成することができる。

[0096] 2つの選択ラインSEL1およびSEL2、信号ラインVDATA、バイアス・ラインIBIAS、電圧供給ラインVDD、ならびに共通接地が、画素回路206に与えられる。共通接地は図1のものと同じとすることができる。

[0097] OLED50のアノード電極、トランジスタ54、56、および60は、ノードA22で接続される。ストレージ・キャパシタ52、ならびにトランジスタ54および56は、ノードB22で接続される。スイッチ・トランジスタ58、ならびにストレージ・キャパシタ52および53は、ノードC22で接続される。

[0098] 図11は、図10の画素回路206に適用される1つの例示的な動作プロセスを示す。図11は図9に対応する。図11に示されるように、図11のCBVP駆動方式は、図9のものと同様のIBIASおよびVDATAを使用する。

[0099] 図12は本発明の一実施形態によるディスプレイ208を示す。ディスプレイ208は以下で説明されるようなCBVP駆動方式を使用する。図12では、2つの行および1つの列に関連するエレメントが例として示される。ディスプレイ208は2つを超える行および1つを超える列を含むことができる。

[00100] ディスプレイ208は、OLED70、ストレージ・キャパシタ72および73、トランジスタ76、78、80、82、および84を含む。トランジスタ76は駆動トランジスタである。トランジスタ78、80、および84はスイッチ・トランジスタである。トランジスタ76、78、80、82、および84の各々は、ゲート端子、第1の端子、および第2の端子を含む。

[00101] トランジスタ76、78、80、82、および84はn型TFTトランジスタである。画素回路208に適用される駆動技術は、図16に示されるようなp型トランジスタを有する相補型画素回路にも適用できる。

[0102] トランジスタ76、78、80、82、および84は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、NMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。ディスプレイ208はAMOLED表示アレイを形成することができる。CBVP駆動方式とディスプレイ208との組み合わせは、大面積で高解像度のAMOLEDディスプレイをもたらす。

[00103] トランジスタ76および80ならびにストレージ・キャパシタ72は、ノードA31で接続される。トランジスタ82および84ならびにストレージ・キャパシタ72および74は、B31で接続される。

[00104] 図13は、図12のディスプレイ208に適用される1つの例示的な動作プロセスを示す。図13において、「プログラミング・サイクル[n]」は、ディスプレイ208の行[n]のためのプログラミング・サイクルを表す。

[00105] プログラミング時間は、2つの連続する行(nおよびn+1)で共有される。n番目の行のプログラミング・サイクルの間、SEL[n]はハイであり、バイアス電流IBはトランジスタ78および80を通って流れている。ノードA31の電圧は、(IB/β)1/2+VTへと自己調整され、一方、ノードB31の電圧はゼロであり、ここで、VTは、駆動トランジスタ76の閾値電圧を表し、βは、IDS=β(VGS−VT)で与えられるTFTの電流−電圧(I−V)特性の係数を表し、IDSは、駆動トランジスタ76のドレイン−ソース電流を表す。

[00106] (n+1)番目の行のプログラミング・サイクルの間、VDATAは、VP−VBに変わる。その結果、VB=(IB/β)1/2の場合、ノードA31の電圧はVP+VTに変わる。一定電流がすべての画素に採用されるので、IBIASラインは一貫して適切な電圧を有し、その結果、ラインを事前充電する必要がなく、それにより、プログラミング時間が短くなり且つ電力消費が低くなる。より重要なことには、ノードB31の電圧は、n番目の行のプログラミング・サイクルの開始のときにVP−VBからゼロに変わる。そのため、ノードA31の電圧は、(IB/β)1/2+VTへと変わり、それは既にその最終値に調整されており、それにより整定時間が速くなる。

[00107] CBVP画素回路の整定時間が、図14に、様々なバイアス電流について示されている。ここでは、小さい電流をIBとして使用することができ、それにより、電力消費が低くなる。

[00108] 図15は、CBVP画素回路のI−V特性、ならびに駆動トランジスタ(例えば、図12の76)の閾値電圧の2−Vシフトに起因して画素電流へ誘導される合計誤差を示す。この結果は、画素電流における2%未満の合計誤差を示している。IB=4.5μAであることに留意されたい。

[00109] 図16は、p型トランジスタを有するディスプレイ210を示す。ディスプレイ210は図12のディスプレイ208に対応する。ディスプレイ210は、図17に示されるようなCBVP駆動方式を使用する。図12では、2行および1列に関連したエレメントが例として示されている。ディスプレイ210は2つを超える行および1つを超える列を含むことができる。

[00110] ディスプレイ210は、OLED90、ストレージ・キャパシタ92および94、ならびにトランジスタ96、98、100、102、および104を含む。トランジスタ96は駆動トランジスタである。トランジスタ100および104はスイッチ・トランジスタである。トランジスタ24、26、および28はp型トランジスタである。各トランジスタは、ゲート端子、第1の端子、および第2の端子を有する。

[00111] トランジスタ96、98、100、102、および104は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、PMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。ディスプレイ210はAMOLED表示アレイを形成することができる。

[00112] 図16において、駆動トランジスタ96は、OLED90のアノード電極と電圧供給ラインVDDとの間に接続される。

[00113] 図17は、図16のディスプレイ210に適用される1つの例示的な動作プロセスを示す。図17は図13に対応する。図17のCBVP駆動方式は、図13のものと同様のIBIASおよびVDATAを使用する。

[00114] CBVP駆動方式によれば、駆動トランジスタへ供給されるオーバードライブ電圧は、閾値電圧およびOLED電圧から独立したものとするように生成される。

[00115] 1または複数の画素エレメントの1または複数の特性の1または複数のシフト(例えば、駆動トランジスタの閾値電圧シフト、および長期のディスプレイ動作による発光デバイスの劣化)は、ストレージ・キャパシタに蓄積された電圧を駆動トランジスタのゲートへ印加することにより補償される。従って、画素回路は、シフトのいかなる影響もなしに発光デバイスを通る安定した電流を供給することができ、それにより、ディスプレイ動作寿命が改善される。更に、回路が単純なので、従来の画素回路よりも高い製品歩留り、低い製作コスト、および高い解像度が保証される。

[00116] 上述の画素回路の整定時間は従来の画素回路よりもかなり小さいので、高精細TVなどのような大面積ディスプレイに好適であるが、より小さい表示面積のものを除外するものではない。

[00117] CBVP画素回路(例えば、200、202、または204)を有する表示アレイを駆動するためのドライバは、画素輝度データを電圧に変換することに留意されたい。

[00118] 電圧バイアス電流プログラム(VBCP)駆動方式を含む、画素の駆動技術を次に詳細に説明する。VBCP駆動方式では、画素電流は、ミラー・トランジスタをサイズ変更することなく低減される。VBCP駆動方式は、様々なグレイ・スケールを提供するために電流を使用し(電流プログラミング)、また、プログラミングを迅速化するため、および閾値電圧シフトなどのような画素の時間依存性のパラメータを補償するために、バイアスを使用する。駆動トランジスタの端子の一つは仮想接地VGNDに接続される。仮想接地の電圧を変化させることにより、画素電流は変化する。バイアス電流IBは、ドライバ側でプログラミング電流IPに付加され、次に、バイアス電流は、仮想接地の電圧を変化させることにより、画素回路内でプログラミング電流から除去される。

[0119] 図18は、本発明の更なる実施形態による画素回路212を示す。画素回路212は以下で説明されるようなVBCP駆動方式を使用する。図18の画素回路212は、OLED110、ストレージ・キャパシタ111、スイッチ・ネットワーク112、ならびにミラー・トランジスタ114および116を含む。ミラー・トランジスタ114および116は電流ミラーを形成する。トランジスタ114はプログラミング・トランジスタである。トランジスタ116は駆動トランジスタである。スイッチ・ネットワーク112はスイッチ・トランジスタ118および120を含む。トランジスタ114、116、118、および120の各々は、ゲート端子、第1の端子、および第2の端子を有する。

[00120] トランジスタ114、116、118、および120はn型TFTトランジスタである。画素回路212に適用される駆動技術は、図20に示されるようなp型トランジスタを有する相補型画素回路にも適用できる。

[00121] トランジスタ114、116、118、および120は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、NMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。複数の画素回路212はAMOLED表示アレイを形成することができる。

[00122] 選択ラインSEL、信号ラインIDATA、仮想接地ラインVGND、電圧供給ラインVDD、および共通接地が、画素回路150に与えられる。

[00123] トランジスタ116の第1の端子はOLED110のカソード電極に接続される。トランジスタ116の第2の端子はVGNDに接続される。トランジスタ114のゲート端子、トランジスタ116のゲート端子、およびストレージ・キャパシタ111は、接続ノードA41に接続される。

[00124] スイッチ・トランジスタ118および120のゲート端子は、SELに接続される。スイッチ・トランジスタ120の第1の端子はIDATAに接続される。スイッチ・トランジスタ118および120は、トランジスタ114の第1の端子に接続される。スイッチ・トランジスタ118はノードA41に接続される。

[00125] 図19は、図18の画素回路212の例示的な動作を示す。図18および19を参照して、画素回路212に適用される電流スケーリング技術を詳細に説明する。画素回路212の動作は、プログラミング・サイクルX41および駆動サイクルX42を有する。

[00126] プログラミング・サイクルX41: SELはハイである。従って、スイッチ・トランジスタ118および120はオンである。VGNDはバイアス電圧VBになる。電流(IB+IP)はIDATAを通して供給され、ここで、IPはプログラミング電流を表し、IBはバイアス電流を表す。(IB+IP)に等しい電流がスイッチ・トランジスタ118および120を通る。

[00127] 駆動トランジスタ116のゲート−ソース電圧は、下記のように自己調整される。

ここで、VTは、駆動トランジスタ116の閾値電圧を表し、βは、IDS=β(VGS−VT)で与えられるTFTの電流−電圧(I−V)特性の係数を表す。IDSは、駆動トランジスタ116のドレイン−ソース電流を表す。

[00128] ストレージ・キャパシタ111に蓄積される電圧は下記のようである。

ここで、VCSは、ストレージ・キャパシタ111に蓄積される電圧を表す。

[00129] 駆動トランジスタ116の一つ端子はVGNDに接続されるので、プログラミング時間の間にOLED110を通って流れる電流は、下記のようになる。

ここで、Ipixelは、OLED110を通って流れる画素電流を表す。

[00130] IB≫IPの場合、画素電流Ipixelは、下記のように書くことができる。

[00131] VBは、下記のように適切に選ばれる。

[00132] 画素電流Ipixelは、プログラミング電流IPと等しくなる。従って、プログラミング・サイクルの間における不要な発光が回避される。

[00133] サイズ変更が必要とされないので、電流ミラー画素回路の2つのミラー・トランジスタ間のより良好な整合を達成することができる。

[00134] 図20は、p型トランジスタを有する画素回路214を示す。画素回路214は、図18の画素回路212に対応する。画素回路214は、図21に示されるようなVBCP駆動方式を使用する。画素回路214は、OLED130、ストレージ・キャパシタ131、スイッチ・ネットワーク132、ならびにミラー・トランジスタ134および136を含む。ミラー・トランジスタ134および136は電流ミラーを形成する。トランジスタ134はプログラミング・トランジスタである。トランジスタ136は駆動トランジスタである。スイッチ・ネットワーク132はスイッチ・トランジスタ138および140を含む。トランジスタ134、136、138、および140はp型TFTトランジスタである。トランジスタ134、136、138、および140の各々は、ゲート端子、第1の端子、および第2の端子を有する。

[00135] トランジスタ134、136、138、および140は、アモルファス・シリコン、ナノ/マイクロ結晶シリコン、ポリシリコン、有機半導体技術(例えば、有機TFT)、PMOS技術、またはCMOS技術(例えば、MOSFET)を使用して製作することができる。複数の画素回路214はAMOLED表示アレイを形成することができる。

[00136] 選択ラインSEL、信号ラインIDATA、仮想接地ラインVGND、および電圧供給ラインVSSが、画素回路214に与えられる。

[00137] トランジスタ136は、VGNDとOLED130のカソード電極との間に接続される。トランジスタ134のゲート端子、トランジスタ136のゲート端子、ストレージ・キャパシタ131、およびスイッチ・ネットワーク132が、ノードA42で接続される。

[00138] 図21は、図20の画素回路214の例示的な動作を示す。図21は図19に対応する。図21のVBCPの駆動方式は、図19のものと同様のIDATAおよびVGNDを使用する。

[00139] 画素回路212および214に適用されるVBCP技術は、電流ミラー型の画素回路以外の電流プログラム画素回路に適用できる。

[00140] 例えば、VBCP技術は、AMOLEDディスプレイでの使用に好適である。VBCP技術は、電流プログラム画素回路ディスプレイ、例えば、AMOLEDディスプレイの整定時間の改善をもたらす。

[00141] VBCP画素回路(例えば、212、214)を有する表示アレイを駆動するためのドライバは、画素輝度データを電流に変換することに、留意されたい。

[00142] 図22は、複数のCBVP画素回路151(CBVP1−1、CBVP1−2、CBVP2−1、CBVP2−2)を有する表示アレイ150の駆動機構を示す。CBVP画素回路151は、CBVP駆動方式が適用可能な画素回路である。例えば、CBVP画素回路151は、図1、5、8、10、12、または16に示された画素回路とすることができる。図22では、4つのCBVP画素回路151が例として示されている。表示アレイ150は、4つより多いまたは4つより少ないCBVP画素回路151を有することができる。

[00143] 表示アレイ150はAMOLEDディスプレイであり、複数のCBVP画素回路151が行および列に配置される。VDATA1(またはVDATA2)およびIBIAS1(またはIBIAS2)は共通の列の画素間で共有され、SEL1(またはSEL2)はアレイ構造中の共通の行の画素間で共有される。

[00144] SEL1およびSEL2はアドレス・ドライバ152を介して駆動される。VDATA1およびVDATA2はソース・ドライバ154を介して駆動される。IBIAS1およびIBIAS2もソース・ドライバ154を介して駆動される。コントローラおよびスケジューラ156は、上述のCBVP駆動方式の制御およびスケジュールを含めての、表示アレイを動作させるためのプログラミング、校正、および他の動作を制御およびスケジューリングするために設けられる。

[00145] 図23は、複数のVBCP画素回路を有する表示アレイ160の駆動機構を示す。図23では、図18の画素回路212がVBCP画素回路の例として示されている。しかし、表示アレイ160は、説明されたVBCP駆動方式が適用できる任意の他の画素回路を含むことができる。

[00146] 図23のSEL1およびSEL2は、図18のSELに対応する。図23のVGND1およびVGAND2は、図18のVDATAに対応する。図23のIDATA1およびIDATA2は、図18のIDATAに対応する。図23では、4つのVBCP画素回路が例として示されている。表示アレイ160は4つより多くのまたは4つより少ないVBCP画素回路を有することができる。

[00147] 表示アレイ160はAMOLEDディスプレイであり、複数のVBCP画素回路が行および列に配置される。IDATA1(またはIDATA2)は共通の列の画素間で共有され、SEL1(またはSEL2)およびVGND1(またはVGND2)はアレイ構造中の共通の行の画素間で共有される。

[00148] SEL1、SEL2、VGND1、およびVGND2は、アドレス・ドライバ162を介して駆動される。IDATA1およびIDATAはソース・ドライバ164を介して駆動される。コントローラおよびスケジューラの166は、上述のVBCP駆動方式のための制御およびスケジュールを含めての、表示アレイを動作させるためのプログラミング、校正、および他の動作を制御およびスケジューリングするために設けられる。

[0149] 図24は、本発明の更なる実施形態による画素回路400を示す。図24の画素回路400は3−TFT電流バイアス電圧プログラム画素回路(3-TFT current-biased voltage programmed pixel circuit)であり、CBVP駆動方式を使用する。この駆動方式は、不整合を補償することによりディスプレイの寿命および歩留りを改善する。

[00150] 画素回路400は、OLED402、ストレージ・キャパシタ404、駆動トランジスタ406、ならびにスイッチ・トランジスタ408および410を含む。各トランジスタは、ゲート端子、第1の端子、および第2の端子を有する。トランジスタ406、408、および410はp型TFTトランジスタである。画素回路400に適用される駆動技術は、当業者には十分に理解されているn型トランジスタを有する相補型画素回路にも適用できる。

[00151] トランジスタ406、408、および410は、ポリシリコン、ナノ/マイクロ(結晶)シリコン、アモルファス・シリコン、CMOS、有機半導体、金属有機の技術、またはそれらの組み合わせを使用して実現することができる。複数の画素回路400はアクティブ・マトリクス・アレイを形成することができる。画素回路400に適用される駆動方式は、アクティブ・マトリクス・ディスプレイにおける時間的および空間的な不均一性を補償する。

[00152] 選択ラインSEL、信号ラインVdata、バイアス・ラインIbias、および電圧供給ラインVddが、画素回路400に接続される。バイアス・ラインIbiasは、ディスプレイの仕様に基づいて規定されるバイアス電流(Ibias)を供給する。ディスプレイの仕様とは、寿命、パワー、ならびにデバイスの性能および均一性などである。

[00153] 駆動トランジスタ406の第1の端子は電圧供給ラインVddに接続される。駆動トランジスタ406の第2の端子は、ノードB20でOLED402に接続される。キャパシタ404の一方の端子は、信号ラインVdataに接続され、キャパシタ404の他方の端子は、ノードA20で駆動トランジスタ406のゲート端子に接続される。

[00154] スイッチ・トランジスタ408および410のゲート端子は選択ラインSELに接続される。スイッチ・トランジスタ408はノードA20とノードB20との間に接続される。スイッチ・トランジスタ410はノードB20とバイアス・ラインIbiasとの間に接続される。

[00155] 画素回路400では、すべての空間的および時間的な不均一性を補償するために、所定の固定電流(Ibias)が、トランジスタ410を通して供給され、また、様々なグレイ・スケールで必要とされる様々な電流レベルに電流を分割するために、電圧プログラミングが使用される。

[00156] 図25に示されるように、画素回路400の動作は、プログラミング・フェーズX61および駆動フェーズX62を含む。図25のVdata[j]は図24のVddに対応する。図25のVp[k,j](k=1、2、…、n)は、Vdata[j]のk番目のプログラミング電圧を表し、ここで「j」は列(コラム)番号である。

[00157] 図24および図25を参照すると、プログラミング・サイクルX61の間、SELはローであり、したがってスイッチ・トランジスタ408および410がオンである。バイアス電流Ibiasは、バイアス・ラインIbiasを介して画素回路400へ印加され、駆動トランジスタ406のゲート端子は自己調整され、すべての電流が駆動トランジスタ406のソース−ドレインを通過できるようになる。このサイクルで、Vdataは、画素のグレイ・スケールに関連するプログラミング電圧を有する。駆動サイクルX62の間、スイッチ・トランジスタ408および410はオフであり、電流は駆動トランジスタ406およびOLED402を通る。

[00158] 図26は、本発明の更なる実施形態による画素回路420を示す図である。図26の画素回路420は、6−TFT電流バイアス電圧プログラム画素回路であり、発光制御を伴うCBVP駆動方式を使用する。この駆動方式は、不整合を補償することによりディスプレイの寿命および歩留りを改善する。

[00159] 画素回路420は、OLED422、ストレージ・キャパシタ424、およびトランジスタ426〜436を含む。各トランジスタは、ゲート端子、第1の端子、および第2の端子を有する。トランジスタ426〜436はp型TFTトランジスタである。画素回路420に適用される駆動技術は、当業者には十分に理解されているn型トランジスタを有する相補型画素回路にも適用できる。

[00160] トランジスタ426〜436は、ポリシリコン、ナノ/マイクロ(結晶)シリコン、アモルファス・シリコン、CMOS、有機半導体、金属有機の技術、またはそれらの組み合わせを使用して実現することができる。複数の画素回路420はアクティブ・マトリクス・アレイを形成することができる。画素回路420に適用される駆動方式は、アクティブ・マトリクス・ディスプレイの時間的および空間的な不均一性を補償する。

[00161] 1つの選択ラインSEL、信号ラインVdata、バイアス・ラインIbias、電圧供給ラインVdd、基準電圧ラインVref、および発光信号ラインEMが、画素回路420に接続される。バイアス・ラインIbiasは、ディスプレイの仕様に基づいて定められるバイアス電流(Ibias)を供給する。ディスプレイの仕様とは、寿命、パワー、ならびにデバイスの性能および均一性などである。基準電圧ラインVrefは基準電圧(Vref)を供給する。基準電圧Vrefは、バイアス電流Ibiasと、グレイ・スケールおよび/またはコントラスト比を含み得る表示仕様とに基づいて、決定することができる。信号ラインEMは、画素回路420をオンにする発光信号EMを供給する。画素回路420は、発光信号EMに基づいて発光モードになる。

[00162] トランジスタ426のゲート端子、トランジスタ432の一方の端子、およびトランジスタ434の一方の端子は、ノードA21で接続される。キャパシタ424の一方の端子、トランジスタ428の一方の端子、およびトランジスタ434の他方の端子は、ノードB21で接続される。キャパシタ424の他方の端子、トランジスタ430の一方の端子、トランジスタ436の一方の端子、およびトランジスタ426の一方の端子は、ノードC21で接続される。トランジスタ430の他方の端子はバイアス・ラインIbiasに接続される。トランジスタ432の他方の端子は基準電圧ラインVrefに接続される。選択ラインSELは、トランジスタ428、430、および432のゲート端子に接続される。選択ラインEMは、トランジスタ434および436のゲート端子に接続される。トランジスタ426は駆動トランジスタである。トランジスタ428、430、432、434、および436はスイッチング・トランジスタである。

[00163] 画素回路420では、所定の固定電流(Ibias)がトランジスタ430を通して供給され、基準電圧Vrefがトランジスタ432を通してトランジスタ426のゲート端子へ印加され、プログラミング電圧VPがトランジスタ428を通してストレージ・キャパシタ424の他方の端子(即ち、ノードB21)へ印加される。ここで、トランジスタ426のソース電圧(即ち、ノードC21の電圧)は自己調整されることになり、それにより、バイアス電流がトランジスタ426を通ることが可能になり、したがって、すべての空間的および時間的な不均一性が補償される。更に、電圧プログラミングを使用して、電流が、様々なグレイ・スケールで必要とされる様々な電流レベルへと分割される。

[00164] 図27に示されるように、画素回路420の動作は、プログラミング・フェーズX71および駆動フェーズX72を含む。

[00165] 図26および図27を参照すると、プログラミング・サイクルX71の間、SELはローであり、したがってスイッチ・トランジスタ428、430、および432がオンであり、固定バイアス電流がIbiasラインへ印加され、駆動トランジスタ426のソースは自己調整され、すべての電流が駆動トランジスタ426のソース−ドレインを通過できるようになる。このサイクルで、Vdataは、画素のグレイ・スケールに関連するプログラミング電圧を有し、キャパシタ424は、プログラミング電圧と、不整合の補償のために電流により生成された電圧とを蓄積する。駆動サイクルX72の間、トランジスタ428、430、および432はオフであり、トランジスタ434および436は発光信号EMによりオンである。この駆動サイクルX72の間、トランジスタ426は電流をOLED422へ供給する。

[00166] 図25では、表示全体がプログラムされ、次に、点灯される(発光モードになる)。対照的に、図27では、各行は、発光ラインEMを使用してプログラムした後、点灯することができる。

[00167] 図25および図27の動作では、バイアス・ラインは所定の固定のバイアス電流を供給する。しかし、バイアス電流Ibiasは調整可能とすることができ、バイアス電流Ibiasは、表示の動作の間に調節することができる。

[00168] 図28は、CBVP駆動方式を実施するためのアレイ構造を有する表示システムの一例を示す。図28の表示システム450は、複数の画素454を有する画素アレイ452、ゲート・ドライバ456、ソース・ドライバ458、ならびにドライバ456および458を制御するためのコントローラ460を含む。ゲート・ドライバ456はアドレス(選択)ライン(例えば、SEL[1]、SEL[2]、…)に作用する。ソース・ドライバ458はデータ・ライン(例えば、Vdata[1]、Vdata[2]、…)に作用する。表示システム450は、基準電流Irefを使用してバイアス・ライン(例えば、Ibias[1]、Ibias[2])に作用するための校正された電流ミラー・ブロック462を含む。ブロック462は、複数の校正電流ミラー(calibrated current mirror)を含み、その各々は、対応するIbias用である。基準電流Irefは、スイッチを通して校正電流ミラー・ブロック462へ供給することができる。

[00169] 画素回路454は、図24の画素回路400または図26の画素回路420と同じとすることができ、ここで、SEL[i](i=1、2、…)は図24または図26のSELに対応し、Vdata[j](j=1、2、…)は図24または図26のVdataに対応し、Ibias[j](j=1、2、…)は図24または図26のIbiasに対応する。図26の画素回路420を画素回路454として使用する場合、ゲート・ドライバ456などのようなディスプレイの周辺のドライバは、それぞれの発光ラインEMを制御する。

[00170] 図28では、電流ミラーは基準電流源で校正される。パネルのプログラミング・サイクル(例えば、図25のX61、図27のX71)の間、校正電流ミラー(ブロック462)は、電流をバイアス・ラインIbiasへ供給する。これらの電流ミラーは、パネルの縁部に製作することができる。

[00171] 図29は、CBVP駆動方式を実施するためのアレイ構造を有する表示システムの別の例を示す。図29の表示システム470は、複数の画素474を有する画素アレイ472、ゲート・ドライバ476、ソース・ドライバ478、ならびにドライバ476および478を制御するためのコントローラ480を含む。ゲート・ドライバ476はアドレス(選択)ライン(例えば、SEL[0]、SEL[1]、SEL[2]、…)に作用する。ソース・ドライバ478はデータ・ライン(例えば、Vdata[1]、Vdata[2]、…)に作用する。表示システム470は、Vdataラインを使用してバイアス・ライン(例えば、Ibias[1]、Ibias[2])に作用するための校正電流源ブロック482を含む。ブロック482は複数の校正電流源を含み、その各々は、Ibiasライン用に設けられる。

[00172] 画素回路474は、図24の画素回路400または図26の画素回路420と同じとすることができ、ここで、SEL[i](i=1、2、…)は図24または図26のSELに対応し、Vdata[j](j=1、2、…)は図24または図26のVdataに対応し、Ibias[j](j=1、2、…)は図24または図26のIbiasに対応する。図26の画素回路420を画素回路474として使用する場合、ゲート・ドライバ456などのようなディスプレイの周辺のドライバは、それぞれの発光ラインEMを制御する。

[00173] それぞれの電流源482は、Vdataラインを介しての電圧を電流に変換する電圧−電流変換器を含む。選択ラインのうちの1つを使用してスイッチ490を動作させ、Vdataラインを電流源482に接続する。この例では、アドレス・ラインSEL[0]がスイッチ490を動作させる。電流源482は、ディスプレイの1つの行(即ち、0番目の行)として扱われる。Vdataラインの電圧を電流源482で変換した後、Vdataラインは、ディスプレイの実際の画素回路474をプログラムするために使用される。

[00174] 電流源の各々に関連する電圧は工場で抽出され、メモリ(例えば、フラッシュ、EPROM、またはPROM)に格納される。この電圧(校正電圧)は、電流源ごとに、それらの不整合が原因で異なることがある。各フレームの最初に、電流源482は、格納された校正電圧を使用してソース・ドライバ478を通じてプログラムされ、その結果、すべての電流源482は同じ電流を供給する。

[00175] 図28では、バイアス電流(Ibias)は、基準電流Irefを用いて電流ミラー462により生成される。しかし、図28のシステム450は、Ibiasを生成するために電流源482を使用することもできる。図29では、バイアス電流(Ibias)は、Vdataラインを用いて電流源482の電流変換器により生成される。しかし、図29のシステム470は、図28の電流ミラー462を使用することもできる。

[00176] 様々な駆動方式を使用するパネルの画像品質に対しての空間不整合の影響が、図30〜図32に示される。従来の2−TFT画素回路を用いたディスプレイの画像は、閾値電圧の不整合およびモビリティの変動という問題がある(図30)。他方、バイアス・ラインlbiasのない電圧プログラム画素回路は、閾値電圧の不整合の影響を制御することができるが、モビリティの変動の問題がある場合がある(図31)が、実施形態の電流バイアス電圧プログラム(CBVP)駆動方式は、モビリティの変動および閾値電圧の変動の両方の影響を制御することができる(図32)。

[00177] 本発明が1または複数の実施形態に関して説明された。しかし、特許請求の範囲で規定される本発明の範囲から逸脱することなく、幾つかの変形および変更を行うことができることが、当業者には明らかであろう。

Claims (8)

  1. 画素回路であって、
    発光デバイスと、
    ゲート端子、前記発光デバイスに結合される第1端子、および電圧供給ラインに結合される第2端子を有し、画素電流を前記発光デバイスへ供給するための駆動トランジスタと、
    一端がプログラミング電圧を供給するためのデータ・ラインと直接に接続され、他端が前記駆動トランジスタの前記ゲート端子と接続されるストレージ・キャパシタと、
    前記駆動トランジスタの前記ゲート端子と前記駆動トランジスタの前記第1端子との間に結合される第1スイッチ・トランジスタと、
    プログラミング・サイクル中に、制御可能なバイアス電流を前記駆動トランジスタの前記第1端子へ供給するために、バイアス・ラインと前記駆動トランジスタの前記第1端子との間に結合される第2スイッチ・トランジスタと
    前記第1スイッチ・トランジスタおよび前記第2スイッチ・トランジスタと結合される制御回路であって、プログラミング・サイクルにおける選択された間隔の間に、前記第1スイッチ・トランジスタおよび前記第2スイッチ・トランジスタをオンにして、前記プログラミング電圧を前記ストレージ・キャパシタへ供給し、駆動サイクルの間に前記第1スイッチ・トランジスタおよび前記第2スイッチ・トランジスタをオフにして、駆動電流が前記駆動トランジスタおよび前記発光デバイスを通して流れるようにする、制御回路と
    を備える画素回路。
  2. 請求項1に記載の画素回路であって、
    前記画素回路はディスプレイ装置に含まれるものであり、前記ディスプレイ装置はドライバ回路を含み、前記ドライバ回路は、プログラミング・サイクル中に前記画素回路をプログラムするためのものであり、前記プログラミング・サイクル中に、前記画素回路はプログラミング・データに応じたプログラミング電圧を受けるものであり、かつ、前記ドライバ回路は、駆動サイクル中に前記画素回路を駆動するためのものであり、前記駆動サイクル中に、前記画素回路は前記プログラミング・データに従った光を発するものであり、
    前記ドライバ回路は、前記プログラミング・サイクル中に前記データ・ラインへ前記プログラミング電圧を供給し、前記プログラミング・サイクル中に前記バイアス・ラインへ前記制御可能なバイアス電流を供給し、前記制御可能なバイアス電流が前記駆動トランジスタを通るときに前記駆動トランジスタの前記ゲート端子が自己調整することを可能とすることにより、前記画素回路の時間依存性のパラメータを補償するように、構成される、
    画素回路。
  3. 請求項2に記載の画素回路であって、前記制御可能なバイアス電流は、前記画素回路に対する前記プログラミング・データからは独立したものである、画素回路。
  4. 請求項1に記載の画素回路であって、前記第1スイッチ・トランジスタのゲート端子および前記第2スイッチ・トランジスタのゲート端子が、単一の選択ラインにより動作させられる、画素回路。
  5. 請求項1に記載の画素回路であって、前記第2スイッチ・トランジスタが、前記バイアス・ラインに結合された第1端子と、前記発光デバイスと前記駆動トランジスタとの間の接続ノードに結合された第2端子とを含む、画素回路。
  6. 請求項1に記載の画素回路であって、前記発光デバイスが有機発光ダイオードを含む、画素回路。
  7. 請求項1に記載の画素回路であって、前記トランジスタのうちの少なくとも1つが薄膜トランジスタである、画素回路。
  8. 請求項1に記載の画素回路であって、前記画素回路がアクティブ・マトリクス・アレイを形成する、画素回路。
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