JP3282663B2 - オンチップソースフォロアアンプを有する固体撮像素子 - Google Patents
オンチップソースフォロアアンプを有する固体撮像素子Info
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Description
【０００１】
【発明が属する技術分野】本発明は固体撮像素子に関
し、特に固体撮像素子出力部のオンチップソースフォロ
アアンプに関する。
し、特に固体撮像素子出力部のオンチップソースフォロ
アアンプに関する。
【０００２】
【従来の技術】従来の固体撮像素子出力部のオンチップ
ソースフォロアアンプにおいては、特開昭６０−２２３
１６１に示される手法によりゲイン向上が実現されてい
る。図７および図８に特開昭６０−２２３１６１に示さ
れる固体撮像素子オンチップソースフォロアアンプの構
造を示す。ドライバトランジスタ１２以外は、一導電性
を有する半導体基板１４内に形成された半導体基板１４
とは反対の導電性を有する第１の反対導電性領域１５に
形成され、ドライバトランジスタ１２は第１の反対導電
性領域１５と独立した第２の反対導電性領域１６に形成
され、かつ、第２の反対導電性領域１６とドライバトラ
ンジスタソース１８ａが接続されている。
ソースフォロアアンプにおいては、特開昭６０−２２３
１６１に示される手法によりゲイン向上が実現されてい
る。図７および図８に特開昭６０−２２３１６１に示さ
れる固体撮像素子オンチップソースフォロアアンプの構
造を示す。ドライバトランジスタ１２以外は、一導電性
を有する半導体基板１４内に形成された半導体基板１４
とは反対の導電性を有する第１の反対導電性領域１５に
形成され、ドライバトランジスタ１２は第１の反対導電
性領域１５と独立した第２の反対導電性領域１６に形成
され、かつ、第２の反対導電性領域１６とドライバトラ
ンジスタソース１８ａが接続されている。
【０００３】ソースフォロアアンプのゲインＧは、ドラ
イバトランジスタの相互のコンダクタンスをｇｍ、第２
の反対導電性領域（以下、バックゲートと称する）のコ
ンダクタンスをｇｍｂ、ドライバトランジスタの出力コ
ンダクタンスをｇｄｓ１、ロードトランジスタの出力コ
ンダクタンスをｇｄｓ２として、Ｇ＝ｇｍ／（ｇｍ＋ｇ
ｍｂ＋ｇｄｓ１＋ｇｄｓ２） （１）で表せるの
で、上記従来例のように、バックゲートとドライバトラ
ンジスタのソースを接続すればｇｍｂ＝０となり、ゲイ
ンＧを高めることができる。
イバトランジスタの相互のコンダクタンスをｇｍ、第２
の反対導電性領域（以下、バックゲートと称する）のコ
ンダクタンスをｇｍｂ、ドライバトランジスタの出力コ
ンダクタンスをｇｄｓ１、ロードトランジスタの出力コ
ンダクタンスをｇｄｓ２として、Ｇ＝ｇｍ／（ｇｍ＋ｇ
ｍｂ＋ｇｄｓ１＋ｇｄｓ２） （１）で表せるの
で、上記従来例のように、バックゲートとドライバトラ
ンジスタのソースを接続すればｇｍｂ＝０となり、ゲイ
ンＧを高めることができる。
【０００４】
【発明が解決しようとする課題】固体撮像素子におい
て、一般に半導体基板１４はＮ型であり反対導電性領域
１５，１６はＰ型である。ソースフォロアアンプの電源
電圧２は１５Ｖであり、半導体基板１４には従来１５Ｖ
程度印加されていたが、低電圧化に伴い現状では５Ｖ程
度の電圧が印加される。また、第１の反対導電性領域１
５は０Ｖであり、第２の反対導電性領域１６はドライバ
トランジスタソース１８ａと接続されるため、８Ｖ程度
にはなる。従来のように、半導体基板１４電圧が１５Ｖ
の場合は問題ないが、５Ｖ程度になった場合、Ｐ型の第
２の反対導電性領域１６とＮ型の半導体基板１４が順バ
イアスとなってしまい、素子としての機能を失うという
欠点がある。
て、一般に半導体基板１４はＮ型であり反対導電性領域
１５，１６はＰ型である。ソースフォロアアンプの電源
電圧２は１５Ｖであり、半導体基板１４には従来１５Ｖ
程度印加されていたが、低電圧化に伴い現状では５Ｖ程
度の電圧が印加される。また、第１の反対導電性領域１
５は０Ｖであり、第２の反対導電性領域１６はドライバ
トランジスタソース１８ａと接続されるため、８Ｖ程度
にはなる。従来のように、半導体基板１４電圧が１５Ｖ
の場合は問題ないが、５Ｖ程度になった場合、Ｐ型の第
２の反対導電性領域１６とＮ型の半導体基板１４が順バ
イアスとなってしまい、素子としての機能を失うという
欠点がある。
【０００５】本発明の目的は、低電圧化に伴い半導体基
板電圧が５Ｖ程度になっても、高いゲインが得られるオ
ンチップソースフォロアアンプを有する固体撮像素子を
提供することである。
板電圧が５Ｖ程度になっても、高いゲインが得られるオ
ンチップソースフォロアアンプを有する固体撮像素子を
提供することである。
【０００６】
【課題を解決するための手段】本発明のオンチップソー
スフォロアアンプを有する固体撮像素子は、１段または
多段オンチップソースフォロアアンプを有する固体撮像
素子において、前記オンチップソースフォロアアンプ
は、ドライバトランジスタ以外の部分は、一導電性を有
する半導体基板内に形成された前記半導体基板とは反対
の導電性を有する第１の反対導電性領域に形成され、ド
ライバトランジスタは前記第１の反対導電性領域と独立
した第２の反対導電性領域に形成され、かつ、前記第２
の反対導電性領域とドライバトランジスタソースは容量
を介してカップリングされ、前記第２の反対導電性領域
は高抵抗を介してＤＣ電圧が印加された構成を有してい
る。ソースフォロアアンプのゲインは前述の（１）式に
示すようにドライバトランジスタのバックゲートコンダ
クタンスが小さい方が大きい。これは、ドライバトラン
ジスタの反対導電性領域と他の反対導電性領域が共通で
あるソースフォロアのドライバトランジスタのチャネル
は、ゲート酸化膜を介してゲート電極と、空乏層容量を
介して反対導電性領域とカップリングしているため、ゲ
ート電極より入力された信号によるチャネル電位の変調
は、ゲート電極とチャネルのカップリング（ｇｍ）が大
きい方が促進され、信号に無関係に一定電位になってい
る反導電性領域とチャネルのカップリング（ｇｍｂ）が
小さい方が促進されることによる。ソースフォロアドラ
イバトランジスタにおいてチャネルはソースと共通の導
電体となっているので、ドライバトランジスタの反対導
電性領域を他と分離し、（前者を第２、後者を第１の反
対導電性領域とする。）ソースと第２の反対導電性領域
を同電位にする、もしくは同位相、同振幅で振ってやれ
ばバックゲ−トコンダクタンスを除去しゲインを高める
ことができる。
スフォロアアンプを有する固体撮像素子は、１段または
多段オンチップソースフォロアアンプを有する固体撮像
素子において、前記オンチップソースフォロアアンプ
は、ドライバトランジスタ以外の部分は、一導電性を有
する半導体基板内に形成された前記半導体基板とは反対
の導電性を有する第１の反対導電性領域に形成され、ド
ライバトランジスタは前記第１の反対導電性領域と独立
した第２の反対導電性領域に形成され、かつ、前記第２
の反対導電性領域とドライバトランジスタソースは容量
を介してカップリングされ、前記第２の反対導電性領域
は高抵抗を介してＤＣ電圧が印加された構成を有してい
る。ソースフォロアアンプのゲインは前述の（１）式に
示すようにドライバトランジスタのバックゲートコンダ
クタンスが小さい方が大きい。これは、ドライバトラン
ジスタの反対導電性領域と他の反対導電性領域が共通で
あるソースフォロアのドライバトランジスタのチャネル
は、ゲート酸化膜を介してゲート電極と、空乏層容量を
介して反対導電性領域とカップリングしているため、ゲ
ート電極より入力された信号によるチャネル電位の変調
は、ゲート電極とチャネルのカップリング（ｇｍ）が大
きい方が促進され、信号に無関係に一定電位になってい
る反導電性領域とチャネルのカップリング（ｇｍｂ）が
小さい方が促進されることによる。ソースフォロアドラ
イバトランジスタにおいてチャネルはソースと共通の導
電体となっているので、ドライバトランジスタの反対導
電性領域を他と分離し、（前者を第２、後者を第１の反
対導電性領域とする。）ソースと第２の反対導電性領域
を同電位にする、もしくは同位相、同振幅で振ってやれ
ばバックゲ−トコンダクタンスを除去しゲインを高める
ことができる。
【０００７】固体撮像素子の場合、同電位にすると
【発明が解決しようとする課題】に記載したように、半
導体基板と第２の判定導電性領域が順バイアスになるこ
とがあるが、本発明では、十分に大きな容量を介してソ
ースと第２の反対導電性領域をカップリングさせ両者を
同位相、同振幅で振り、第２の反対導電性領域のＤＣ電
位は高抵抗を介することにより第２の反対導電性領域と
半導体基板が順バイアスにならない電圧に規定すること
ができる。
導体基板と第２の判定導電性領域が順バイアスになるこ
とがあるが、本発明では、十分に大きな容量を介してソ
ースと第２の反対導電性領域をカップリングさせ両者を
同位相、同振幅で振り、第２の反対導電性領域のＤＣ電
位は高抵抗を介することにより第２の反対導電性領域と
半導体基板が順バイアスにならない電圧に規定すること
ができる。
【０００８】また、本発明のオンチップソースフォロア
アンプを有する固体撮像素子は前記構成がオンチップソ
ースフォロアアンプの全段に適用されていてもよい。
アンプを有する固体撮像素子は前記構成がオンチップソ
ースフォロアアンプの全段に適用されていてもよい。
【０００９】あるいは、前記構成がオンチップソースフ
ォロアアンプの初段以外の各段に適用されているもので
あってもよい。
ォロアアンプの初段以外の各段に適用されているもので
あってもよい。
【００１０】また、前記第２の反対導電性領域とドライ
バトランジスタとのカップリングに用いられる容量が、
ポリシリコンによる電極を多層重ねることにより形成さ
れていてもよい。
バトランジスタとのカップリングに用いられる容量が、
ポリシリコンによる電極を多層重ねることにより形成さ
れていてもよい。
【００１１】さらに、前記カップリングに用いられる容
量を形成するポリシリコンによる電極が、固体撮像素子
本体のポリシシコンによる電極と同時に形成されている
ものを含む。
量を形成するポリシリコンによる電極が、固体撮像素子
本体のポリシシコンによる電極と同時に形成されている
ものを含む。
【００１２】また、前記第２の反対導電性領域とドライ
バトランジスタとのカップリングに用いられる容量が前
記第２の反対導電性領域の外部に形成されていることが
好ましい。
バトランジスタとのカップリングに用いられる容量が前
記第２の反対導電性領域の外部に形成されていることが
好ましい。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は本発明のオンチップソースフォロア
アンプを有する固体撮像素子の第１実施形態のオンチッ
プ３段ソースフォロアアンプの回路図、図２は図１の３
段目ソースフォロアアンプの縦断面図、図３は図１の３
段目ソースフォロアアンプの平面図である。
アンプを有する固体撮像素子の第１実施形態のオンチッ
プ３段ソースフォロアアンプの回路図、図２は図１の３
段目ソースフォロアアンプの縦断面図、図３は図１の３
段目ソースフォロアアンプの平面図である。
【００１５】この固体撮像素子は、図１に示すように、
３段ソースフォロアを形成する６個のトランジスタはＮ
チャネルとなっており、上段はドライバトランジスタ１
２、下段はロードトランジスタ１３と呼ばれる。３個の
ドライバトランジスタ１２のドレインはＶDD２に、３個
のロードトランジスタ１３のソースはＧＮＤ（グラン
ド）１１に接続されている。各段のドライバトランジス
タ１２のソースはロードトランジスタ１３のドレインと
接続され、かつ次段のドライバトランジスタ１２のゲー
トに接続されている。ただし最終段は次段のドライバト
ランジスタ１２のゲートには接続されず信号を外部に取
り出すため出力３が外部回路に接続される。また、２，
３段目ドライバトランジスタ１２のバックゲートは容量
５，９を介して半導体基板と接続され半導体基板電位Ｖ
sub ７が印加され、容量５，９より十分大きな容量４，
８を介してソースと接続され、高抵抗６，１０を介して
所望のＤＣ電圧を印加されている。ソース・バックゲ−
ト間の容量４，８と高抵抗６，１０で構成されるハイバ
スフィルタのカットオフ周波数は、ソースから伝わる信
号周波数より十分小さくなるように、ソース・バックゲ
ート間の容量４，８と高抵抗６，１０が決定されてい
る。また、ソース・バックゲート間の容量４，８はバッ
クゲート・半導体基板間の容量５，９より十分大きくな
るように決定されている。ロードトランジスタ１３は定
電流源として所望の電流が得られるように、ゲートにバ
イアスされている（図中では接地されている）。
３段ソースフォロアを形成する６個のトランジスタはＮ
チャネルとなっており、上段はドライバトランジスタ１
２、下段はロードトランジスタ１３と呼ばれる。３個の
ドライバトランジスタ１２のドレインはＶDD２に、３個
のロードトランジスタ１３のソースはＧＮＤ（グラン
ド）１１に接続されている。各段のドライバトランジス
タ１２のソースはロードトランジスタ１３のドレインと
接続され、かつ次段のドライバトランジスタ１２のゲー
トに接続されている。ただし最終段は次段のドライバト
ランジスタ１２のゲートには接続されず信号を外部に取
り出すため出力３が外部回路に接続される。また、２，
３段目ドライバトランジスタ１２のバックゲートは容量
５，９を介して半導体基板と接続され半導体基板電位Ｖ
sub ７が印加され、容量５，９より十分大きな容量４，
８を介してソースと接続され、高抵抗６，１０を介して
所望のＤＣ電圧を印加されている。ソース・バックゲ−
ト間の容量４，８と高抵抗６，１０で構成されるハイバ
スフィルタのカットオフ周波数は、ソースから伝わる信
号周波数より十分小さくなるように、ソース・バックゲ
ート間の容量４，８と高抵抗６，１０が決定されてい
る。また、ソース・バックゲート間の容量４，８はバッ
クゲート・半導体基板間の容量５，９より十分大きくな
るように決定されている。ロードトランジスタ１３は定
電流源として所望の電流が得られるように、ゲートにバ
イアスされている（図中では接地されている）。
【００１６】図２に示されるように、３段目ソースフォ
ロアアンプは、ドライバトランジスタ１２は半導体基板
（Ｎ型）１４上のバックゲートすなわち、第２の反対導
電性領域（Ｐ型）１６に形成されている。他は半導体基
板上（Ｎ型）１４の第１の反対導電性領域（Ｐ型）１５
に形成されている。第１と第２の反対導電性領域１５，
１６は半導体基板１４により分離されている。ソース１
８ａにコンタクト２２された配線は第２の反対導電性領
域１６と容量８を介してカップリングされ、ロードトラ
ンジスタドレイン１７ｂと接続されている。初段と３段
目のドライバトランジスタ１２は、図２の右部に示すよ
うにＰ型領域１６にチャンネルが形成されるサーフィス
型となっており、他のトランジスタは、図２の左部に示
すように、Ｐ型領域１５上部にＮ型領域２０が形成さ
れ、チャネルもＮ型領域２０内に形成される埋め込み型
となっている。サーフィス型同志、埋め込み型同志では
プロセスの簡略化のためゲート長とゲート幅が異なる以
外は同じ構造となっている。ゲート絶縁膜はシリコン酸
化膜によるか、もしくはシリコン酸化膜により窒化シリ
コン膜を挟んだ構造よりなっている。ゲート電極１９
ａ，１９ｂはポリシリコンよりなり、リン等のＮ型不純
物を拡散することにより金属とみなせる程度低抵抗化さ
れている。ソース１８ａ，１８ｂ、ドレイン１７ａ，１
７ｂ等の拡散層はリン等のＮ型不純物をドープすること
により形成される。
ロアアンプは、ドライバトランジスタ１２は半導体基板
（Ｎ型）１４上のバックゲートすなわち、第２の反対導
電性領域（Ｐ型）１６に形成されている。他は半導体基
板上（Ｎ型）１４の第１の反対導電性領域（Ｐ型）１５
に形成されている。第１と第２の反対導電性領域１５，
１６は半導体基板１４により分離されている。ソース１
８ａにコンタクト２２された配線は第２の反対導電性領
域１６と容量８を介してカップリングされ、ロードトラ
ンジスタドレイン１７ｂと接続されている。初段と３段
目のドライバトランジスタ１２は、図２の右部に示すよ
うにＰ型領域１６にチャンネルが形成されるサーフィス
型となっており、他のトランジスタは、図２の左部に示
すように、Ｐ型領域１５上部にＮ型領域２０が形成さ
れ、チャネルもＮ型領域２０内に形成される埋め込み型
となっている。サーフィス型同志、埋め込み型同志では
プロセスの簡略化のためゲート長とゲート幅が異なる以
外は同じ構造となっている。ゲート絶縁膜はシリコン酸
化膜によるか、もしくはシリコン酸化膜により窒化シリ
コン膜を挟んだ構造よりなっている。ゲート電極１９
ａ，１９ｂはポリシリコンよりなり、リン等のＮ型不純
物を拡散することにより金属とみなせる程度低抵抗化さ
れている。ソース１８ａ，１８ｂ、ドレイン１７ａ，１
７ｂ等の拡散層はリン等のＮ型不純物をドープすること
により形成される。
【００１７】イオン注入はＰ型領域、Ｎ型領域とも数百
ｋｅＶ、１Ｅ１２／ｃｍ 2 のオーダーで行われている。
また、各トランジスタのゲート長とゲート幅はゲイン、
帯域等が設計基準を満たすように決定されている。
ｋｅＶ、１Ｅ１２／ｃｍ 2 のオーダーで行われている。
また、各トランジスタのゲート長とゲート幅はゲイン、
帯域等が設計基準を満たすように決定されている。
【００１８】図３に３段目ソースフォロアアンプの平面
図が示されているように、ドライバトランジスタは半導
体基板上（Ｎ型）１４の第２の反対導電性領域（Ｐ型）
１６に形成されている。他は半導体基板上１４の第１の
反対導電性領域（Ｐ型）１５に形成されている。第２の
反対導電性領域１６は半導体基板１４により周囲を囲ま
れ、島状に第１の反対導電性領域１５と分離されてい
る。ソース１８ａにコンタクト２２された配線２１ｃは
第２の反対導電性領域１６と容量８を介してカップリン
グされ、ロードトランジスタドレイン１７ｂと接続され
ている。
図が示されているように、ドライバトランジスタは半導
体基板上（Ｎ型）１４の第２の反対導電性領域（Ｐ型）
１６に形成されている。他は半導体基板上１４の第１の
反対導電性領域（Ｐ型）１５に形成されている。第２の
反対導電性領域１６は半導体基板１４により周囲を囲ま
れ、島状に第１の反対導電性領域１５と分離されてい
る。ソース１８ａにコンタクト２２された配線２１ｃは
第２の反対導電性領域１６と容量８を介してカップリン
グされ、ロードトランジスタドレイン１７ｂと接続され
ている。
【００１９】本実施形態の固体撮像素子はソースフォロ
アアンプのゲインが高く、かつ半導体基板電圧が５Ｖ程
度になってもバックゲートと半導体基板が順バイアスに
ならないので、電源電圧の低電圧化に対応できる。
アアンプのゲインが高く、かつ半導体基板電圧が５Ｖ程
度になってもバックゲートと半導体基板が順バイアスに
ならないので、電源電圧の低電圧化に対応できる。
【００２０】図４は本発明のオンチップソースフォロア
アンプを有する固体撮像素子の第２実施形態のドライバ
トランジスタ部の縦断面図である。
アンプを有する固体撮像素子の第２実施形態のドライバ
トランジスタ部の縦断面図である。
【００２１】この固体撮像素子は第１実施形態の固体撮
像素子とほぼ同様の構成であるが、図４に示すように、
第２の反対導電性領域（Ｐ型）１６とソース１８ａとの
カップリング容量がポリシリコンによるコンデンサ電極
２３を多層重ねることにより形成されている点が異な
る。コンデンサ電極２３は図の下側より数えて奇数段目
は配線２１ｃに、偶数段目は第２の反対導電性領域１６
に接続されている。このようにコンデンサ電極２３をｎ
段重ねることにより、横方向に面積を広げることなく、
容量を、コンデンサ電極２３が１段の場合の約ｎ倍にす
ることができる。また、コンデンサ電極２３が２〜３段
の場合、ポリシリコンは固体撮像素子本体の電極として
２〜３層用いられているので、本体電極形成時に同時に
コンデンサ電極２３を形成すれば、マスク枚数が増加す
ることもない。
像素子とほぼ同様の構成であるが、図４に示すように、
第２の反対導電性領域（Ｐ型）１６とソース１８ａとの
カップリング容量がポリシリコンによるコンデンサ電極
２３を多層重ねることにより形成されている点が異な
る。コンデンサ電極２３は図の下側より数えて奇数段目
は配線２１ｃに、偶数段目は第２の反対導電性領域１６
に接続されている。このようにコンデンサ電極２３をｎ
段重ねることにより、横方向に面積を広げることなく、
容量を、コンデンサ電極２３が１段の場合の約ｎ倍にす
ることができる。また、コンデンサ電極２３が２〜３段
の場合、ポリシリコンは固体撮像素子本体の電極として
２〜３層用いられているので、本体電極形成時に同時に
コンデンサ電極２３を形成すれば、マスク枚数が増加す
ることもない。
【００２２】本実施形態の固体撮像素子は、第１実施形
態と同様にソースフォロアアンプのゲインが高く、電源
電圧の低電圧化に対応できるとともに、コンデンサ電極
の形成時マスク枚数を増加する必要がないので、製作時
の効率が向上する。
態と同様にソースフォロアアンプのゲインが高く、電源
電圧の低電圧化に対応できるとともに、コンデンサ電極
の形成時マスク枚数を増加する必要がないので、製作時
の効率が向上する。
【００２３】図５は本発明のオンチップソースフォロア
アンプを有する固体撮像素子の第３実施形態のドライバ
トランジスタ部の平面図である。
アンプを有する固体撮像素子の第３実施形態のドライバ
トランジスタ部の平面図である。
【００２４】この固体撮像素子は第１実施形態の固体撮
像素子とほぼ同様の構成であるが図５に示すように、バ
ックゲートすなわち、第２の反対導電性領域（Ｐ型）１
６とソース１８ａとのカップリング容量８が、第２の反
対導電性領域１６の外部に形成されている点が異なる。
カップリング容量８を外部に形成するのは、第２の反対
導電性領域１６内に容量８を形成した場合、容量８を増
加させると図１に示された容量９も増加してしまうので
後述するように、ゲインを高める効果が減少するためで
ある。
像素子とほぼ同様の構成であるが図５に示すように、バ
ックゲートすなわち、第２の反対導電性領域（Ｐ型）１
６とソース１８ａとのカップリング容量８が、第２の反
対導電性領域１６の外部に形成されている点が異なる。
カップリング容量８を外部に形成するのは、第２の反対
導電性領域１６内に容量８を形成した場合、容量８を増
加させると図１に示された容量９も増加してしまうので
後述するように、ゲインを高める効果が減少するためで
ある。
【００２５】本実施形態の固体撮像素子は第１実施形態
と同様に電源電圧の低電圧化に対応できるとともに容量
９の増加が防げるので、ソースフォロアアンプのゲイン
を高くすることができる。
と同様に電源電圧の低電圧化に対応できるとともに容量
９の増加が防げるので、ソースフォロアアンプのゲイン
を高くすることができる。
【００２６】上述した第１、第２のおよび第３の実施形
態では３段ソースフォロアにおいて、２，３段目ドライ
バトランジスタのみ本発明の構成を適用している。本発
明の構成を初段ドライバトランジスタに適用すると配線
長が長くなり、アンプゲインは向上するものの、信号検
出容量が増加してしまうため、初段に関して本発明の構
成を適用していないが、ゲインと信号検出容量の増減関
係に応じて、初段ドライバトランジスタにも本発明の構
成を適用した構造も考えられる。また、３段以上のソー
スフォロアにおいても、全段に本発明の構成を適用した
ものと、初段以外に適用したものが考えられる。また、
ソースフォロアアンプを構成する各トランジスタが表面
型か埋込型かについては上記実施形態のタイプのみでな
くどのような構成についても適用することができる。
態では３段ソースフォロアにおいて、２，３段目ドライ
バトランジスタのみ本発明の構成を適用している。本発
明の構成を初段ドライバトランジスタに適用すると配線
長が長くなり、アンプゲインは向上するものの、信号検
出容量が増加してしまうため、初段に関して本発明の構
成を適用していないが、ゲインと信号検出容量の増減関
係に応じて、初段ドライバトランジスタにも本発明の構
成を適用した構造も考えられる。また、３段以上のソー
スフォロアにおいても、全段に本発明の構成を適用した
ものと、初段以外に適用したものが考えられる。また、
ソースフォロアアンプを構成する各トランジスタが表面
型か埋込型かについては上記実施形態のタイプのみでな
くどのような構成についても適用することができる。
【００２７】また、上記実施形態ではＮチャネルトラン
ジスタについて述べているが、Ｐチャネルトランジスタ
についても極性を変えて同様に本発明の構成を適用する
ことができる。
ジスタについて述べているが、Ｐチャネルトランジスタ
についても極性を変えて同様に本発明の構成を適用する
ことができる。
【００２８】
【実施例】上記各実施形態において、信号周波数が１６
ＭＨｚである場合、ソース１８ａと第２の反対導電性領
域１６の間の容量４，８は、第２の反対導電性領域１６
と半導体基板間１４の容量５，９の約十倍の１０ｐＦ程
度がよい結果が得られた。また、高抵抗６，１０は１Ｍ
オーム程度がよい。
ＭＨｚである場合、ソース１８ａと第２の反対導電性領
域１６の間の容量４，８は、第２の反対導電性領域１６
と半導体基板間１４の容量５，９の約十倍の１０ｐＦ程
度がよい結果が得られた。また、高抵抗６，１０は１Ｍ
オーム程度がよい。
【００２９】図５は、本実施例においてソース１８ａと
第２の反対導電性領域１６の間の容量４，８と、第２の
反対導電性領域１６と半導体基板１４間の容量５，９の
比すなわちＣ1 ／Ｃ2 およびＣ1 ’／Ｃ2 ’と、１段お
よび３段オンチップソースフォロアのゲイン向上度の関
係を示している。図で示すように、容量比を約十倍にす
れば、ゲインは１段当たり約１．０７倍になる。多段ソ
ースフォロアにおいて、ｎ段に本発明を施せばゲインは
通常の１．０７のｎ乗倍にすることができることが判
る。
第２の反対導電性領域１６の間の容量４，８と、第２の
反対導電性領域１６と半導体基板１４間の容量５，９の
比すなわちＣ1 ／Ｃ2 およびＣ1 ’／Ｃ2 ’と、１段お
よび３段オンチップソースフォロアのゲイン向上度の関
係を示している。図で示すように、容量比を約十倍にす
れば、ゲインは１段当たり約１．０７倍になる。多段ソ
ースフォロアにおいて、ｎ段に本発明を施せばゲインは
通常の１．０７のｎ乗倍にすることができることが判
る。
【００３０】
【発明の効果】以上説明したように本発明は、ドライバ
トランジスタと他の部分の形成領域を分離し、ドライバ
ソースとドライバトランジスタの形成領域であるバック
ゲートを容量によりカップリングし、かつ前記バックゲ
ートを高抵抗を介して加圧することにより、ソースフォ
ロアアンプのゲインが高く、かつ半導体基板電圧を低く
しても、バックゲートと半導体基板とが順バイアスとな
らないので、電源電圧の低電圧化に対応できるオンチッ
プソースフォロアアンプを有する固体撮像素子が実現す
るという効果がある。
トランジスタと他の部分の形成領域を分離し、ドライバ
ソースとドライバトランジスタの形成領域であるバック
ゲートを容量によりカップリングし、かつ前記バックゲ
ートを高抵抗を介して加圧することにより、ソースフォ
ロアアンプのゲインが高く、かつ半導体基板電圧を低く
しても、バックゲートと半導体基板とが順バイアスとな
らないので、電源電圧の低電圧化に対応できるオンチッ
プソースフォロアアンプを有する固体撮像素子が実現す
るという効果がある。
【００３１】また、前記カップリングのための容量をポ
リシリコンによる電極を重ねることにより、固体撮像素
子本体の電極と同時形成したものは、製造工程の効率を
向上する効果がある。
リシリコンによる電極を重ねることにより、固体撮像素
子本体の電極と同時形成したものは、製造工程の効率を
向上する効果がある。
【００３２】前記カップリングのための容量をバックゲ
ートである第２の反対導電性領域の外部に形成したもの
は、前記領域の内部に形成するよりもソースフォロアア
ンプのゲイン向上に有効に働くという効果がある。
ートである第２の反対導電性領域の外部に形成したもの
は、前記領域の内部に形成するよりもソースフォロアア
ンプのゲイン向上に有効に働くという効果がある。
【図１】本発明のオンチップソースフォロアアンプを有
する固体撮像素子の第１実施形態のオンチップ３段ソー
スフォロアアンプの回路図である。
する固体撮像素子の第１実施形態のオンチップ３段ソー
スフォロアアンプの回路図である。
【図２】図１の３段目ソースフォロアアンプの縦断面図
である。
である。
【図３】図１の３段目ソースフォロアアンプの平面図で
ある。
ある。
【図４】本発明のオンチップフォロアアンプを有する固
体撮像素子の第２実施形態のドライバトランジスタ部の
縦断面図である。
体撮像素子の第２実施形態のドライバトランジスタ部の
縦断面図である。
【図５】本発明のオンチップソースフォロアアンプを有
する固体撮像素子の第３実施形態のドライバトランジス
タ部の平面図である。
する固体撮像素子の第３実施形態のドライバトランジス
タ部の平面図である。
【図６】図１の容量４，８と容量５，９との比とオンチ
ップソースフォロアのゲインとの関係を示すグラフであ
る。
ップソースフォロアのゲインとの関係を示すグラフであ
る。
【図７】固体撮像素子のオンチップフォロアアンプの従
来例の回路図である。
来例の回路図である。
【図８】図７の固体撮像素子の縦断面図である。
１ 入力ＶIN ２ 電源電圧ＶDD ３ 出力ＶO ４ 容量Ｃ1 ５ 容量Ｃ2 ６，１０ 抵抗 ７ 半導体基板電圧Ｖsub ８ 容量Ｃ1 ’ ９ 容量Ｃ2 ’ １１ ＧＮＤ １２ ドライバトランジスタ １３ ロードトランジスタ １４ 半導体基板（Ｎ型） １５ 第１の反対導電性領域（Ｐ型） １６ 第２の反対導電性領域（Ｐ型） １７ａ，１７ｂ ドレイン １８ａ，１８ｂ ソース １９ａ，１９ｂ ゲート電極 ２０ Ｎ型領域 ２１ａ，２１ｂ，２１ｃ，２１ｄ 配線 ２２ コンタクト ２３ コンデンサ電極
Claims (6)
- 【請求項１】 １段または多段オンチップソースフォロ
アアンプを有する固体撮像素子において、 前記オンチップソースフォロアアンプは、ドライバトラ
ンジスタ以外の部分は、一導電性を有する半導体基板内
に形成された前記半導体基板とは反対の導電性を有する
第１の反対導電性領域に形成され、ドライバトランジス
タは前記第１の反対導電性領域と独立した第２の反対導
電性領域に形成され、かつ、前記第２の反対導電性領域
とドライバトランジスタソースは容量を介してカップリ
ングされ、前記第２の反対導電性領域は高抵抗を介して
ＤＣ電圧が印加された構成を有していることを特徴とす
るオンチップソースフォロアアンプを有する固体撮像素
子。 - 【請求項２】 前記構成がオンチップソースフォロアア
ンプの全段に適用されている請求項１記載のオンチップ
ソースフォロアアンプを有する固体撮像素子。 - 【請求項３】 前記構成がオンチップソースフォロアア
ンプの初段以外の各段に適用されている請求項１記載の
オンチップソースフォロアアンプを有する固体撮像素
子。 - 【請求項４】 前記第２の反対導電性領域とドライバト
ランジスタとのカップリングに用いられる容量が、ポリ
シリコンによる電極を多層重ねることにより形成されて
いる請求項２または３記載のオンチップソースフォロア
アンプを有する固体撮像素子。 - 【請求項５】 前記カップリングに用いられる容量を形
成するポリシリコンによる電極が、固体撮像素子本体の
ポリシリコンによる電極と同時に形成されている請求項
４記載のオンチップフォロアアンプを有する固体撮像素
子。 - 【請求項６】 前記第２の反対導電性領域とドライバト
ランジスタとのカップリングに用いられる容量が前記第
２の反対導電性領域の外部に形成されている請求項２ま
たは３記載のオンチップソースフォロアアンプを有する
固体撮像素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612897A JP3282663B2 (ja) | 1997-09-01 | 1997-09-01 | オンチップソースフォロアアンプを有する固体撮像素子 |
| US09/144,343 US6023195A (en) | 1997-09-01 | 1998-08-31 | On-chip source follower amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23612897A JP3282663B2 (ja) | 1997-09-01 | 1997-09-01 | オンチップソースフォロアアンプを有する固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187679A JPH1187679A (ja) | 1999-03-30 |
| JP3282663B2 true JP3282663B2 (ja) | 2002-05-20 |
Family
ID=16996179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23612897A Expired - Fee Related JP3282663B2 (ja) | 1997-09-01 | 1997-09-01 | オンチップソースフォロアアンプを有する固体撮像素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6023195A (ja) |
| JP (1) | JP3282663B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904200B2 (ja) * | 1997-11-04 | 1999-06-14 | 日本電気株式会社 | 固体撮像素子 |
| KR100296451B1 (ko) * | 1998-09-21 | 2001-10-26 | 윤종용 | 개선된이득을가지는소오스팔로워회로및그것을이용한고체촬상장치의출력회로 |
| US6680650B2 (en) * | 2001-01-12 | 2004-01-20 | Broadcom Corporation | MOSFET well biasing scheme that migrates body effect |
| WO2013065212A1 (ja) * | 2011-11-02 | 2013-05-10 | 株式会社島津製作所 | 放射線検出器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079822A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | Ｃｍｏｓ集積回路装置 |
| JPS60223161A (ja) * | 1984-04-19 | 1985-11-07 | Nec Corp | 電荷転送素子の出力回路 |
| JPS61181207A (ja) * | 1985-02-06 | 1986-08-13 | Nec Corp | 増幅回路 |
| JPH02262344A (ja) * | 1989-03-31 | 1990-10-25 | Sony Corp | 出力回路 |
| JPH0380706A (ja) * | 1989-08-24 | 1991-04-05 | Nec Corp | 演算増幅器 |
| US5399989A (en) * | 1991-12-03 | 1995-03-21 | Rockwell International Corporation | Voltage amplifying source follower circuit |
| US5192920A (en) * | 1992-03-18 | 1993-03-09 | Eastman Kodak Company | High-sensitivity, low-noise transistor amplifier |
| JPH06153096A (ja) * | 1992-11-12 | 1994-05-31 | Sony Corp | Ｃｃｄ固体撮像素子 |
| JP3293699B2 (ja) * | 1993-09-03 | 2002-06-17 | キヤノン株式会社 | 増幅装置 |
-
1997
- 1997-09-01 JP JP23612897A patent/JP3282663B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-31 US US09/144,343 patent/US6023195A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6023195A (en) | 2000-02-08 |
| JPH1187679A (ja) | 1999-03-30 |
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