JP2832279B2 - 高周波集積回路チヤンネル・キヤパシタ - Google Patents
高周波集積回路チヤンネル・キヤパシタInfo
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- JP2832279B2 JP2832279B2 JP1335269A JP33526989A JP2832279B2 JP 2832279 B2 JP2832279 B2 JP 2832279B2 JP 1335269 A JP1335269 A JP 1335269A JP 33526989 A JP33526989 A JP 33526989A JP 2832279 B2 JP2832279 B2 JP 2832279B2
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- capacitor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は広くは集積回路構造に関し、特に高周波動
作用に適した集積回路チャンネル・キャパシタを形成す
る構造に関する。
作用に適した集積回路チャンネル・キャパシタを形成す
る構造に関する。
〔従来の技術〕 各種の集積回路キャパシタ構造が開発されてきたが、
極く頻繁にそのキャパシタを形成する構造はそれが相当
変化するよう集積回路製造処理に密接に関連するもので
あった。例えば、米国特許第4,419,812号は２つのポリ
シリコン層製造処理を必要とする連続形成されたポリシ
リコンの２つの並列プレート層を使用するキャパシタ構
造を開示している。機能的制約は先行技術構造と共通で
ある。例えば、米国特許第3,860,945号は精錬されたエ
ピタキシャル構造の逆バイアスｐ−ｎジャンクションに
よって製造された集積回路キャパシタの構造を開示して
いる。１端子としての誘電分離された電極と第２端子と
しての重くドープした基板との間に形成された集積回路
キャパシタの構造は米国特許第4,156,249号に開示され
ている。この場合、重くドープした基板電極によって形
成されているキャパシタ・プレートの有効領域は横に配
置され大きさを変更しうるデプリーション領域で変化す
る。
極く頻繁にそのキャパシタを形成する構造はそれが相当
変化するよう集積回路製造処理に密接に関連するもので
あった。例えば、米国特許第4,419,812号は２つのポリ
シリコン層製造処理を必要とする連続形成されたポリシ
リコンの２つの並列プレート層を使用するキャパシタ構
造を開示している。機能的制約は先行技術構造と共通で
ある。例えば、米国特許第3,860,945号は精錬されたエ
ピタキシャル構造の逆バイアスｐ−ｎジャンクションに
よって製造された集積回路キャパシタの構造を開示して
いる。１端子としての誘電分離された電極と第２端子と
しての重くドープした基板との間に形成された集積回路
キャパシタの構造は米国特許第4,156,249号に開示され
ている。この場合、重くドープした基板電極によって形
成されているキャパシタ・プレートの有効領域は横に配
置され大きさを変更しうるデプリーション領域で変化す
る。
上記のような先行技術においては、高周波に適した低
抵抗キャパシタ領域を形成するために、半導体拡散の最
少設計ルールと、電界効果トランジスタの最少設計ルー
ルとを使用することができる集積回路キャパシタが必要
であった。
抵抗キャパシタ領域を形成するために、半導体拡散の最
少設計ルールと、電界効果トランジスタの最少設計ルー
ルとを使用することができる集積回路キャパシタが必要
であった。
本願は、上記従来技術の課題に鑑みて、第１の導電形
の軽くドープした第１の半導体基板領域と、キャパシタ
の第１の電極を形成する第１の半導体基板に規定され、
下側にあるチャンネル領域からゲート誘電体によって分
離され共通に接続された複数の電界効果第１ゲート電極
と、前記キャパシタの第２の電極を形成する連続形成さ
れた第１ゲート電極チャンネル領域間に個々に設けられ
た半導体基板の第２の導電形の共通に接続された複数の
ソース／ドレイン拡散領域と、第２の導電形の軽くドー
プした第２の半導体基板領域と、前記キャパシタの第１
の電極の第２の部分を形成する第２の半導体基板に規定
され、下側にあるチャンネル領域からゲート誘電体によ
って分離され共通に接続された複数の電界効果第２ゲー
ト電極と、前記キャパシタの第２の電極の第２の部分を
連続形成する第２のゲート電極チャンネル領域間に個々
に設けられた第２の導電形の前記半導体基板における第
１の導電形の共通に接続された複数のソース／ドレイン
拡散領域と、により形成された高周波集積回路チャンネ
ル・キャパシタを提供するものである。
の軽くドープした第１の半導体基板領域と、キャパシタ
の第１の電極を形成する第１の半導体基板に規定され、
下側にあるチャンネル領域からゲート誘電体によって分
離され共通に接続された複数の電界効果第１ゲート電極
と、前記キャパシタの第２の電極を形成する連続形成さ
れた第１ゲート電極チャンネル領域間に個々に設けられ
た半導体基板の第２の導電形の共通に接続された複数の
ソース／ドレイン拡散領域と、第２の導電形の軽くドー
プした第２の半導体基板領域と、前記キャパシタの第１
の電極の第２の部分を形成する第２の半導体基板に規定
され、下側にあるチャンネル領域からゲート誘電体によ
って分離され共通に接続された複数の電界効果第２ゲー
ト電極と、前記キャパシタの第２の電極の第２の部分を
連続形成する第２のゲート電極チャンネル領域間に個々
に設けられた第２の導電形の前記半導体基板における第
１の導電形の共通に接続された複数のソース／ドレイン
拡散領域と、により形成された高周波集積回路チャンネ
ル・キャパシタを提供するものである。
この発明による高周波集積回路キャパシタ構造は最少
設計ルールのソース／ドレイン拡散領域と組合わされた
複数の共通に接続された最少設計ルール電界効果ゲート
電極領域を含む。各ゲート電極によって規定された最小
長チャンネルは、トランジスタのしきい値以上にバイア
スされると、ゲート電極とソース／ドレイン領域によっ
て表わされたノードとの間にチャンネル領域とそれに関
連して有効なチャンネル・キャパシタとを提供する。幅
・長さ比が十分10を超えるチャンネル領域と最小長ゲー
ト電極とを使用するゲート電極の組入れ配置は基板の単
位領域当り例外的に低い抵抗と例外的に高い容量とを有
するチャンネル・キャパシタを形成する。
設計ルールのソース／ドレイン拡散領域と組合わされた
複数の共通に接続された最少設計ルール電界効果ゲート
電極領域を含む。各ゲート電極によって規定された最小
長チャンネルは、トランジスタのしきい値以上にバイア
スされると、ゲート電極とソース／ドレイン領域によっ
て表わされたノードとの間にチャンネル領域とそれに関
連して有効なチャンネル・キャパシタとを提供する。幅
・長さ比が十分10を超えるチャンネル領域と最小長ゲー
ト電極とを使用するゲート電極の組入れ配置は基板の単
位領域当り例外的に低い抵抗と例外的に高い容量とを有
するチャンネル・キャパシタを形成する。
CMOSに使用された電気的に共通のポリシリコン層と電
気的に逆の共通なソース／ドレイン領域とで形成された
キャパシタはしきい値範囲を無能力にすることなく、電
圧の両端において公称2:1の容量変化を受けるだけで、
電源の全範囲において高周波性能を与えることができ
る。
気的に逆の共通なソース／ドレイン領域とで形成された
キャパシタはしきい値範囲を無能力にすることなく、電
圧の両端において公称2:1の容量変化を受けるだけで、
電源の全範囲において高周波性能を与えることができ
る。
第１図は、第２図及び第３図にはその構造の断面図を
示している半導体基板１のある領域の平面図である。第
２図に示すように、複数の集積回路ポリシリコン・ゲー
ト電極構造２は共通に接続され横に配置された第１のポ
リシリコン層領域３から中央領域に延びる。第１のポリ
シリコン層領域３は複数のポリシリコン・コンタクト４
を通して斜線で示す低抵抗金属層６に接続される。第１
図は連続するポリシリコン電極２の間にある複数の組合
わせソース／ドレイン拡散７をも示す。第１の不純物形
の重くドープした拡散は軽くドープした第２の不純物形
の基板１に形成され、コンタクト８を通して反対端にお
いて、斜線で示すように、その上にある低抵抗金属線９
に抵抗的且つ共通に接続される。
示している半導体基板１のある領域の平面図である。第
２図に示すように、複数の集積回路ポリシリコン・ゲー
ト電極構造２は共通に接続され横に配置された第１のポ
リシリコン層領域３から中央領域に延びる。第１のポリ
シリコン層領域３は複数のポリシリコン・コンタクト４
を通して斜線で示す低抵抗金属層６に接続される。第１
図は連続するポリシリコン電極２の間にある複数の組合
わせソース／ドレイン拡散７をも示す。第１の不純物形
の重くドープした拡散は軽くドープした第２の不純物形
の基板１に形成され、コンタクト８を通して反対端にお
いて、斜線で示すように、その上にある低抵抗金属線９
に抵抗的且つ共通に接続される。
第１図の構造の２−２線断面図を第２図に示す。第２
図はポリシリコン電極２がゲート誘電体11で基板１のチ
ャンネル領域12から分離され、大体連続するソース／ド
レイン拡散領域７の間に配置されることを示す。これは
電界効果トランジスタに類似するものである。この構造
的類似性は意図的なものであり、領域12にチャンネル・
キャパシタを形成する目的を与える。しかし、ゲート電
極２の電位は基板１にチャンネル領域13を形成するよう
に反転させるのに十分であり、そのチャンネル領域13は
ソース／ドレイン拡散領域７のキャパシタ・プレート形
電気拡大部となる。
図はポリシリコン電極２がゲート誘電体11で基板１のチ
ャンネル領域12から分離され、大体連続するソース／ド
レイン拡散領域７の間に配置されることを示す。これは
電界効果トランジスタに類似するものである。この構造
的類似性は意図的なものであり、領域12にチャンネル・
キャパシタを形成する目的を与える。しかし、ゲート電
極２の電位は基板１にチャンネル領域13を形成するよう
に反転させるのに十分であり、そのチャンネル領域13は
ソース／ドレイン拡散領域７のキャパシタ・プレート形
電気拡大部となる。
第３図は第１図の３−３線一部断面図である。コンタ
クト８及び抵抗金属層９は連続的ソース／ドレイン拡散
領域７を電気的に接続して並列に形成し、金属層９のノ
ードによって表わされるキャパシタの１電極を共通に接
続する。第２図のキャパシタはその第２のプレートとし
て複数の共通且つ並列に接続された第１のポリシリコン
層電極２を有する。キャパシタ誘電体は典型的には二酸
化シリコン組成のゲート誘電体11である。
クト８及び抵抗金属層９は連続的ソース／ドレイン拡散
領域７を電気的に接続して並列に形成し、金属層９のノ
ードによって表わされるキャパシタの１電極を共通に接
続する。第２図のキャパシタはその第２のプレートとし
て複数の共通且つ並列に接続された第１のポリシリコン
層電極２を有する。キャパシタ誘電体は典型的には二酸
化シリコン組成のゲート誘電体11である。
キャパシタの１電極がチャンネル13で規定されると、
この構造のキャパシタは、ポリシリコン電極２の電位が
有効な電界効果トランジスタのしきい値を超えたとき、
すなわち、チャンネル領域13の軽くドープされた基板１
が反転されソース／ドレイン拡散領域17に電気的に共通
になったときにのみアクテイブになる。典型的なしきい
値電圧は0.7ボルトである。
この構造のキャパシタは、ポリシリコン電極２の電位が
有効な電界効果トランジスタのしきい値を超えたとき、
すなわち、チャンネル領域13の軽くドープされた基板１
が反転されソース／ドレイン拡散領域17に電気的に共通
になったときにのみアクテイブになる。典型的なしきい
値電圧は0.7ボルトである。
この形のチャンネル・キャパシタはCMOS集積回路にも
十分使用され、その使用は好ましい。CMOSに応用する
際、相補ｎチャンネル・キャパシタ構造及びｐチャンネ
ル・キャパシタ構造はゲート・ポリシリコン電極を共通
にし、ソース／ドレイン拡散電極を共通にするよう構成
され、接続される。そのような並列構造に有効なキャパ
シタは、電極２の電圧が電源制限の１しきい値に近付く
まで各チャンネル・キャパシタ領域の寄与の合計にほぼ
等しい。その後、半分又は一方の側の合成相補キャパシ
タ構造は他方がアクテイブである間デイセーブルされ
る。故に、このキャパシタ構造は、相補的に終るのでは
なく、限りなく電源に近付くように容量値が減少すると
いう認識をもって、CMOSに対する応用に適している。
十分使用され、その使用は好ましい。CMOSに応用する
際、相補ｎチャンネル・キャパシタ構造及びｐチャンネ
ル・キャパシタ構造はゲート・ポリシリコン電極を共通
にし、ソース／ドレイン拡散電極を共通にするよう構成
され、接続される。そのような並列構造に有効なキャパ
シタは、電極２の電圧が電源制限の１しきい値に近付く
まで各チャンネル・キャパシタ領域の寄与の合計にほぼ
等しい。その後、半分又は一方の側の合成相補キャパシ
タ構造は他方がアクテイブである間デイセーブルされ
る。故に、このキャパシタ構造は、相補的に終るのでは
なく、限りなく電源に近付くように容量値が減少すると
いう認識をもって、CMOSに対する応用に適している。
この設計のチャンネル・キャパシタについては多数の
利益がある。第１に、このチャンネル・キャパシタは電
界効果トランジスタの製造動作の一部として形成され
る。その製造はゲート・アレイ集積回路製品の基礎設定
の途中で行われる。第２の点として、電界効果装置キャ
パシタ構造を使用すると、設計者は詳細な電界効果トラ
ンジスタの製造から開発した高度に熱練した製造経験及
び設計技術を用いることができることである。例えば、
集積回路の製造はポリシリコン層２のパターンの精密な
形成を通して非常に正確にチャンネル長を制御するのが
普通である。同様にして、誘電体11の寸法的電気的パラ
メータはほどんどの半導体装置製造者が持つゲート誘電
体形成の優秀な経験レベルから有益である。
利益がある。第１に、このチャンネル・キャパシタは電
界効果トランジスタの製造動作の一部として形成され
る。その製造はゲート・アレイ集積回路製品の基礎設定
の途中で行われる。第２の点として、電界効果装置キャ
パシタ構造を使用すると、設計者は詳細な電界効果トラ
ンジスタの製造から開発した高度に熱練した製造経験及
び設計技術を用いることができることである。例えば、
集積回路の製造はポリシリコン層２のパターンの精密な
形成を通して非常に正確にチャンネル長を制御するのが
普通である。同様にして、誘電体11の寸法的電気的パラ
メータはほどんどの半導体装置製造者が持つゲート誘電
体形成の優秀な経験レベルから有益である。
このチャンネル・キャパシタ構造における固有の低抵
抗は電界効果トランジスタの開発で取得した知識による
方式から得られる。最小のチャンネル長及び抵抗の設計
ルールはポリシリコン２によって定まるチャンネル長に
直接適用される。類似する最小拡散寸法経験は精密な低
抵抗ソース／ドレイン・タイプ拡散領域７の形成に適用
される。容量性抵抗は、各チャンネル領域13のキャパシ
タ・プレートが等しい電位の２つのソース／ドレイン領
域で接続されるという事実によって低下さえするであろ
う。
抗は電界効果トランジスタの開発で取得した知識による
方式から得られる。最小のチャンネル長及び抵抗の設計
ルールはポリシリコン２によって定まるチャンネル長に
直接適用される。類似する最小拡散寸法経験は精密な低
抵抗ソース／ドレイン・タイプ拡散領域７の形成に適用
される。容量性抵抗は、各チャンネル領域13のキャパシ
タ・プレートが等しい電位の２つのソース／ドレイン領
域で接続されるという事実によって低下さえするであろ
う。
このチャンネル・キャパシタを決定するための最小ポ
リシリコン及びソース／ドレイン拡散の幾何学的配列は
小さな値のキャパシタに対する構造に拘束しない。第１
図からわかるように、容量の大きさは各ポリシリコン・
ゲート電極領域チャンネル・キャパシタの総和に等し
い。指状間ポリシリコン・パターンと、そのようなポリ
シリコン・パターンを分離する曲りくねった形状の拡散
パターンとは例外的に低い抵抗であり、それに対応して
高い動作周波数性能を有する複合チャンネル・キャパシ
タ構造を与えることができる。
リシリコン及びソース／ドレイン拡散の幾何学的配列は
小さな値のキャパシタに対する構造に拘束しない。第１
図からわかるように、容量の大きさは各ポリシリコン・
ゲート電極領域チャンネル・キャパシタの総和に等し
い。指状間ポリシリコン・パターンと、そのようなポリ
シリコン・パターンを分離する曲りくねった形状の拡散
パターンとは例外的に低い抵抗であり、それに対応して
高い動作周波数性能を有する複合チャンネル・キャパシ
タ構造を与えることができる。
第１図は高周波チャンネル・キャパシタを形成する集積
回路パターンの平面図、 第２図及び第３図は第１図のレイアウトの断面図であ
る。 図中、１……半導体基板、２……ポリシリコン・ゲート
電極構造、３……第１のポリシリコン領域、４……ポリ
シリコン・コンタクト、６……低抵抗金属層、７……ソ
ース／ドレイン拡散、８……コンタクト、９……低抵抗
金属線。
回路パターンの平面図、 第２図及び第３図は第１図のレイアウトの断面図であ
る。 図中、１……半導体基板、２……ポリシリコン・ゲート
電極構造、３……第１のポリシリコン領域、４……ポリ
シリコン・コンタクト、６……低抵抗金属層、７……ソ
ース／ドレイン拡散、８……コンタクト、９……低抵抗
金属線。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ハロルド エス．クラーフツ アメリカ合衆国 80525 コロラド フ オート コリンズ，ネルソン レイン 3243 (72)発明者 マーク キユー．スカツグス アメリカ合衆国 80521 コロラド フ オート コリンズ，ワイルドウツド ロ ード 1427 (56)参考文献 特開 昭58−159367（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822
Claims (1)
- 【請求項１】第１の導電形の軽くドープした第１の半導
体基板領域と、 キャパシタの第１の電極を形成する第１の半導体基板に
規定され、下側にあるチャンネル領域からゲート誘電体
によって分離され共通に接続された複数の電界効果第１
ゲート電極と、 前記キャパシタの第２の電極を形成する連続形成された
第１ゲート電極チャンネル領域間に個々に設けられた半
導体基板の第２の導電形の共通に接続された複数のソー
ス／ドレイン拡散領域と、 第２の導電形の軽くドープした第２の半導体基板領域
と、 前記キャパシタの第１の電極の第２の部分を形成する第
２の半導体基板に規定され、下側にあるチャンネル領域
からゲート誘電体によって分離され共通に接続された複
数の電界効果第２ゲート電極と、 前記キャパシタの第２の電極の第２の部分を連続形成す
る第２のゲート電極チャンネル領域間に個々に設けられ
た第２の導電形の前記半導体基板における第１の導電形
の共通に接続された複数のソース／ドレイン拡散領域
と、 により形成された高周波集積回路チャンネル・キャパシ
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/294,154 US4866567A (en) | 1989-01-06 | 1989-01-06 | High frequency integrated circuit channel capacitor |
| US294,154 | 1989-01-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228063A JPH02228063A (ja) | 1990-09-11 |
| JP2832279B2 true JP2832279B2 (ja) | 1998-12-09 |
Family
ID=23132126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335269A Expired - Lifetime JP2832279B2 (ja) | 1989-01-06 | 1989-12-26 | 高周波集積回路チヤンネル・キヤパシタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4866567A (ja) |
| EP (1) | EP0377502B1 (ja) |
| JP (1) | JP2832279B2 (ja) |
| DE (1) | DE69024234T2 (ja) |
Families Citing this family (14)
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|---|---|---|---|---|
| WO1997032343A1 (en) * | 1996-02-28 | 1997-09-04 | Sierra Semiconductor Coporation | High-precision, linear mos capacitor |
| JP2919365B2 (ja) * | 1996-06-27 | 1999-07-12 | 日本電気アイシーマイコンシステム株式会社 | Ｍｏｓトランジスタの容量設計方法 |
| US5828102A (en) * | 1996-08-27 | 1998-10-27 | National Semiconductor Corporation | Multiple finger polysilicon gate structure and method of making |
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| US8314474B2 (en) * | 2008-07-25 | 2012-11-20 | Ati Technologies Ulc | Under bump metallization for on-die capacitor |
| US10804262B2 (en) | 2019-02-22 | 2020-10-13 | International Business Machines Corporation | Cointegration of FET devices with decoupling capacitor |
Family Cites Families (8)
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-
1989
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