JP2919365B2 - Ｍｏｓトランジスタの容量設計方法 - Google Patents
Ｍｏｓトランジスタの容量設計方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/92—Capacitors with potential-jump barrier or surface barrier
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Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
からなるコンデンサの容量設計方法に関し、特にそのコ
ンデンサ構造の最適化設計方法に関する。
からなるコンデンサの容量設計方法に関し、特にそのコ
ンデンサ構造の最適化設計方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタを用いてコン
デンサを設計する場合には、そのチャネル長およびチャ
ネル幅の分割数をどのように設定するかが問題となる。
これを、１つのトランジスタの構造により説明する。図
５、図６は従来例のＭＯＳトランジスタからなるコンデ
ンサの平面図およびそのｂ―ｂ’間およびｃ―ｃ’間の
断面図を示し、チャネル長Ｌが長い場合を図５に、チャ
ネル長Ｌが最小の場合を図６に示す。
デンサを設計する場合には、そのチャネル長およびチャ
ネル幅の分割数をどのように設定するかが問題となる。
これを、１つのトランジスタの構造により説明する。図
５、図６は従来例のＭＯＳトランジスタからなるコンデ
ンサの平面図およびそのｂ―ｂ’間およびｃ―ｃ’間の
断面図を示し、チャネル長Ｌが長い場合を図５に、チャ
ネル長Ｌが最小の場合を図６に示す。
【０００３】図５のコンデンサのチャネル長Ｌが長い場
合、コンタクト１Ａはトランジスタのソースまたはドレ
インの拡散層３Ａと配線６Ａとのコンタクトであり、コ
ンタクト１Ｂはトランジスタのソースまたはドレインの
拡散層３Ｂと配線６Ａとのコンタクトである。これらソ
ースまたはドレインがそれぞれの拡散層３Ａ，３Ｂと配
線６Ａのコンタクト１Ａ，１Ｂを介して配線６Ａで短絡
されている。コンタクト４Ａはトランジスタのゲート電
極２Ａと配線５Ａとのコンタクトであり、基板のチャネ
ル部１０〜１２はゲート２Ａがトランジスタの閾値を超
えた時チャネルとなる部分の中央部、端部を示してい
る。
合、コンタクト１Ａはトランジスタのソースまたはドレ
インの拡散層３Ａと配線６Ａとのコンタクトであり、コ
ンタクト１Ｂはトランジスタのソースまたはドレインの
拡散層３Ｂと配線６Ａとのコンタクトである。これらソ
ースまたはドレインがそれぞれの拡散層３Ａ，３Ｂと配
線６Ａのコンタクト１Ａ，１Ｂを介して配線６Ａで短絡
されている。コンタクト４Ａはトランジスタのゲート電
極２Ａと配線５Ａとのコンタクトであり、基板のチャネ
ル部１０〜１２はゲート２Ａがトランジスタの閾値を超
えた時チャネルとなる部分の中央部、端部を示してい
る。
【０００４】図６のコンデンサのチャネル長Ｌが最小単
位である場合、コンタクト１Ａはトランジスタのソース
またはドレインの拡散層３Ａと配線６Ｂとのコンタクト
であり、コンタクト１Ｂはトランジスタのソースまたは
ドレインの拡散層３Ｂと配線６Ａとのコンタクトであ
り、同様にコンタクト１Ｃ〜１Ｊはトランジスタのソー
スまたはドレインの拡散層３Ｃ〜３Ｊと配線６Ａとのコ
ンタクトである。トランジスタのソースまたはドレイン
が、それぞれの拡散層３Ａ〜３Ｊと配線６Ａのコンタク
ト１Ａ〜１Ｊを介して配線６Ａで短絡しており、コンタ
クト４Ｂはトランジスタのゲート２Ａ〜２Ｈと配線５Ｂ
とのコンタクトである。
位である場合、コンタクト１Ａはトランジスタのソース
またはドレインの拡散層３Ａと配線６Ｂとのコンタクト
であり、コンタクト１Ｂはトランジスタのソースまたは
ドレインの拡散層３Ｂと配線６Ａとのコンタクトであ
り、同様にコンタクト１Ｃ〜１Ｊはトランジスタのソー
スまたはドレインの拡散層３Ｃ〜３Ｊと配線６Ａとのコ
ンタクトである。トランジスタのソースまたはドレイン
が、それぞれの拡散層３Ａ〜３Ｊと配線６Ａのコンタク
ト１Ａ〜１Ｊを介して配線６Ａで短絡しており、コンタ
クト４Ｂはトランジスタのゲート２Ａ〜２Ｈと配線５Ｂ
とのコンタクトである。
【０００５】図７は、図５のコンデンサをｎ等分に分割
した場合の等価回路図である。端子２２はゲート端子
で、図５の配線５Ａに相当し、端子２１はソース，ドレ
インを短絡した配線６Ａに相当する。コンデンサＣ１〜
Ｃ３はチャネルをチャネル幅方向にｎ分割した時（チャ
ネル長もｎ分割となる）の１番目、２番目、３番目のゲ
ートとチャネルとの容量、コンデンサＣn/2,Ｃn/2+1 Ｃ
n/2+2 はn/2 番目、n/2+1番目、n/2 +2番目のゲートと
チャネルとの容量、コンデンサＣn-1,Ｃn,Ｃn+1は n-1
番目、n 番目、n +1番目のゲートとチャネルとの容量で
あり、コンデンサＣ1 〜Ｃn+1 の容量値はそれぞれＣ／
（ｎ＋１）となる。
した場合の等価回路図である。端子２２はゲート端子
で、図５の配線５Ａに相当し、端子２１はソース，ドレ
インを短絡した配線６Ａに相当する。コンデンサＣ１〜
Ｃ３はチャネルをチャネル幅方向にｎ分割した時（チャ
ネル長もｎ分割となる）の１番目、２番目、３番目のゲ
ートとチャネルとの容量、コンデンサＣn/2,Ｃn/2+1 Ｃ
n/2+2 はn/2 番目、n/2+1番目、n/2 +2番目のゲートと
チャネルとの容量、コンデンサＣn-1,Ｃn,Ｃn+1は n-1
番目、n 番目、n +1番目のゲートとチャネルとの容量で
あり、コンデンサＣ1 〜Ｃn+1 の容量値はそれぞれＣ／
（ｎ＋１）となる。
【０００６】図８は、コンデンサの充放電動作を高速に
行った場合の電圧レベルを示す模式図である。図８
（ａ）から図８（ｃ）は時間経過に伴なう内部電位の推
移を表わし、グラフの縦軸はチャネルの各節点の電位
を、その横軸は図５の断面ａ―ａ’上の拡散層端部１０
からの距離を表している。
行った場合の電圧レベルを示す模式図である。図８
（ａ）から図８（ｃ）は時間経過に伴なう内部電位の推
移を表わし、グラフの縦軸はチャネルの各節点の電位
を、その横軸は図５の断面ａ―ａ’上の拡散層端部１０
からの距離を表している。
【０００７】いま、図５（図７）において、電位の初期
値はゲート２Ａの電圧の拡散層３Ａ，３Ｂの電圧、配線
５Ａ，６Ａの電圧はそれぞれ０Ｖとする。ここで図８
（ａ）に示すようにトランジスタのゲート２Ａ（５Ａ）
を電源電圧ＶCCにプリチャージした時、このトランジス
タのゲート電圧が、このトランジスタの閾値を越えるま
での、トランジスタのチャネル中央部１１はフローティ
ングとなり、ゲートとチャネルとのカップリングでチャ
ネル中央部１１が浮いてしまう。
値はゲート２Ａの電圧の拡散層３Ａ，３Ｂの電圧、配線
５Ａ，６Ａの電圧はそれぞれ０Ｖとする。ここで図８
（ａ）に示すようにトランジスタのゲート２Ａ（５Ａ）
を電源電圧ＶCCにプリチャージした時、このトランジス
タのゲート電圧が、このトランジスタの閾値を越えるま
での、トランジスタのチャネル中央部１１はフローティ
ングとなり、ゲートとチャネルとのカップリングでチャ
ネル中央部１１が浮いてしまう。
【０００８】次に、図８（ｂ）に示すように、トランジ
スタのゲート電圧が、トランジスタの閾値を越えてから
浮いたチャネル中央部１１の電荷はゲートチャネル１
０，１２、拡散層３Ａ，３Ｂを介して接地レベルに引か
れる。但し、接地レベルにまで落着く時間は、チャネル
中央部から拡散層までチャネルの時定数の２．２倍とな
る。
スタのゲート電圧が、トランジスタの閾値を越えてから
浮いたチャネル中央部１１の電荷はゲートチャネル１
０，１２、拡散層３Ａ，３Ｂを介して接地レベルに引か
れる。但し、接地レベルにまで落着く時間は、チャネル
中央部から拡散層までチャネルの時定数の２．２倍とな
る。
【０００９】また図９は、図８のコンデンサの充放電動
作を高速に行った場合のタイミング図である。このコン
デンサの充放電を高速に動作させるＭＯＳトランジスタ
の昇圧回路において、図８（ｃ）に示すように、トラン
ジスタのチャネル中央部１１の浮きが接地レベルに落着
く前に昇圧動作である拡散層３Ａ，３Ｂの電位上昇が始
まり、図９中のチャネルの電圧変動量ΔＶが減少し、そ
の電圧変動量ΔＶがΔＶ’に減少してしまい、昇圧後の
ゲート電圧が期待した電位にまで上らなくなってしま
う。
作を高速に行った場合のタイミング図である。このコン
デンサの充放電を高速に動作させるＭＯＳトランジスタ
の昇圧回路において、図８（ｃ）に示すように、トラン
ジスタのチャネル中央部１１の浮きが接地レベルに落着
く前に昇圧動作である拡散層３Ａ，３Ｂの電位上昇が始
まり、図９中のチャネルの電圧変動量ΔＶが減少し、そ
の電圧変動量ΔＶがΔＶ’に減少してしまい、昇圧後の
ゲート電圧が期待した電位にまで上らなくなってしま
う。
【００１０】そこでトランジスタのゲートのプリチャー
ジ開始から拡散層の電位上昇動作開始までの時間以内
に、チャネル中央部１１の浮きが接地レベルにまで落着
くようにするには、トランジスタのチャネル長Ｌを最小
単位とすればよい。しかし、チャネル長Ｌを最小単位と
すると、その分割数が増加し、容量を構成する面積が増
加する。
ジ開始から拡散層の電位上昇動作開始までの時間以内
に、チャネル中央部１１の浮きが接地レベルにまで落着
くようにするには、トランジスタのチャネル長Ｌを最小
単位とすればよい。しかし、チャネル長Ｌを最小単位と
すると、その分割数が増加し、容量を構成する面積が増
加する。
【００１１】一般に、コンデンサ領域に任意の容量値の
コンデンサを設ける場合、このコンデンサ領域の分割を
行なうが、コンデンサの拡散層領域はチャネル幅の分割
数に１を加算した数になる。従って、ゲートの分割数が
増え、拡散層領域の個数も増え、コンデンサ領域が必要
以上に大きくなってしまう。
コンデンサを設ける場合、このコンデンサ領域の分割を
行なうが、コンデンサの拡散層領域はチャネル幅の分割
数に１を加算した数になる。従って、ゲートの分割数が
増え、拡散層領域の個数も増え、コンデンサ領域が必要
以上に大きくなってしまう。
【００１２】また、その容量値を必要以上に大きくとる
ことにより、昇圧後のゲート電圧を期待した電位になる
ようにすることが出来るが、コンデンサ領域の不必要な
増大、さらにはコンデンサ領域の確保のための設計工数
も増大してしまう。従って、従来の設計方法では前述し
た対策を行うことなく、トランジスタのチャネル長を設
定したり、容量値を必要以上に増やしたりしているが、
コンデンサのチャネル中央部１１の電位の浮きは避けら
れなかった。
ことにより、昇圧後のゲート電圧を期待した電位になる
ようにすることが出来るが、コンデンサ領域の不必要な
増大、さらにはコンデンサ領域の確保のための設計工数
も増大してしまう。従って、従来の設計方法では前述し
た対策を行うことなく、トランジスタのチャネル長を設
定したり、容量値を必要以上に増やしたりしているが、
コンデンサのチャネル中央部１１の電位の浮きは避けら
れなかった。
【００１３】
【発明が解決しようとする課題】上述したように従来の
昇圧回路などに用いるトランジスタからなるコンデンサ
は、このコンデンサのゲートを充電してからソースまた
はドレインの拡散層の電位を上昇させることによりゲー
トの電位を上昇させているが、拡散層の電圧上昇後のゲ
ートの昇圧レベルが、昇圧回路の期待した昇圧電位より
低くなってしまい、昇圧効率が悪くなってしまう。
昇圧回路などに用いるトランジスタからなるコンデンサ
は、このコンデンサのゲートを充電してからソースまた
はドレインの拡散層の電位を上昇させることによりゲー
トの電位を上昇させているが、拡散層の電圧上昇後のゲ
ートの昇圧レベルが、昇圧回路の期待した昇圧電位より
低くなってしまい、昇圧効率が悪くなってしまう。
【００１４】これは、トランジスタのゲートを電源電圧
ＶCCにプリチャージした時、そのゲート電圧がトランジ
スタの閾値を越えるまで、チャネル中央部１１がフロー
ティングなり、ゲートとチャネルのカップリングでチャ
ネル中央部が浮き、トランジスタのゲート電圧がその閾
値を越えてから浮いたチャネル中央部の電荷は、ゲート
チャネル、拡散層を介して接地レベルに引かれる。しか
し、コンデンサの充放電動作を高速に行う昇圧回路で
は、トランジスタのゲートを電源電圧ＶCCにプリチャー
ジを開始してから、ソースまたはドレインの拡散層の電
位上昇を開始するまでの時間が、チャネル中央部の電位
の浮きが接地レベルに落着くまでの時間より短かいため
に、図９のようにチャネルの電圧変動量ΔＶが減少して
しまい、十分な電荷量をトランジスタのゲートに伝える
ことが出来なくなり、昇圧後のゲート電圧が期待した電
位にまで上らなくなってしまい、電圧変動量ΔＶがΔ
Ｖ’に減少してしまう。
ＶCCにプリチャージした時、そのゲート電圧がトランジ
スタの閾値を越えるまで、チャネル中央部１１がフロー
ティングなり、ゲートとチャネルのカップリングでチャ
ネル中央部が浮き、トランジスタのゲート電圧がその閾
値を越えてから浮いたチャネル中央部の電荷は、ゲート
チャネル、拡散層を介して接地レベルに引かれる。しか
し、コンデンサの充放電動作を高速に行う昇圧回路で
は、トランジスタのゲートを電源電圧ＶCCにプリチャー
ジを開始してから、ソースまたはドレインの拡散層の電
位上昇を開始するまでの時間が、チャネル中央部の電位
の浮きが接地レベルに落着くまでの時間より短かいため
に、図９のようにチャネルの電圧変動量ΔＶが減少して
しまい、十分な電荷量をトランジスタのゲートに伝える
ことが出来なくなり、昇圧後のゲート電圧が期待した電
位にまで上らなくなってしまい、電圧変動量ΔＶがΔ
Ｖ’に減少してしまう。
【００１５】また、コンデンサの充放電が高速に動作す
る昇圧回路で、コンデンサのチャネル長Ｌを最小単位で
つくると、コンデンサ領域が不必要に大きくなってしま
い、さらにその設計工数も増大してしまう。これは、ト
ランジスタのゲートのプリチャージ開始から拡散層の電
位上昇の動作開始までの時間以内に、チャネル中央部の
電位の浮きが接地レベルにまで落着くようにするため
に、トランジスタのチャネル長を必要以上に短かくして
しまい、その結果設定したコンデンサの容量値を実現す
るためにニャネル幅を大きくとることになる。このコン
デンサをつくるチャネル幅方向の領域は限られているの
で、コンデンサ領域に入るようにチャネル幅を分割して
コンデンサを作成することになる。コンデンサの拡散領
域はチャネル幅の分割数に１を加算した数だけ必要にな
り、コンデンサ領域を増大させてしまう。または昇圧効
率のの悪い分だけ容量値を必要以上に大きくとり、コン
デンサ領域の不必要な増大を招き、そのコンデンサ領域
の確保のために設計工数も増大することになる。
る昇圧回路で、コンデンサのチャネル長Ｌを最小単位で
つくると、コンデンサ領域が不必要に大きくなってしま
い、さらにその設計工数も増大してしまう。これは、ト
ランジスタのゲートのプリチャージ開始から拡散層の電
位上昇の動作開始までの時間以内に、チャネル中央部の
電位の浮きが接地レベルにまで落着くようにするため
に、トランジスタのチャネル長を必要以上に短かくして
しまい、その結果設定したコンデンサの容量値を実現す
るためにニャネル幅を大きくとることになる。このコン
デンサをつくるチャネル幅方向の領域は限られているの
で、コンデンサ領域に入るようにチャネル幅を分割して
コンデンサを作成することになる。コンデンサの拡散領
域はチャネル幅の分割数に１を加算した数だけ必要にな
り、コンデンサ領域を増大させてしまう。または昇圧効
率のの悪い分だけ容量値を必要以上に大きくとり、コン
デンサ領域の不必要な増大を招き、そのコンデンサ領域
の確保のために設計工数も増大することになる。
【００１６】本発明の目的は、これらの問題を解決し、
コンデンサの構造（チャネル長Ｌ、チャネル幅Ｗおよび
その分割数ｎ）を最適化設計できるＭＯＳトランジスタ
の容量設計方法を提供することにある。
コンデンサの構造（チャネル長Ｌ、チャネル幅Ｗおよび
その分割数ｎ）を最適化設計できるＭＯＳトランジスタ
の容量設計方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明の構成は、ＭＯＳ
トランジスタの拡散層上のゲートチャネル領域を境界と
したドレイン領域とソース領域とを短絡させ、ゲート電
極と前記ゲートチャネル領域とが重り合う部分で、容量
値Ｃ，チャネル長Ｌ，チャネル幅Ｗの容量を形成し、前
記ゲート電極と前記ゲートチャネル領域とが重り合う部
分の単位面積当りの容量をＫ1 、前記ゲートチャネル領
域の抵抗率をＫ2 とし、この容量を充放電を高速に行う
回路に適用する場合のＭＯＳトランジスタの容量設計方
法において、前記ゲートチャネル中央部から前記ドレイ
ン領域またはソース領域まて電位が伝達する時間ｔ1
が、前記ゲート電極に接地電位から電源電位の印加を開
始する立上り時間から前記ゲート電極に対向する拡散層
領域の電位が接地電位から電源電位に昇圧する立上り時
間までの時間ｔ2 とを実質的に同じになるように前記Ｍ
ＯＳトランジスタのチャネル長Ｌを設定することを特徴
とする。
トランジスタの拡散層上のゲートチャネル領域を境界と
したドレイン領域とソース領域とを短絡させ、ゲート電
極と前記ゲートチャネル領域とが重り合う部分で、容量
値Ｃ，チャネル長Ｌ，チャネル幅Ｗの容量を形成し、前
記ゲート電極と前記ゲートチャネル領域とが重り合う部
分の単位面積当りの容量をＫ1 、前記ゲートチャネル領
域の抵抗率をＫ2 とし、この容量を充放電を高速に行う
回路に適用する場合のＭＯＳトランジスタの容量設計方
法において、前記ゲートチャネル中央部から前記ドレイ
ン領域またはソース領域まて電位が伝達する時間ｔ1
が、前記ゲート電極に接地電位から電源電位の印加を開
始する立上り時間から前記ゲート電極に対向する拡散層
領域の電位が接地電位から電源電位に昇圧する立上り時
間までの時間ｔ2 とを実質的に同じになるように前記Ｍ
ＯＳトランジスタのチャネル長Ｌを設定することを特徴
とする。
【００１８】本発明において、チャネル長Ｌが設定され
た時、必要な容量Ｃを形成するチャネル幅Ｗを、 Ｗ＝
Ｃ／Ｋ1・Ｌ の式により求めることができる。
た時、必要な容量Ｃを形成するチャネル幅Ｗを、 Ｗ＝
Ｃ／Ｋ1・Ｌ の式により求めることができる。
【００１９】また本発明において、ＭＯＳトランジスタ
のゲートチャネルの抵抗値Ｒとすると ｔ1 ＝0.55Ｃ
Ｒ，Ｃ＝Ｋ1・ＬＷ，Ｒ＝Ｋ2・Ｌ／Ｗ の関係がそれぞれ
あり、ｔ1 ＝ 0.55Ｋ1・Ｋ2・Ｌ2 の関係が得られ、ｔ
1 ＝ｔ2 としてＬ＝｛ｔ2 ／(0.55・Ｋ1・Ｋ2)｝1/2 を
求め、このＬからＷ＝Ｃ／Ｋ1・Ｌを求め、コンデンサ領
域から物理的に一番大きくとれるチャネル幅を最大値Ｗ
ｍａｘとして求め、前記容量の分割比DIV とした時、DI
V ＝Ｗ／Ｗｍａｘ の小数点以下を切上げた数ｎにより
前記容量の分割数ｎを求めることができる。
のゲートチャネルの抵抗値Ｒとすると ｔ1 ＝0.55Ｃ
Ｒ，Ｃ＝Ｋ1・ＬＷ，Ｒ＝Ｋ2・Ｌ／Ｗ の関係がそれぞれ
あり、ｔ1 ＝ 0.55Ｋ1・Ｋ2・Ｌ2 の関係が得られ、ｔ
1 ＝ｔ2 としてＬ＝｛ｔ2 ／(0.55・Ｋ1・Ｋ2)｝1/2 を
求め、このＬからＷ＝Ｃ／Ｋ1・Ｌを求め、コンデンサ領
域から物理的に一番大きくとれるチャネル幅を最大値Ｗ
ｍａｘとして求め、前記容量の分割比DIV とした時、DI
V ＝Ｗ／Ｗｍａｘ の小数点以下を切上げた数ｎにより
前記容量の分割数ｎを求めることができる。
【００２０】本発明において、コンデンサの充放電を高
速動作させる昇圧回路は、この高速動作により、トラン
ジスタのチャネルゲート中央部がゲートとチャネルとの
カップリングで浮いてしまうが、昇圧動作となる拡散層
の電位上昇が始まるまでの時間ｔ2 に、チャネルゲート
中央部の浮きが接地レベルに落着けばこの問題がなくな
る。このチャネルゲート中央部の浮きが接地レベルに落
着くまでの時間は、チャネルゲート中央部の電荷が拡散
層に伝わるまでの時間ｔ1 であるとする。このチャネル
ゲート中央部の電荷が拡散層に伝わるまでの時間ｔ1 は
トランジスタのチャネル長Ｌで決まる。このことからゲ
ートにプリチャージを開始してから昇圧動作となる拡散
層の電位上昇が始まるまての時間ｔ2 と、チャネルゲー
ト中央部の浮きが接地レベルに落着くまでの時間ｔ1 が
同じになるようにチャネル長Ｌを決定すればよいことに
なる。
速動作させる昇圧回路は、この高速動作により、トラン
ジスタのチャネルゲート中央部がゲートとチャネルとの
カップリングで浮いてしまうが、昇圧動作となる拡散層
の電位上昇が始まるまでの時間ｔ2 に、チャネルゲート
中央部の浮きが接地レベルに落着けばこの問題がなくな
る。このチャネルゲート中央部の浮きが接地レベルに落
着くまでの時間は、チャネルゲート中央部の電荷が拡散
層に伝わるまでの時間ｔ1 であるとする。このチャネル
ゲート中央部の電荷が拡散層に伝わるまでの時間ｔ1 は
トランジスタのチャネル長Ｌで決まる。このことからゲ
ートにプリチャージを開始してから昇圧動作となる拡散
層の電位上昇が始まるまての時間ｔ2 と、チャネルゲー
ト中央部の浮きが接地レベルに落着くまでの時間ｔ1 が
同じになるようにチャネル長Ｌを決定すればよいことに
なる。
【００２１】本発明の構成によれば、コンデンサを構成
するトランジスタのゲートの充電開始からソースたはド
レインの拡散層の電位上昇が開始されるまでの時間内
に、チャネル中央部の浮きが接地レベルにまで落着くよ
うに、チャネル長を決定することにより、チャネルの電
圧変動量ΔＶが減少することなく、充分な電荷量をゲー
トに伝えることができ、ゲート電圧の昇圧レベルを充分
に上げることができる。また、決定したチャネル長から
必要な容量値となるチャネル幅が決定されるが、このチ
ャネル幅はマスク設計上、その上限が定められるので、
このマスク設計基準を満たすチャネル幅となるようゲー
ト分割を行えば、そのゲート分割数が必要最低限とな
り、また拡散層領域の数はゲート分割数に１加算した数
となり、このゲート分割数を必要最低限としたことによ
り、そのコンデンサ領域も必要最低限とすることができ
る。
するトランジスタのゲートの充電開始からソースたはド
レインの拡散層の電位上昇が開始されるまでの時間内
に、チャネル中央部の浮きが接地レベルにまで落着くよ
うに、チャネル長を決定することにより、チャネルの電
圧変動量ΔＶが減少することなく、充分な電荷量をゲー
トに伝えることができ、ゲート電圧の昇圧レベルを充分
に上げることができる。また、決定したチャネル長から
必要な容量値となるチャネル幅が決定されるが、このチ
ャネル幅はマスク設計上、その上限が定められるので、
このマスク設計基準を満たすチャネル幅となるようゲー
ト分割を行えば、そのゲート分割数が必要最低限とな
り、また拡散層領域の数はゲート分割数に１加算した数
となり、このゲート分割数を必要最低限としたことによ
り、そのコンデンサ領域も必要最低限とすることができ
る。
【００２２】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。図１は本発明の一実施の形態を説明するト
ランジスタからなるコンデンサの平面図およびその断面
図、図２は本実施形態を説明するフロー図である。この
トランジスタからなるコンデンサは、コンタクト１Ａ〜
１Ｅがこのトランジスタのソースまたばドレインの拡散
層と配線とのコンタクトであり、これらソースまたばド
レインがそれぞれの拡散層３Ａ〜３Ｅと配線のコンタク
ト１Ａ〜１Ｅを介して配線６で短絡し、コンタクト４は
トランジスタのゲート２Ａ〜２Ｄと配線５とのコンタク
トである。
て説明する。図１は本発明の一実施の形態を説明するト
ランジスタからなるコンデンサの平面図およびその断面
図、図２は本実施形態を説明するフロー図である。この
トランジスタからなるコンデンサは、コンタクト１Ａ〜
１Ｅがこのトランジスタのソースまたばドレインの拡散
層と配線とのコンタクトであり、これらソースまたばド
レインがそれぞれの拡散層３Ａ〜３Ｅと配線のコンタク
ト１Ａ〜１Ｅを介して配線６で短絡し、コンタクト４は
トランジスタのゲート２Ａ〜２Ｄと配線５とのコンタク
トである。
【００２３】このトランジスタの回路は、図７のコンデ
ンサをｎ等分した等価回路図と同等である。この場合
も、チャネル長が長い場合に、高速な昇圧動作は、図
８、図９と同様になるが、本実施形態の最適化設計方法
で設計したチャネル長をもつコンデンサの高速な昇圧動
作は、図３の模式的電圧レベル図および図４のそのタイ
ミング図により説明される。
ンサをｎ等分した等価回路図と同等である。この場合
も、チャネル長が長い場合に、高速な昇圧動作は、図
８、図９と同様になるが、本実施形態の最適化設計方法
で設計したチャネル長をもつコンデンサの高速な昇圧動
作は、図３の模式的電圧レベル図および図４のそのタイ
ミング図により説明される。
【００２４】図１の構造によるコンデンサを設計する場
合、まず図２のステップＳ１のよううにする。すなわ
ち、このコンデンサの用途となる昇圧回路等の節点の寄
生容量と所望の昇圧レベルからその容量値Ｃを設定し、
また昇圧時間ｔ2 ，すなわちコンデンサのゲート電極を
接地電位から電源電圧レベルに上昇を開始する立上り時
間からソースまたばドレイン領域の拡散層電位を接地電
位から電源電圧レベルに昇圧する立上り時間を設定す
る。一方、半導体装置をつくる材料の設計基準からコン
デンサの単位面積当りの容量値Ｋ1 、ゲートチャネルの
抵抗率Ｋ2 が求められる。
合、まず図２のステップＳ１のよううにする。すなわ
ち、このコンデンサの用途となる昇圧回路等の節点の寄
生容量と所望の昇圧レベルからその容量値Ｃを設定し、
また昇圧時間ｔ2 ，すなわちコンデンサのゲート電極を
接地電位から電源電圧レベルに上昇を開始する立上り時
間からソースまたばドレイン領域の拡散層電位を接地電
位から電源電圧レベルに昇圧する立上り時間を設定す
る。一方、半導体装置をつくる材料の設計基準からコン
デンサの単位面積当りの容量値Ｋ1 、ゲートチャネルの
抵抗率Ｋ2 が求められる。
【００２５】一般に、ＲＣ回路における過渡現象で、信
号の立上りおよび立下り時間Ｔは Ｔ＝ ２．２ＲＣ ……………（１） と表わされる。いまトランジスタのゲートへのプリチャ
ージ開始から、このトランジスタのチャネル中央部の浮
きが接地レベルに落着くまでの時間をｔ1 、昇圧回路等
のトランジスタでつくるコンデンサの必要な容量値を
Ｃ、トランジスタのソースからドレインまでのチャネル
抵抗をＲとすると、（１）式とトランジスタをゲート方
向にｎ分割した図７の等価回路から ｔ1 ＝ 2.2× (ｎ／２) ×( Ｒ／ｎ）×｛( ｎ＋１）／２｝×Ｃ／（ｎ＋１） ｔ1 ＝0.55・Ｃ・Ｒ ………………（２） の近似式が導かれる（この段階がステップＳ２に相当す
る）。
号の立上りおよび立下り時間Ｔは Ｔ＝ ２．２ＲＣ ……………（１） と表わされる。いまトランジスタのゲートへのプリチャ
ージ開始から、このトランジスタのチャネル中央部の浮
きが接地レベルに落着くまでの時間をｔ1 、昇圧回路等
のトランジスタでつくるコンデンサの必要な容量値を
Ｃ、トランジスタのソースからドレインまでのチャネル
抵抗をＲとすると、（１）式とトランジスタをゲート方
向にｎ分割した図７の等価回路から ｔ1 ＝ 2.2× (ｎ／２) ×( Ｒ／ｎ）×｛( ｎ＋１）／２｝×Ｃ／（ｎ＋１） ｔ1 ＝0.55・Ｃ・Ｒ ………………（２） の近似式が導かれる（この段階がステップＳ２に相当す
る）。
【００２６】ここでチャネル幅をＷ、チャネル長をＬ、
ゲート・チャネル間の単位面積当りの容量値をＫ1 、と
すると、コンデンサの容量値Ｃは、 Ｃ＝Ｋ1 ・Ｌ・Ｗ ………………（３） として求められる（ステップＳ３）。またトランジスタ
のチャネルの抵抗率をＫ2 とすると、チャネルの抵抗Ｒ
は Ｒ＝Ｋ2 ・Ｌ／Ｗ ………………（４） として求められ（ステップＳ４）、これら（３）（４）
式を（２）式に代入すると（５）式が求められ（ステッ
プＳ５）、これをＬの式に変換すると（６）式が得られ
る。 次にトランジスタのゲートへのプリチャージ開始からチ
ャネル中央部の浮きが接地レベルに落着くまでの時間ｔ
1 とコンデンサのゲートにプリチャージ開始してからソ
ースまたはドレインの拡散層の昇圧動作を開始するまで
の時間ｔ2 を同じにすることにより、チャネル中央部の
浮きが接地レベルに落着いてからソースまたはドレイン
の拡散層の昇圧動作が開始されることになる。従って、 Ｌ＝｛ｔ2 ／(0.55・Ｋ1・Ｋ2)｝1/2 ……………（７） が求められ（ステップＳ６）、このＬがチャネル長の最
適値となる。このＬから（３）式によりコンデンサのチ
ャネル幅Ｗが次の（８）式から求められる（ステップＳ
７）。 Ｗ＝Ｃ／Ｋ1・Ｌ ………………（８） ここで半導体装置の設計基準、または与えられたコンデ
ンサ領域からチャネル幅方向に一番大きくとれるチャネ
ル幅の最大値Ｗｍａｘが決定される（ステップＳ８）。
コンデンサをコンデンサ領域内に納めるためには、コン
デンサのチャネル幅を分割する必要があり、そのための
コンデンサの分割数は、次の（９）式のDIVの値で求め
られ、 DIV ＝Ｗ／Ｗｍａｘ ……………（９） の小数点以下を切上げた数とすればよいことになる（ス
テップＳ９）。
ゲート・チャネル間の単位面積当りの容量値をＫ1 、と
すると、コンデンサの容量値Ｃは、 Ｃ＝Ｋ1 ・Ｌ・Ｗ ………………（３） として求められる（ステップＳ３）。またトランジスタ
のチャネルの抵抗率をＫ2 とすると、チャネルの抵抗Ｒ
は Ｒ＝Ｋ2 ・Ｌ／Ｗ ………………（４） として求められ（ステップＳ４）、これら（３）（４）
式を（２）式に代入すると（５）式が求められ（ステッ
プＳ５）、これをＬの式に変換すると（６）式が得られ
る。 次にトランジスタのゲートへのプリチャージ開始からチ
ャネル中央部の浮きが接地レベルに落着くまでの時間ｔ
1 とコンデンサのゲートにプリチャージ開始してからソ
ースまたはドレインの拡散層の昇圧動作を開始するまで
の時間ｔ2 を同じにすることにより、チャネル中央部の
浮きが接地レベルに落着いてからソースまたはドレイン
の拡散層の昇圧動作が開始されることになる。従って、 Ｌ＝｛ｔ2 ／(0.55・Ｋ1・Ｋ2)｝1/2 ……………（７） が求められ（ステップＳ６）、このＬがチャネル長の最
適値となる。このＬから（３）式によりコンデンサのチ
ャネル幅Ｗが次の（８）式から求められる（ステップＳ
７）。 Ｗ＝Ｃ／Ｋ1・Ｌ ………………（８） ここで半導体装置の設計基準、または与えられたコンデ
ンサ領域からチャネル幅方向に一番大きくとれるチャネ
ル幅の最大値Ｗｍａｘが決定される（ステップＳ８）。
コンデンサをコンデンサ領域内に納めるためには、コン
デンサのチャネル幅を分割する必要があり、そのための
コンデンサの分割数は、次の（９）式のDIVの値で求め
られ、 DIV ＝Ｗ／Ｗｍａｘ ……………（９） の小数点以下を切上げた数とすればよいことになる（ス
テップＳ９）。
【００２７】
【００２８】
【実施例】ここで本発明の実施例について説明する。例
えば、昇圧回路等のコンデンサの必要な容量値Ｃ，トラ
ンジスタのゲートにプリチャージを開始してからソース
またはドレインの拡散層の昇圧動作を開始するまでの時
間ｔ2 、ゲート・チャネル間の単位面積当りの容量値Ｋ
1 、トランジスタのチャネルの抵抗率Ｋ2 を以下のよう
に設定する。
えば、昇圧回路等のコンデンサの必要な容量値Ｃ，トラ
ンジスタのゲートにプリチャージを開始してからソース
またはドレインの拡散層の昇圧動作を開始するまでの時
間ｔ2 、ゲート・チャネル間の単位面積当りの容量値Ｋ
1 、トランジスタのチャネルの抵抗率Ｋ2 を以下のよう
に設定する。
【００２９】Ｃ＝３ｐＦ，ｔ2 ＝２ｎｓ，Ｋ1 ＝１９０
×１０-5ｐＦ／μｍ2 ，Ｋ2 ＝２０ＫΩ／□ とすると
（３）式から Ｃ＝１９０×１０-5×Ｌ×Ｗ，また
（４）式から Ｒ＝２００００×Ｌ／Ｗ これらを
（２）式に代入して ｔ1 ＝０．５５×１９０×１０-5×２００００×Ｌ2 ＝２０．９×Ｌ2 これをＬに関する式に変換すると、Ｌ＝（ｔ1 ／20.9）
1/2 となり、またｔ1 ＝ｔ2 であるから Ｌ＝｛（２・１０-9）／２０．９）1/2 ＝9.78×１０-6 となり、チャネル長の最適値Ｌは９．７８μｍとなる。
×１０-5ｐＦ／μｍ2 ，Ｋ2 ＝２０ＫΩ／□ とすると
（３）式から Ｃ＝１９０×１０-5×Ｌ×Ｗ，また
（４）式から Ｒ＝２００００×Ｌ／Ｗ これらを
（２）式に代入して ｔ1 ＝０．５５×１９０×１０-5×２００００×Ｌ2 ＝２０．９×Ｌ2 これをＬに関する式に変換すると、Ｌ＝（ｔ1 ／20.9）
1/2 となり、またｔ1 ＝ｔ2 であるから Ｌ＝｛（２・１０-9）／２０．９）1/2 ＝9.78×１０-6 となり、チャネル長の最適値Ｌは９．７８μｍとなる。
【００３０】また（８）式よりチャネル幅Ｗを求めると Ｗ＝（３・１０-12 ）／190・１０-5×9.78・１０-6＝16
1.45×１０-6 となり、チャネル幅Ｗの最適値は１６１．４５μｍとな
る。さらにコンデンサ領域からＷｍａｘを４５μｍとす
ると、コンデンサ分割数の DIVは（９）式から DIV ＝１６１．４５／４５＝３．５８ となるので、コンデンサの分割数は４と求められる。
1.45×１０-6 となり、チャネル幅Ｗの最適値は１６１．４５μｍとな
る。さらにコンデンサ領域からＷｍａｘを４５μｍとす
ると、コンデンサ分割数の DIVは（９）式から DIV ＝１６１．４５／４５＝３．５８ となるので、コンデンサの分割数は４と求められる。
【００３１】
【発明の効果】以上説明したように本発明によれば、ト
ランジスタのゲートへのプリチャージ開始からチャネル
中央部の浮きが接地レベルに落着くまての時間ｔ1 とコ
ンデンサのゲートにプリチャージを開始してからソース
またはドレインの拡散層が昇圧動作を開始するまでの時
間ｔ2 を同じにすることにより、チャネル中央部の浮き
が接地レベルに落着いてからソースまたはドレインの拡
散層の昇圧動作が開始されるので、図８，９に示される
ような損失分が無くなり、昇圧動作としての拡散層の電
位上昇がチャネル全域で効果的に行われ、ゲート電圧を
十分に昇圧させることができる。
ランジスタのゲートへのプリチャージ開始からチャネル
中央部の浮きが接地レベルに落着くまての時間ｔ1 とコ
ンデンサのゲートにプリチャージを開始してからソース
またはドレインの拡散層が昇圧動作を開始するまでの時
間ｔ2 を同じにすることにより、チャネル中央部の浮き
が接地レベルに落着いてからソースまたはドレインの拡
散層の昇圧動作が開始されるので、図８，９に示される
ような損失分が無くなり、昇圧動作としての拡散層の電
位上昇がチャネル全域で効果的に行われ、ゲート電圧を
十分に昇圧させることができる。
【００３２】また半導体装置の設計基準、または与えら
れるコンデンサ領域からチャネル幅方向に一番大きくと
れるチャネル幅の最大値Ｗｍａｘが決定され、コンデン
サをコンデンサ領域に納めるようにするコンデンサ分割
は、コンデンサ容量値をコンデンサの単位面積当りの容
量値と求めたコンデンサのチャネル長Ｌの積で除算して
求めたチャネル幅Ｗを、チャネル幅の最大値Ｗｍａｘで
除算した値DIV の小数点以下を切上げた数とするので、
ゲート分割数が必要最低限となる。またコンデンサの拡
散層領域はチャネル幅の分割数に１を加算した数だけ必
要であるから、その分割数が必要最低限にすれば、拡散
層領域の数も必要最低限となり、コンデンサ領域を必要
最低限に抑えることができ、さらにその昇圧効率が悪い
分だけ容量値を必要以上に大きくする必要がないので、
コンデンサ領域の不必要な増大を防ぐことが出来、従っ
てコンデンサ領域の不必要な増大を防ぐことができ、さ
らにこのコンデンサ領域の確保のための設計工数が増大
することもなくなる。
れるコンデンサ領域からチャネル幅方向に一番大きくと
れるチャネル幅の最大値Ｗｍａｘが決定され、コンデン
サをコンデンサ領域に納めるようにするコンデンサ分割
は、コンデンサ容量値をコンデンサの単位面積当りの容
量値と求めたコンデンサのチャネル長Ｌの積で除算して
求めたチャネル幅Ｗを、チャネル幅の最大値Ｗｍａｘで
除算した値DIV の小数点以下を切上げた数とするので、
ゲート分割数が必要最低限となる。またコンデンサの拡
散層領域はチャネル幅の分割数に１を加算した数だけ必
要であるから、その分割数が必要最低限にすれば、拡散
層領域の数も必要最低限となり、コンデンサ領域を必要
最低限に抑えることができ、さらにその昇圧効率が悪い
分だけ容量値を必要以上に大きくする必要がないので、
コンデンサ領域の不必要な増大を防ぐことが出来、従っ
てコンデンサ領域の不必要な増大を防ぐことができ、さ
らにこのコンデンサ領域の確保のための設計工数が増大
することもなくなる。
【図１】本発明の第１の実施の形態を説明する半導体装
置の平面図およびその断面図である。
置の平面図およびその断面図である。
【図２】本実施形態を説明するフロー図である。
【図３】本実施形態の動作説明をする各部の電圧特性図
である。
である。
【図４】本実施形態の動作説明をする各部の動作タイミ
ング図である。
ング図である。
【図５】従来例のチャネル長が長すぎる場合の半導体装
置の平面図およびその断面図である。
置の平面図およびその断面図である。
【図６】従来例のチャネル長が短かすぎる場合の半導体
装置の平面図およびその断面図である。
装置の平面図およびその断面図である。
【図７】図５の等価回路図である。
【図８】図５のチャネル長が長すぎる場合の半導体装置
の高速動作における模式的電圧レベル図である。
の高速動作における模式的電圧レベル図である。
【図９】図６のチャネル長が長すぎるる場合の半導体装
置の高速動作における模式的タイミング図である。
置の高速動作における模式的タイミング図である。
１，１Ａ〜１Ｊ コンタクト ２Ａ〜２Ｈ ゲート ３Ａ〜３Ｊ 拡散層 ４，４Ａ，４Ｂ 配線コンタクト ５，５Ａ， 配線 ６，６Ａ，６Ｂ コンタクト配線 １０，１２ チャネル端部 １１ チャネル中央部 ２１，２２ 端子
Claims (4)
- 【請求項１】 ＭＯＳトランジスタの拡散層上のゲート
チャネル領域を境界としたドレイン領域とソース領域と
を短絡させ、ゲート電極と前記ゲートチャネル領域とが
重り合う部分で、容量値Ｃ，チャネル長Ｌ，チャネル幅
Ｗの容量を形成し、前記ゲート電極と前記ゲートチャネ
ル領域とが重り合う部分の単位面積当りの容量をＫ1 、
前記ゲートチャネル領域の抵抗率をＫ2 とし、この容量
を充放電を高速に行う回路に適用する場合のＭＯＳトラ
ンジスタの容量設計方法において、前記ゲートチャネル
中央部から前記ドレイン領域またはソース領域まて電位
が伝達する時間ｔ1 が、前記ゲート電極に接地電位から
電源電位の印加を開始する立上り時間から前記ゲート電
極に対向する拡散層領域の電位が接地電位から電源電位
に昇圧する立上り時間までの時間ｔ2 を実質的に同じに
なるように前記ＭＯＳトランジスタのチャネル長Ｌを設
定することを特徴とするＭＯＳトランジスタの容量設計
方法。 - 【請求項２】 チャネル長Ｌが設定された時、必要な容
量Ｃを形成するチャネル幅Ｗを、Ｗ＝Ｃ／Ｋ1・Ｌ の式
により求める請求項１記載のＭＯＳトランジスタの容量
設計方法。 - 【請求項３】 コンデンサ領域から物理的に一番大きく
とれるチャネル幅の最大値Ｗｍａｘとして求め、前記容
量の分割比DIV とした時、 DIV＝Ｗ／Ｗｍａｘ の小数点以下を切上げた数ｎによ
り容量の分割数ｎを求める請求項２記載のＭＯＳトラン
ジスタの容量設計方法。 - 【請求項４】 ＭＯＳトランジスタのゲートチャネルの
抵抗値Ｒとするとｔ1 ＝0.55ＣＲ，Ｃ＝Ｋ1・ＬＷ，Ｒ＝
Ｋ2・Ｌ／Ｗ の関係がそれぞれあり、 ｔ1 ＝0.55Ｋ1・Ｋ2・Ｌ2 の関係が得られ、ｔ1 ＝ｔ2
としてＬ＝｛ｔ2 ／(0.55・Ｋ1・Ｋ2 ）｝1/2 を求め、こ
のＬからＷ＝Ｃ／Ｋ1 ・Ｌを求め、コンデンサ領域から
物理的に一番大きくとれるチャネル幅の最大値Ｗｍａｘ
を求め、前記容量の分割比DIV とした時、 DIV＝Ｗ／Ｗ
ｍａｘ の小数点以下を切上げた数ｎを前記容量の分割
数ｎとして求める工程を有する請求項１記載のＭＯＳト
ランジスタの容量設計方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167387A JP2919365B2 (ja) | 1996-06-27 | 1996-06-27 | Ｍｏｓトランジスタの容量設計方法 |
| EP97110520A EP0817249A3 (en) | 1996-06-27 | 1997-06-26 | Capacitor designing method of MOS transistor |
| KR1019970028216A KR100255537B1 (ko) | 1996-06-27 | 1997-06-27 | Mos 트랜지스터의 커패시터 설계 방법 |
| US08/884,262 US5966518A (en) | 1996-06-27 | 1997-06-27 | Capacitor designing method of MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167387A JP2919365B2 (ja) | 1996-06-27 | 1996-06-27 | Ｍｏｓトランジスタの容量設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012875A JPH1012875A (ja) | 1998-01-16 |
| JP2919365B2 true JP2919365B2 (ja) | 1999-07-12 |
Family
ID=15848768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167387A Expired - Fee Related JP2919365B2 (ja) | 1996-06-27 | 1996-06-27 | Ｍｏｓトランジスタの容量設計方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5966518A (ja) |
| EP (1) | EP0817249A3 (ja) |
| JP (1) | JP2919365B2 (ja) |
| KR (1) | KR100255537B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4079522B2 (ja) * | 1998-08-27 | 2008-04-23 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662353A (en) * | 1979-10-29 | 1981-05-28 | Toshiba Corp | Semiconductor device and its manufacturing method |
| EP0171445A1 (de) * | 1984-08-11 | 1986-02-19 | Deutsche ITT Industries GmbH | Monolithisch integrierte Schaltung mit einem integrierten MIS-Kondensator |
| US5006739A (en) * | 1987-06-15 | 1991-04-09 | Hitachi, Ltd. | Capacitive load drive circuit |
| US4866567A (en) * | 1989-01-06 | 1989-09-12 | Ncr Corporation | High frequency integrated circuit channel capacitor |
| US5500805A (en) * | 1993-10-06 | 1996-03-19 | Nsoft Systems, Inc. | Multiple source equalization design utilizing metal interconnects for gate arrays and embedded arrays |
-
1996
- 1996-06-27 JP JP8167387A patent/JP2919365B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-26 EP EP97110520A patent/EP0817249A3/en not_active Withdrawn
- 1997-06-27 US US08/884,262 patent/US5966518A/en not_active Expired - Lifetime
- 1997-06-27 KR KR1019970028216A patent/KR100255537B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5966518A (en) | 1999-10-12 |
| EP0817249A2 (en) | 1998-01-07 |
| EP0817249A3 (en) | 1999-01-20 |
| JPH1012875A (ja) | 1998-01-16 |
| KR980006219A (ko) | 1998-03-30 |
| KR100255537B1 (ko) | 2000-05-01 |
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| EP0109004A2 (en) | Low power clock generator |
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