JPH0652692A - フローティングゲート型メモリデバイスのプログラミング方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲートに印加すべきプログラミング電圧を減
少させ、および／又はデバイスをプログラムする所要時
間を減少させる。 【構成】 ＭＯＳ型ＥＰＲＯＭのメモリデバイス１０
は、ゲート１２、フローティングゲート２０、読出し用
チャネル４０、読出し用ソース４２、読出し用ドレイン
４４、プログラミング用チャネル３０、プログラミング
用ソース３２およびプログラミング用ドレイン３４を有
する。プログラミングする間、読出し用ソース４２と読
出し用ドレイン４４間に電圧を印加する。これによりフ
ローティングゲート２０上に誘起される電圧が増加する
ので、ゲート１２に印加するプログラミング電圧を減少
可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はフローティングゲート
型メモリデバイスに関し、さらに詳細にはそのようなメ
モリデバイスのプログラミング方法に関する。この発明
は、共通フローティングゲートにより結合され、別々に
最適化された読出しおよびプログラミング用トランジス
タを有するフローティングゲート型デバイスに関し、そ
れらはさらにプログラミング最適化トランジスタ内のゲ
ート電流によりプログラムされる。例えば、ビー．エイ
タン他「ｎチャネルＭＯＳデバイスにおける酸化膜中へ
のホットエレクトロンの注入」，アイ・イー・イー・イ
ー トランザクションオン エレクトロン デバイセ
ズ， ＥＤ−２８巻，第３号，１９８１年３月，３２８
−４０頁（Ｂ．Ｅｉｔａｎ ｅｔ ａｌ．”Ｈｏｔ−Ｅ
ｌｅｃｔｒｏｎＩｎｊｅｃｔｉｏｎ ｉｎｔｏ ｔｈｅ
Ｏｘｉｄｅ ｉｎ ｎ−Ｃｈａｎｎｅｌ ＭＯＳ Ｄ
ｅｖｉｃｅｓ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．
ＥＤ−２８， Ｎｏ．３， Ｍａｒｃｈ １９８１，
ｐｐ．３２８−４０）を参照されたい。この発明は、金
属−酸化物−半導体（ＭＯＳ）の消去可能型プログラマ
ブル読出し専用メモリ（ＥＰＲＯＭ）デバイスに関する
以下の説明から十分に理解されるであろう。

【０００２】この発明に係るプログラマブルな典型的な
ＭＯＳ型ＥＰＲＯＭデバイスは、制御ゲート（時々、単
にゲートと呼ばれる）、フローティングゲート、デバイ
スをプログラミングするための一対のソースおよびドレ
イン、デバイスのプログラム状態を読み出すための一対
のソースおよびドレインを有する。プログラムされてい
ないフローティングゲートの初期電圧条件は、ゲート電
圧Ｖｃｇ＝０の時にフローティングゲートとソース間の
容量が緩和されること（すなわち、０Ｖ）である。図３
に示すような容量分割において、フローティングゲート
Ｖｆｇの電位は次式により与えられるため、この初期条
件は重要である。

【０００３】Ｖｆｇ＝Ｖｆｇ (初期) ＋ (Ｃ１/(Ｃ１＋
Ｃ２))( Ｖｃｇ−Ｖｃｇ (初期))

【０００４】

【従来の技術】このデバイスは、従来、プログラミング
用ソースを接地電位（すなわち、０Ｖ）に維持すると同
時に、比較的高い電圧（例えば、１５Ｖ）をゲートに、
そして幾らか低い電圧（例えば、８Ｖ）をプログラミン
グ用ドレインに印加することによってプログラムされ
る。制御ゲートの電位が変化すると、制御ゲートとフロ
ーティングゲート間の容量結合により、フローティング
ゲートの電位に変化が生じる。例えば、容量分割比また
は結合比が０．７で、かつ、制御ゲートとフローティン
グゲートの両方が初期に０Ｖであると仮定すると、その
ときに制御ゲートを１５Ｖに上げるとフローティングゲ
ートの電位は１０．５Ｖに上昇する。プログラミング用
トランジスタのチャネルは、実質的な電流を導通させ始
める。ドレイン領域における非常に高い電界のために、
電子・正孔対が非常に高い運動エネルギをもって形成さ
れる。電子の幾らかは充分な運動エネルギを得て、フロ
ーティングゲート上に注入され、そこに捕獲される。次
にはこれが、フローティングゲートの電位を（例えば、
議論されている例では、約６．５Ｖに）低下させ、それ
によってデバイスを「プログラミング」する。

【０００５】制御ゲートの電位が１５Ｖから０Ｖに低下
されると、容量分割によりフローティングゲート上の電
位は６．５Ｖから−４Ｖへ１０．５Ｖ降下する。フロー
ティングゲート型トランジスタは約１Ｖのしきい値電圧
を有するＮＭＯＳトランジスタであるので、このフロテ
ィングゲート型トランジスタは非導通である。更に、制
御ゲートが５Ｖに上げられた場合、フローティングゲー
トはその結果３．５Ｖ上昇して−０．５Ｖとなる。その
ため、プログラムされたトランジスタはオフ状態のまま
である。言い換えれば、プログラムされたデバイスの読
出し用チャネルは、このデバイスのゲートに印加される
通常の論理レベル（０または５Ｖ）にかかわらず常にオ
フ状態である。プログラムされていないデバイス（すな
わち、フローティングゲート上に負電荷がない）におい
て、フローティングゲート電位はそれぞれ３．５Ｖ（し
きい値より上）または０Ｖ（しきい値より下）であるの
で、５Ｖまたは０Ｖのいずれかがデバイスのゲートにそ
れぞれ印加されるのに依存して、デバイスの読出し用チ
ャネルはオン状態またはオフ状態となる。

【０００６】

【発明が解決しようとする課題】フローティングゲート
型デバイスがより小さくされるに連れて、従来これらを
プログラムするのに必要とされる比較的高い電圧（例え
ば、上記した１５Ｖ）に耐える能力が減少する。従っ
て、これらの電圧に耐える能力は、さもなければ可能で
非常に都合が良いであろうデバイスの大きさのさらなる
縮小に関して限界となってきた。

【０００７】それ故、この発明の目的はフローティング
ゲート型メモリデバイスをプログラムするのに必要とさ
れる電圧を減少することである。

【０００８】この発明の別の目的は、フローティングゲ
ート型メモリデバイスをプログラムするのに必要とされ
る時間を減少することである。

【０００９】

【課題を解決するための手段】この発明の前記および他
の諸目的はこの発明の原理に従って、プログラミングの
間中フローティングゲート上の電圧を増加させるため
の、読出し用デバイスのチャネルとフローティングゲー
ト間の固有の容量結合を使用することにより達成され
る。上記した例において、正の電圧（例えば、５−１０
Ｖ）が、プログラミングの間中読出し用ソースと読出し
用ドレインの両方に印加される。これは、従来のように
ゲートに正の電圧を印加することにより単独に達成され
ることができる以上に、フローティングゲートの電位を
上昇させる。従って、ゲートのプログラミング電位を
（例えば、１５Ｖから１２．５Ｖまで或いは１０Ｖまで
も）低下させることができたり、またはプログラミング
時間を短縮できたり、或いはこれらの２つの長所の組合
わせを実現することができる。

【００１０】この発明の更なる特徴、性質および種々の
諸利益は、添付図面と共に以下の好適な実施例の詳細な
記載からもっと明瞭となろう。

【００１１】

【実施例】図１に示すように、この発明に従ってプログ
ラム可能な典型的フローティングゲート型メモリデバイ
ス１０は、電圧をゲートリード線１４を経由して印加す
ることができるゲート１２、プログラミング用ソース３
２とプログラミング用ドレイン３４との間に接続された
書込みすなわちプログラミング用チャネル３０、および
読出し用ソース４２と読出し用ドレイン４４との間に接
続された読出し用チャネル４０を含む。また、デバイス
１０は外部からアクセスできない電極であるフローティ
ングゲート２０を含む（すなわち、電圧を直接フローテ
ィングゲート２０に印加できない）。

【００１２】従来のプログラミング中は、１５Ｖ程度の
比較的高い電圧がリード線１４を介してゲート１２に印
加され、８Ｖ程度の幾らか低い電圧がプログラミング用
ドレイン３４に印加され、プログラミング用ソース３２
は接地され（０Ｖ）、かつ読出し用ソース４２とドレイ
ン４４は使用されずに通例は接地される。ゲート１２と
フローティングゲート２０間の固有の容量結合は最初フ
ローティングゲート２０の電位をゲート１２の電位の所
定の分圧まで上昇させる。例えば、フローティングゲー
ト２０の電位は最初にゲート１２の電位の約０．７倍
（例えば、１０．５Ｖ）になる。チャネル３０を通って
流れる電子の幾らかは、フローティングゲート２０上に
必然的に注入されてそこに止どまり、これによりフロー
ティングゲートの電位を低下させてフローティングゲー
ト上に負電荷を残す。所望される程、この負電荷が十分
に大きい場合、このデバイスの通常の論理動作中のゲー
ト１２上の０または５Ｖのいずれによってもフローティ
ングゲート２０上の電位をフローティング・ポリ・トラ
ンジスタがオン状態となるよう十分に上昇させることは
不可能である。このフローティング・ポリ・トランジス
タは約１Ｖのしきい値電圧を有しているので、フローテ
ィングゲート２０は読出し用チャネルを丁度導通させ始
めるために−４Ｖから１Ｖへ昇圧する必要がある。この
ことは、ゲート１２を０＋（１−（−４））／０．７、
すなわち７．１Ｖだけ上昇することを要求する。７．１
Ｖは最終用途における回路の５Ｖ動作範囲外であるた
め、このトランジスタを結果的にオン状態にできない。
最終用途のような、すなわち通常動作の間中、読出し用
ソース４２は接地（０Ｖ）され、５Ｖが読出し用ドレイ
ン４４に印加され、書込み用チャネル３０は使用されず
（すなわち、ソース３２とドレイン３４は接地され
る）、そしてゲート１２は０Ｖと５Ｖ間を切換えられ
る。その結果、「プログラムされた」デバイス１０は通
常動作の間中常にオフ状態のままである。デバイス１０
が「プログラムされず」にいる（すなわち、フローティ
ングゲート２０上に電荷が置かれていない）場合、その
場合には通常動作の間中、読出し用チャネル４０はゲー
ト１２が０Ｖでオフ状態であり、ゲート１２が５Ｖでオ
ン状態（すなわち、導通状態）である。プログラムされ
ていないデバイスの場合、ゲート１２上での５Ｖの上昇
はフローティングゲート上の電位を結果として０＋０．
７（５）＝３．５Ｖにする。この電圧は、フローティン
グ・ポリ・トランジスタのしきい値電圧１Ｖよりも大き
いので、トランジスタは導通状態となる。

【００１３】デバイス１０はプログラミングの間中に従
来使用される比較的高い電圧（例えば、１５Ｖ）に耐え
られるように、少なくとも所定の最小サイズでなければ
ならない。これらのサイズの限界は、縦寸法（誘電体の
厚さ）と、チャネル長や電極間隔のような平面寸法の両
方である。誘電体の厚さは、その厚さにより分圧される
電圧が約１０^７Ｖ／ｃｍを越える時の、誘電体破壊（単
位はＶ／ｃｍ）により制限される。横方向の寸法はプロ
セス技術の限界により制限されるが、二つの拡散間の電
圧差が大きければ大きいほど、それらの間に必要とされ
る間隔も大きくなる。上記した比較的高い電圧が従来の
プログラミングの間中使用されない場合には、ゲート１
２が通常動作中５Ｖに上昇した時に読出し用チャネル４
０が導通するのを阻止するための十分な電荷をフローテ
ィングゲート２０に蓄積することができない。従って、
デバイス１０をプログラムする必要が、これまでデバイ
スの可能な縮小サイズを制限していた。

【００１４】本発明は、このデバイスをプログラムする
ための十分なホットエレクトロンを引き付けるのに必要
な電圧にフローティングゲート２０を上昇させるため
に、ゲート１２に印加されねばならないプログラミング
電圧を実質的に低下させることを可能にする。これは、
正電圧をプログラミングの間中、読出し用ソース４２と
読出し用ドレイン４４に印加することにより達成され
る。読出し用チャネル４０とフローティングゲート２０
間の固有の容量結合を、ゲート１２とフローティングゲ
ート２０間の固有の容量結合に加算する。従って、構成
要素４２と４４に印加されるプログラミング電圧は、ゲ
ート１２に印加されるプログラミング電圧を減少させる
ことを可能にし、これによりデバイス１０をそうでない
場合に可能なものよりももっと小さく作ることを可能に
する。

【００１５】図２は、構成要素１２と２０間の固有の容
量結合が係数０．７で、構成要素２０と４０間の容量結
合が０．３であると仮定したときの、プログラミング中
のＶ１２（ゲート１２に印加される電圧）、Ｖ４２４４
（この発明に従って読出し用ソース４２と読出し用ドレ
イン４４に印加される電圧）、および結果として生じる
Ｖ２０（フローティングゲート２０上の電圧）の種々の
実例値を示す表である。（全ての場合において、上記従
来の電圧は書込み用ソース３２と書込み用ドレイン３４
に印加される。）図２において、第１行目はプログラミ
ングの間中ゲート１２に１５Ｖを印加し、かつ読出し用
チャネル４０を使用しない従来方法を示す。従って、結
果として生じるフローティングゲート２０上の初期電圧
は１０．５Ｖであり、上記したように、この電圧はデバ
イス１０の充分なプログラミングを生じさせる。

【００１６】図２の第２行目は、この発明に係るプログ
ラミングの一例である。ゲート１２に印加される電圧
は、１２．５Ｖに減少される。読出し用ソース４２と読
出し用ドレイン４４に印加される電圧は、５Ｖである。
従って結果としてフローティングゲート２０上に生じる
初期電圧は（１２．５）（０．７）＋（５）（０．３）
＝１０．２５Ｖであり、これもまたデバイス１０の充分
なプログラミングを生じさせる。

【００１７】図２の第３行目は、この発明に係るプログ
ラミングの別の例を示す。この例では、１１Ｖがゲート
１２に印加され、８Ｖが読出し用ソース４２と読出し用
ドレイン４４に印加される。結果として生じるフローテ
ィングゲート２０上の初期電圧は１０．１Ｖであり、こ
れもまたデバイス１０の充分なプログラミングを生じさ
せるであろう。

【００１８】固有の容量結合の係数（上記では０．７と
０．３と仮定された）は変化し得るとともに、デバイス
１０の充分なプログラミングを生じさせるためにこの発
明に従った異なる値と、および／またはＶ１２とＶ４２
４４の組合わせを使用することができることは理解され
るであろう。また、この発明の原理は、デバイス１０を
プログラムするのに必要な時間を短縮するのに二者択一
的に或いは付加的に使用することができることに注意す
る。これは図２の第４行目に示されており、そこではゲ
ート１２に印加される従来のプログラミング電圧（１５
Ｖ）に読出し用ソース４２と読出し用ドレイン４４に印
加される電圧（５Ｖ）が追加される。結果として生じる
フローティングゲート２０上の電圧１２Ｖにより、フロ
ーティングゲートを従来の１０．５Ｖ（図２、第１行
目）よりももっと速く充電する。この方法では、プログ
ラミング時間は係数約５（すなわち、たった１／５のプ
ログラミング時間を必要とするだけ）、または係数１０
（すなわち、たった１／１０のプログラミング時間を必
要とするだけ）で減少され得る。また、種々の組合わせ
の減少されたプログラミング電圧と減少されたプログラ
ミング時間とを使用することができる。例えば、図２の
第５行目はフローティングゲート２０上に１１．３Ｖの
初期電圧を生じさせるために、読出し用ソース４２と読
出し用ドレイン４４に印加される５Ｖと共に、ゲート１
２に印加電圧１４Ｖを使用することを示す。従来のプロ
グラミング（図２、第１行目）に比べて、これはかなり
速いプログラミングを兼ね備えて（Ｖ２０は初期に実質
的にもっと高いからである）、プログラミング電圧が１
Ｖ減少する。

【００１９】前記したことは、単にこの発明の原理の説
明だけであり、この発明の範囲および精神にそれること
なく、当業者らにより種々の変更が為され得ることは理
解されるであろう。例えば、容量結合の種々の他の係数
は、Ｖ１２，Ｖ４２４４およびＶ２０の種々の他の組合
わせを可能にするであろう。

【図面の簡単な説明】

【図１】本発明の方法に従ってプログラミングされ得る
フローティングゲート型メモリデバイスの簡略化図であ
る。

【図２】従来のプログラミング（最初の行）中と、本発
明に従ったプログラミング（次の行）中の、図１に示す
フローティングゲート型メモリにおける種々の可能な電
圧を示す図である。

【図３】従来の容量分割を示す簡略図である。

【符号の説明】

１０ デバイス １２ ゲート １４ ゲートリード線 ２０ フローティングゲート ３０ 書込み用（プログラミング用）チャネル ３２ プログラミング用ソース ３４ プログラミング用ドレイン ４０ 読出し用チャネル ４２ 読出し用ソース ４４ 読出し用ドレイン

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ゲート端子、プログラミング用ソース端
   子とプログラミング用ドレイン端子間に接続されたプロ
   グラミング用チャネル、読出し用ソース端子と読出し用
   ドレイン端子間に接続された読出し用チャネル、および
   前記ゲート端子と前記読出し用チャネルとに容量結合さ
   れたフローティングゲートを有するフローティングゲー
   ト型メモリデバイスのプログラミング方法において、 前記ゲート端子に第１のプログラミング電圧を印加する
   ステップと、 前記プログラミング用ソース端子に第２のプログラミン
   グ電圧を印加するステップと、 前記プログラミング用ドレイン端子に第３のプログラミ
   ング電圧を印加するステップと、 前記読出し用ソース端子に第４のプログラミング電圧を
   印加するステップと、および前記読出し用ドレイン端子
   に第５のプログラミング電圧を印加するステップと、か
   ら構成される少なくとも部分的に同時のステップからな
   る前記方法であって、前記第１、第３、第４、および第
   ５のプログラミング電圧は前記第２のプログラミング電
   圧に関して予め決められた極性を有するフローティング
   ゲート型メモリデバイスのプログラミング方法。
2. 【請求項２】 前記第２のプログラミング電圧は接地電
   位であり、前記第１、第３、第４、および第５のプログ
   ラミング電圧の全ては正電位である請求項１記載の方
   法。
3. 【請求項３】 前記第４および第５のプログラミング電
   圧は実質的に同じである請求項１記載の方法。
4. 【請求項４】 前記第１のプログラミング電圧は前記第
   ３のプログラミング電圧より大きく、かつ、前記第３の
   プログラミング電圧は前記第４および第５のプログラミ
   ング電圧よりも大きい請求項２記載の方法。
5. 【請求項５】 前記第４および第５のプログラミング電
   圧は実質的に等しい請求項４記載の方法。
6. 【請求項６】 前記デバイスはＭＯＳ型ＥＰＲＯＭデバ
   イスであり、前記第１、第３、第４、および第５のプロ
   グラミング電圧は正電位であり、かつ、前記第２のプロ
   グラミング電圧は接地電位である請求項１記載の方法。
7. 【請求項７】 前記第１のプログラミング電圧は前記第
   ３のプログラミング電圧よりも大きく、かつ、前記第４
   および第５のプログラミング電圧は実質的に等しい請求
   項６記載の方法。
8. 【請求項８】 前記第４および第５のプログラミング電
   圧は前記第３のプログラミング電圧よりも低い請求項７
   記載の方法。
9. 【請求項９】 前記第１のプログラミング電圧は約１５
   Ｖであり、前記第２のプログラミング電圧は約８Ｖであ
   り、かつ、前記第４および第５のプログラミング電圧は
   約５Ｖである請求項８記載の方法。
10. 【請求項１０】 前記第１のプログラミング電圧は実質
    的に１５Ｖより低く、前記第３のプログラミング電圧は
    約８Ｖであり、かつ、前記第４および第５のプログラミ
    ング電圧は約５Ｖである請求項８記載の方法。
11. 【請求項１１】 前記第１のプログラミング電圧は１５
    Ｖよりも少なくとも１Ｖ低い請求項１０記載の方法。
12. 【請求項１２】 前記印加するステップの実行結果とし
    ての前記フローティングゲートの初期電圧は、前記プロ
    グラミング用ソース端子に印加されるのと同じ電圧の、
    読出し用ソース端子と読出し用ドレイン端子に印加され
    る電圧を用いる従来の方法で前記デバイスがプログラム
    される場合の、前記フローティングゲートの初期電圧に
    およそ等しい請求項１記載の方法。
13. 【請求項１３】 前記印加するステップの実行結果とし
    ての前記フローティングゲートの初期電圧は、前記デバ
    イスが前記プログラミング用ソース端子に印加されるよ
    うな、読出し用ソース端子と読出し用ドレイン端子に印
    加される同じ電圧を用いる従来の方法でプログラミング
    される場合の、前記フローティングゲートの初期電圧よ
    りも大きい請求項１記載の方法。
14. 【請求項１４】 ゲート端子、プログラミング用ソース
    端子とプログラミング用ドレイン端子間に接続されたプ
    ログラミング用チャネル、読出し用ソース端子と読出し
    用ドレイン端子間に接続された読出し用チャネル、およ
    び前記ゲート端子と前記読出し用チャネルとに容量結合
    されたフローティングゲートを有するＭＯＳ型ＥＰＲＯ
    Ｍのプログラミング方法において、 前記プログラミング用ソース端子に接地電位を印加する
    ステップと、 前記ゲート端子に第１の正電圧を印加するステップと、 前記プログラミング用ドレイン端子に第２の正電圧を印
    加するステップと、かつ、 前記読出し用ソース端子および前記読出し用ドレイン端
    子に第３の正電圧を印加するステップと、から構成され
    る少なくとも部分的に同時のステップからなるＭＯＳ型
    ＥＰＲＯＭのプログラミング方法。
15. 【請求項１５】 前記第２の正電圧は前記第１の正電圧
    よりも小さいが前記第３の正電圧よりも大きい請求項１
    ４記載の方法。