KR960016497B1

KR960016497B1 - 비휘발성메모리 장치의 고전압 방전 회로

Info

Publication number: KR960016497B1
Application number: KR1019920000056A
Authority: KR
Inventors: 고용남; 이웅무
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1992-01-06
Filing date: 1992-01-06
Publication date: 1996-12-12
Also published as: KR930017034A

Abstract

요약 없음

Description

비휘발성메모리 장치의 고전압 방전 회로

제1도는 일반적인 고전압발생 및 방전수단의 블록도이고,

제2도는 종래의 고전압발생 및 방전수단을 블록별로 나타낸 회로도이고,

제3도는 정보기록 동작모드에 있어서 시간에 따라 신호파형의 흐름을 나타낸 타이밍도이고,

제4A도는 내지 제4C도는 본 발명에 의한 고전압 방전수단의 실시예들을 구체적인 회로로 나타내며,

제5도는 방전소자의 부저항계수를 갖는 스냅백 영역을 나타내는 I-V 특성곡선을 나타내고,

제6도는 게이트 인듀스드항복 특성을 I-V 특성곡선상에 나타내었다.

본 발명은 부유(floating)게이트와 제어게이트를 구비하여 이루어진 비휘발성 반도체 기억장치에 관한 것으로, 특히 데이타를 기억 장치에 개서하는 과정에서 필요한 고전압의 방전시 방전소자가 파괴되는 것을 방지하는 진일보된 고전압 방전회로에 관한 것이다.

비휘발성 메모리인 EEPROM(eresable programmble Read-Only Memory), Electrical EEPROM(이하 EEPROM) 및 Flash 소자는 데이타를 기록하는 동작모드(mode)에서 고전압의 사용이 필수적인 요건이다. 그 가운데, 현재 널리 사용되고 있는 EEPROM의 구조를 살펴보면 반도체 기판위에 게이트전압이 인가되는 제어게이트와 전하가 저장되는 부유게이트가 형성되고 상기 부유게이트와 반도체기판사이에 얇은 산화막(약 100Å)으로 이루어져 있다. 상기 EEPROM은 상기 제어게이트에 전압을 가함에 따라 반도체 기판과 상기 부유게이트 사이에 터널효과(tunnel effect)가 발생하여 상기의 얇은 산화막을 통하여 전하가 이동하는 현상을 이용한다. 여기서 드레인-소스기판을 접지하고 게이트에 고전압(약 20V 정도)을 이용하면, 상기 부유게이트는 전자를 받아들이고 드레인-소스간에는 채널이 형성되지 않아 전류가 흐르지 않게 정보소거 상태가 되며, 반대로 정보기록 동작상태의 경우는 게이트를 접지하고 드레인에 고전압(약 20V정도)을 인가하면, 상기 부유게이트에 양의 전하가 대전되어 드레인-소스간에 n형 채널이 형성되고 전류가 흐르게 되는 것이다.

한편 정보기록 모드(mode)에서는 전하의 충·방전동작이 고전압으로 이루어져 고전압에 의해 MOS 소자가 파괴될 가능성을 피할 수 없으며, 나아가 반도체 메모리 장치의 신뢰성에도 크게 영향을 미친다.

특히, 고전압이 방전될 경우 방전소자가 부(-)의 저항계수를 가지는 스낵백(snap-back)영역에서 동작하게 되면 순간적으로 많은 전하가 상기 방전소자를 통하여 반전되어 과도한 전류가 흐르게 되므로 방전소자의 게이트 산화막이 파괴된다.

첨부한 제1도는 상기한 일반적인 고전압발생 및 방전수단의 블록도를 나타내며, 고전압 발생수단(100)과 방전수단(200) 및 기생 캐패시터(Cp)를 회로적으로 모델링한 것이다.

즉, 고전압 발생수단(100)에서 발생된 고전압은 정보기록 동작시 공동배선(11)을 통해 비트라인(이하 B/L), 워드라인(이하 W/L) 및 선택라인(이하 S/L)에 전달되어 필요한 정보를 기록하게 되는데, 상기 공통배선(11)에는 용량이 매우큰 기생캐패시터(Cp)의 제1전극과 방전수단(M21)의 일단자가 각각 병렬로 연결된다.

제2도는 상기한 제1도의 블록도를 구체적인 종래의 회로도로 나타낸 것이다.

고전압 발생수단(100)은 게이트단자와 드레인단자가 접속되어 있는 복수개의 MOS 소자(M11,M12...)를 구비하고, 상기한 접속단자는 인접된 MOS 소자의 소스단자에 각각 직렬로 연결되어 각 MOS 소자의 게이트 단자에는 펄스신호(ø 또는 ø)가 교대로 인가되어 전압을 순차적으로 펌핑(pumping)하여 고전압이 발생하도록 구성되며, 상기한 고전압은 공통배선(11)을 통해 B/L, W/L, 또는 S/L에 전달된다.

또, 방전수단(200)은 게이트단자를 통해 방전신호(DS)가 인가되고 드레인단자는 공통배선(11)에 연결된 MOS 소자(M21)로 구성되며 상기한 MOS 소자(M21)의 소오스 단자는 접지된다.

제3도는 정보 기록 동작 모드의 시간에 따른 신호파형의 흐름을 나타낸 타이밍도(timing diagram)이며, 상기의 타이밍도를 이용하여 종래회로도(제2도)에서의 정보기록동작을 살펴보자.

타이밍도에서 보듯이(write)신호가 L(low)레벨로 됨과 동시에 고전압 발생수단(100)의 각 MOS 소자의 게이트에 펄스신호 ø, 또는가 교대로 인가되면 전원전압소자(M1)로부터 펌핑소자(M11,M12,...)를 거쳐 고전압(Vpp)이 발생되어 정보기록에 필요한 전압레벨(15~20V)에 도달하게 된다. 이와 같이 고전압 레벨을 공통배선(11)을 통해 W/L에 인가하면 비휘발성 메모리 소자에 정보가 기록된다.

상기한 정보의 기록 동작이 끝난후 신호가 "H(high)"레벨로 되고 방전소자(M21)의 게이트단자에 방전신호인 DS(discharge signal)에 의해 숏펄스(short pulse(10nS-1㎲)가 인가되면, 그 순간 기생 캐패시터(Cp)에 축적된 고전압이 방전소자(M21)를 통해 방전된다.

이때, 상기 방전소자(M21)의 실리콘기판내의 드레인 영역에 순간적인 고전압이 인가되어 강한 전계가 발생되면 방전소자(M21)가 제5도에 나타낸 I-V 특성에서와 같이 부(-)의 저항계수를 갖는 스냅-백영역에서 동작되어 실리콘기판내로 큰 전류가 흐르게 된다. 또 상기 드레인측고전계에 의해 가속된 전자는 충분한 에너지를 받아 핫 일렉트론(hot-electron)으로 여기되어 방전소자의 채널영역을 통과하는 동안 게이트 산화막에 트랩(trap)된다. 이와같이 게이트산화막에 트랩된 핫일렉트론은 온도, 바이어스(bias)등과 같은 주위변수에 따라 활성화되어 게이트산화막에서의 에너지 밴드(energy-band)를 휘게하고, 이로인해 상기 게이트 산화막의 파괴를 초래한다.

따라서, 본 발명은 정보의 기록동작 수행모드에서 정보의 기록이 끝난후, 고전압을 방전시키는 동안에 방전소자가 부의 저항계수영역에서 동작되는 것을 방지하는 비휘발성 메모리장치의 고전압 방전수단을 제공하는데 그 목적이 있다.

상기한 목적을 이루기 위한 본 발명의 바람직한 구성은 고전압 발생수단의 기생용량이 큰 공통배선에 드레인이 연결되고, 소오스가 접지되고 게이트에 방전신호가 공급되는 고전압 방전용 MOS 소자를 구비한 반도체 장치의 고전압 방전회로에 있어서, 상기 배선과 상기 고전압 방전용 MOS 소자 사이에 상기 MOS 소자를 보호하기 위한 전압강하수단을 개재한 것을 특징으로 한다.

상기한 구성에서 본 발명의 고전압 방전수단에 의하면, 고전압이 방전소자의 드레인단자에 이르기전에 전압강하수단을 거치게 되면서 일정수둔의 전압레벨이 공급되므로 방전소자가 스냅백영역에서 동작하는 것을 방지하게 된다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제4도는 본 발명에 의한 고전압방전수단의 바람직한 실시예들을 나타내고 있다.

제4A도는 본 발명에 의한 고전압방전수단의 일실시예로, 고전압 발생수단(100)에서 인출된 공통배선(11)의 접속점(12)과 방전소자(M23)에 드레인단자 사이에 직렬연결되고 게이트 단자는 공급전원(Vcc ; 13)에 연결시킨 증가형 MOS 부하소자(M22)를 구비하며 기생캐패시터(Cp)의 일단자는 상기 공통배선(11)에 병렬 접속하고 상기 방전소자(M22)의 소오스 단자 및 기생 캐패시터(Cp)의 일단자는 각각 접지되어 있다.

상기한 구성의 본 발명에 의하면 정보기록동작(신호의 "L"레벨)후 비동작상태(신호의 "H"레벨)로 전환되는 동안에 기생 캐패시터(Cp)로부터 많은 양의 전하를 방전하게 되는데, 이때, 게이트가 공급전원(13)에 연결된 상기한 부하소자(M22)의 드레인에 기생캐패시터로부터 방전되는 고전압이 인가되며, 첨부한 제6도에서와 같은 게이트-인듀스드항복(gate-induced breakdown)이 부하소자(M22)에서 일어나지 않는한 Vcc-Vth(M22소자의 스레쉬 홀드전압)만큼의 전압이 상기 방전소자(M23)의 드레인 단자에 공급된다. 이때, 상기 방전소자(M23)의 게이트에 방전신호(DS)가 인가되면 과전압이 없는 정상적인 상태에서 상기 고전압을 방전하게 된다.

또, 제4B도는 본 발명에 의한 고전압 방전수단의 다른 실시예를 보이고 있으며, 여기서는 전술한 본 발명의 증가형 MOS 부하소자(M22)대신에 공핍형 MOS 부하소자(M24)를 이용하고 있다.

상기한 구성에 의하면 방전소자(M25)의 드레인 단자에 Vcc⁺Vth(M24) 만큼의 전압이 공급되며, 실제로는 증가형 MOS 부하소자(M22)에 비해 2~3V정도 더높은 전압이 방전소자(M25)의 드레인에 공급된다. 이때, 게이트 단자에 방전신호(DS)를 인가하면 상기 방전소자(M25)가 스냅백영역에 들지않고 고전압을 방전할 수 있다.

또한 제4C도는 본 발명에 의한 고전압 방전수단의 또 다른 실시예를 보여 주고 있는데, 전술한 실시예들과는 또 다른 부하소자로부터 네이티브(native)형 MOS 부하소자(M26)를 사용하여 방전동작시 방전소자(M27)의 드레인 단자에 Vcc-Vth(M26)만큼의 전압을 공급하는데 실제로는 상기 부하소자(M26)의 스레쉬홀드전압은 거의 "0"에 가까우므로 소자(M27)의 드레인에 인가되는 전압 레벨을 전원전압(Vcc)과 거의 같다.

따라서 상술한 본 발명의 고전압 방전수단을 비휘발성 메모리장치에 적용하면 정보의 기록동작 모드에서 고전압 방전시 전압강하수단(M22,M24,M26)에 의해 방전소자가 스냅백영역에서 동작하는 것을 방지여 방전 소자의 게이트 산화막이 파괴되는 것을 방지할 수 있으며, 나아가 반도체장치의 신뢰성을 크게 향상시킬 수 있음은 물론이다.

본 발명은 상기 실시예에 한하지 않으며 본 발명의 기술적 사상내에서 또 다른 변형이 동분야에 통상의 지식의 가진자에 의해 실시가능함은 명백하다.

Claims

전원전압보다 높은 고전압이 인가되어 기생용량이 큰 배선과 고전압 방전용 MOS 트랜지스터 사이에 전압강하 수단을 개재하는 반도체 장치의 고전압 방전회로에 있어서, 상기 전압강하 수단은, 그 게이트에는 전원전압이 공급되고, 그 드레인에는 상기 배선에 연결되고, 그 소오스에는 상기 고전압 방전용 MOS 트랜지스터의 드레인이 연결되는 MOS 트랜지스터인 것을 특징으로 하는 고전압 방전회로.
제1항에 있어서, 상기 전압강하 수단은 증가형 MOS 트랜지스터인 것을 특징으로 하는 고전압 방전회로.
제1항에 있어서, 상기 전압강하 수단은 공핍형 MOS 트랜지스터인 것을 특징으로 하는 고전압 방전회로.
제1항에 있어서, 상기 전압강하 수단은 네이티브형 MOS 트랜지스터인 것을 특징으로 하는 고전압 방전회로.
제1항에 있어서, 상기 배선은 비 휘발성 메모리장치의 비트라인 또는 워드라인인 것을 특징으로 하는 고전압 방전회로.