JPH05299615A

JPH05299615A - 半導体記憶装置

Info

Publication number: JPH05299615A
Application number: JP10267692A
Authority: JP
Inventors: Taiji Ema; 泰示江間
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-04-22
Filing date: 1992-04-22
Publication date: 1993-11-12
Anticipated expiration: 2017-11-20
Also published as: US5274599A; JP3348248B2

Abstract

(57)【要約】【目的】情報の書込みおよび消去方法に特徴を有する
Ｆｌａｓｈ−ＥＥＰＲＰＭ等の半導体記憶装置に関し、
フローティングゲートに蓄積された電荷を制御して放出
し、電荷を放出した後のしきい値電圧を均一にする。【構成】ワード線に低電圧を印加し、このワード線に
接続されている全てまたは特定のビット線または接地線
に高電圧を印加して、記憶セルのフローティングゲート
に蓄積されていた電荷の一部を放出するステップと、そ
の記憶セルが導通状態であるか非導通状態であるかを判
定するステップと、非導通状態であった記憶セルには前
記のようにワード線に低電圧を印加し、ビット線または
接地線に高電圧を印加して、フローティングゲートに残
存している電荷の一部を放出するステップとを交互に繰
り返すことによって、フローティングゲートに蓄積され
ていた電荷を放出した後のしきい値電圧を実質的に均一
化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報の書込みおよび消
去方法に特徴を有するＦｌａｓｈ−ＥＥＰＲＯＭ等の半
導体記憶装置に関する。

【０００２】

【従来の技術】本発明の説明に先立って、従来のＦｌａ
ｓｈ−ＥＥＰＲＯＭの構造とその情報の書込みおよび消
去方法を説明する。

【０００３】図１１（Ａ）〜（Ｃ）は、従来技術による
Ｆｌａｓｈ−ＥＥＰＲＯＭの構成説明図である。この図
１１（Ａ）はその平面図、図１１（Ｂ）はワード線（Ｗ
Ｌ）に垂直な断面図、図１１（Ｃ）はワード線（ＷＬ）
に平行な断面図である。この図において、３１はｐ型半
導体層、３２はフィールド酸化膜、３３はゲート絶縁
膜、３４はフローティングゲート、３５はコントロール
ゲート絶縁膜、３６（３６₁，３６₂）はコントロール
ゲート（ワード線）、３７は拡散領域、３８は拡散層か
らなる接地線、３９は層間絶縁膜、４０（４０₁，４０
₂）はビット線、４１はコンタクトホールである。

【０００４】この従来のＦｌａｓｈ−ＥＥＰＲＯＭにお
いては、例えば、ｐ型半導体基板３１の上に素子形成領
域を画定するフィールド酸化膜３２を形成し、この素子
形成領域にゲート絶縁膜３３を形成し、さらにその上に
多結晶シリコン膜を形成してパターニングすることによ
りフローティングゲート（ＦＧ）３４を形成し、その上
にコントロールゲート絶縁膜３５を形成し、その上に多
結晶シリコン膜を形成してパターニングすることにより
ワード線（ＷＬ₁，ＷＬ₂）となるコントロールゲート
（ＣＧ）３６（３６₁，３６₂）を形成し、このコント
ロールゲート３６（３６₁，３６₂）とフローティング
ゲート３４をマスクにしてリン（Ｐ）をイオン注入して
拡散領域３７を形成し、この拡散領域３７の一方に接地
線３８（Ｖｓｓ）を形成し、その上にＰＳＧ等の表面が
平坦な層間絶縁膜３９を形成し、その上に拡散領域３７
の他方に、コンタクトホール４１によって接続されるビ
ット線４０（４０₁，４０₂）（ＢＬ₁，ＢＬ₂）を形
成する。

【０００５】図１２は、従来技術によるＦｌａｓｈ−Ｅ
ＥＰＲＯＭの等価回路図である。この図における符号
は、Ｑ₁₁，Ｑ₁₂，Ｑ₂₁，Ｑ₂₂が記憶セルである他は図１
２において説明したものである。

【０００６】ここで、図１１，図１２に示された従来技
術によるＦｌａｓｈ−ＥＥＰＲＯＭの情報の書き込み方
法、書き込まれた情報の読み取り方法、および書き込ま
れた情報の消去方法を簡単に説明する。

【０００７】〔情報の書き込み方法〕ビット線４０
₁（ＢＬ₁）に６Ｖ、ワード線（ＷＬ₁）となるコント
ロールゲート（ＣＧ）３６₁に１２Ｖ、接地線３８（Ｖ
ｓｓ₁）に０Ｖを印加し、その他のビット線４０₂（Ｂ
Ｌ₂）はフローティングにし、他のワード線（ＷＬ₂）
となるコントロールゲート（ＣＧ）３６₂に０Ｖを印加
する。

【０００８】この電界によってｐ型半導体基板３１表面
にチャネルが形成され、拡散領域３７であるソース領域
からドレイン領域に向かって電子が高エネルギー（ホッ
ト）で流れ込み、その一部がゲート絶縁膜３３を通過し
てＱ₁₁のフローティングゲート（ＦＧ）３４に注入さ
れ、ここに蓄積されて、基本的にはＭＯＳＦＥＴである
記憶セルＱ₁₁のしきい値Ｖ_thを高くすることによって情
報を書き込む。

【０００９】この場合、記憶セルＱ₁₁以外の記憶セルＱ
₁₂，Ｑ₂₁，Ｑ₂₂には、そのフローティングゲート（Ｆ
Ｇ）３４に電子が注入されないからしきい値Ｖ_thは低い
ままに止まる。このように、Ｑ₁₁，Ｑ₁₂，Ｑ₂₁，Ｑ₂₂の
しきい値Ｖ_thを選択的に変化することによって情報を書
き込む。

【００１０】〔書き込まれた情報の読み出し方法〕基本
的にはＭＯＳＦＥＴである全ての記憶セルに動作電圧を
印加したとき、Ｑ ₁₂，Ｑ₂₁，Ｑ₂₂のフローティングゲー
ト（ＦＧ）３４には電子が蓄積されていないためしきい
値電圧Ｖ_thが低く、拡散領域３７であるソース領域とド
レイン領域の間には電流が流れるが、Ｑ₁₁のフローティ
ングゲート（ＦＧ）３４には電子が蓄積されてしきい値
電圧Ｖ_thが高くなっているためこの電流が流れない。し
たがって、この電流の有無を検出することによって、書
き込まれていた情報を読み出すことができる。

【００１１】〔書き込まれた情報の消去方法〕接地線３
８（Ｖｓｓ₁，Ｖｓｓ₂）に１２Ｖ、ワード線（Ｗ
Ｌ₁，ＷＬ₂）となるコントロールゲート（ＣＧ）３６
₁，３６₂に０Ｖ、ビット線４０₁（ＢＬ ₁）をフロー
ティングにすると、フローティングゲート（ＦＧ）３４
と拡散領域３７であるソース領域の間に高電圧が印加さ
れて、フローティンゲート（ＦＧ）３４中に蓄積されて
いた電子が接地線３８（Ｖｓｓ₁，Ｖｓｓ₂）にＦＮ
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流として流出し
て、書き込まれていた情報が消去される。

【００１２】この従来技術においては、記憶セルの面積
を低減するため、接地線３８（Ｖｓｓ₁，Ｖｓｓ₂）が
各記憶セルで共有され、ワード線（ＷＬ₁，ＷＬ₂）３
６₁，３６₂方向に延在して形成されている。

【００１３】

【発明が解決しようとする課題】上記の従来技術による
Ｆｌａｓｈ−ＥＥＰＲＯＭにおいては、ワード線（ＷＬ
₁，ＷＬ₂）と接地線（Ｖｓｓ₁，Ｖｓｓ₂）に共通接
続されている記憶セルが存在するため、これらの蓄積情
報が同時に消去され、１個の記憶セルだけを消去するこ
とができないという問題がある。ビット線（ＢＬ₁，Ｂ
Ｌ₂）に選択的に高電圧を印加すると、各記憶セルの蓄
積情報を各々の記憶セル毎に消去することはできる。

【００１４】しかし、ビット線（ＢＬ₁，ＢＬ₂）に接
続される拡散領域３７であるドレイン領域は、情報書込
みを容易にするため、ホットエレクトロンを発生しやす
い構造、すなわち、ドレイン領域とチャネル領域または
ｐ型半導体基板との電界が急峻となるように設計されて
いるため、ドレイン領域とｐ型半導体基板の間の耐圧が
低く、情報を消去するのに充分な高電圧には耐えられな
い。このような理由により、情報消去は（ＷＬ₁，ＷＬ
₂）１本以上、あるいは、２本以上に接続されている複
数の記憶セルに対して、一括して行わなければならな
い。

【００１５】このような従来技術によるＦｌａｓｈ−Ｅ
ＥＰＲＯＭの情報消去には特に注意が必要である。すな
わち、情報消去のために高電圧を印加する時間を長く設
定すると、蓄積されていた電子が放出された後も高電圧
が印加されることになり、フローティンゲート（ＦＧ）
が正に帯電してしまうことになる。

【００１６】このようにフローティンゲート（ＦＧ）が
正に帯電されると、記憶セルのしきい値電圧が負にな
り、以下に説明する読み出しに際して不具合を生じる。
情報の読み出しは、例えば、ワード線（ＷＬ₁）を５
Ｖ、ワード線（ＷＬ₂）を０Ｖ、ビット線（ＢＬ₁）を
１Ｖ、ビット線（ＢＬ₂）を０Ｖ、接地線（Ｖｓｓ）を
０Ｖにして行う。このとき、記憶セル（Ｑ₁₁）のしきい
値電圧が５Ｖ以上であれば、記憶セル（Ｑ₁₁）を通して
電流は流れず、しきい値電圧が１Ｖ程度の記憶セルには
電流が流れる。

【００１７】このように、情報の読みだしはビット線に
電流が流れるか流れないかを検出して行うが、例えば、
記憶セルＱ₁₂のしきい値電圧が負の場合は、記憶セルＱ
₁₁のしきい値電圧に関係なく、ビット線ＢＬ₁から接地
線Ｖ_SSへ、記憶セルＱ₁₂を介して電流が流れるため、記
憶セルＱ₁₁の情報を正しく読み出すことができない。こ
のような不都合をオーバーイレーズ（ｏｖｅｒｅｒａ
ｓｅ過消去）というが、記憶セルのしきい値電圧が正
であれば、こうした不都合は生じない。

【００１８】従来から、このようなオーバーイレーズを
防止するための様々な工夫が提案されている。例えば、
複数の記憶セルに同時に高電圧を短時間印加して消去動
作を行った後に、各記憶セルのしきい値電圧を測定し、
しきい値電圧が設計値より高い場合はさらに記憶セルに
高電圧を短時間印加した後に、各記憶セルのしきい値電
圧を測定し、しきい値電圧が設計値より高い場合はさら
に記憶セルに高電圧を短時間印加するというように、消
去電圧の印加としきい値電圧の測定を小刻みに繰り返す
方法がある。

【００１９】この方法はきわめて有効であるが、複数の
記憶セルを一括して消去する従来技術では、その製造工
程の不均一であることに起因して各記憶セルの消去特性
がばらついている場合には、対策として不十分であっ
た。したがって、各記憶セルの消去特性のばらつきを少
なくするために製造工程をきわめて厳格に制御する必要
があるという問題があった。

【００２０】この消去特性のばらつきは、低電源電圧動
作を行う場合には特に重要である。例えば、しきい値電
圧のばらつきが２Ｖあったとすると、フローティンゲー
ト（ＦＧ）に電子が蓄積されていない状態の閾値が１Ｖ
程度は必要であるから、最大で３Ｖの閾値をもつセルが
存在してしまい、電源電圧が３Ｖでは情報の読み出しが
できないことになる。

【００２１】また、しきい値電圧を測定したとき、１個
でもしきい値電圧が高い記憶セルがあると、再度高電圧
を印加することになるが、これはＮＯＲ回路またはＮＡ
ＮＤ回路を用いて論理判定する必要があり、記憶セルの
数が多いとこの段数が飛躍的に多くなる。

【００２２】本発明は、フローティンゲート（ＦＧ）に
蓄積されている電子を小刻みに制御して放出することに
よって、蓄積された情報を消去する場合は過消去を防
ぎ、電子の放出によって情報を記憶する場合は、情報が
書き込まれた記憶セルのしきい値電圧を均一にして正確
な読み出しを実現できる半導体記憶装置を提供すること
を目的とする。

【００２３】

【課題を解決するための手段】本発明にかかるフローテ
ィングゲートに電荷を蓄積した状態によって情報を記憶
する半導体記憶装置においては、半導体基板と、該基板
の上に互いに離間して形成された第１の拡散領域と第２
の拡散領域と、該第１の拡散領域と第２の拡散領域に挟
まれたチャネル領域と、該チャネル領域の上に形成され
た第１の絶縁膜と、該第１の絶縁膜の上に形成されたフ
ローティングゲートと、該フローティングゲートの上に
形成された第２の絶縁膜と、該第２の絶縁膜の上に形成
されたコントロールゲートからなる記憶セルが、第１の
方向と、該第１の方向と交叉する第２の方向にマトリク
ス状に配置され、該コントロールゲートに接続されて第
１の方向に延在するワード線と、該第１の拡散領域に接
続されて該第２の方向に延在するビット線と、該第２の
拡散領域に接続されて該第２の方向に延在する接地線と
によって構成し、ワード線のうちの１本に低電圧または
零電位以下の電圧を印加し、該ワード線に接続されてい
る全てのビット線または接地線に高電圧を印加して、該
フローティングゲートに蓄積されていた電荷の一部を放
出する第１のステップと、該選択したワード線に低電圧
を印加し、ビット線と接地線間には低電圧を印加して記
憶セルの動作条件を与え、各記憶セルが導通状態である
か、非導通状態であるかを判定する第２のステップと、
再び、該選択したワード線に低電圧または零電位以下の
電圧を印加し、先の第２のステップにおいて非導通であ
った該記憶セルのビット線または接地線に高電圧を印加
して、該フローティングゲートに残存する電荷の一部を
放出する第３のステップを、該選択したワード線に接続
されている全ての記憶セルが導通するまで繰り返し、さ
らに、前記の一連のステップを他の全てのワード線に対
して行うことによって、全ての記憶セルののしきい値電
圧が実質的に均等になるように消去するようにした。

【００２４】また、本発明にかかるフローティングゲー
トから電荷を放出した状態によって情報を記憶する半導
体記憶装置においては、半導体基板と、該基板の上に互
いに離間して形成された第１の拡散領域と第２の拡散領
域と、該第１の拡散領域と第２の拡散領域に挟まれたチ
ャネル領域と、該チャネル領域の上に形成された第１の
絶縁膜と、該第１の絶縁膜の上に形成されたフローティ
ングゲートと、該フローティングゲートの上に形成され
た第２の絶縁膜と、該第２の絶縁膜の上に形成されたコ
ントロールゲートからなる記憶セルが、第１の方向と、
該第１の方向と交叉する第２の方向にマトリクス状に配
置され、該コントロールゲートに接続されて第１の方向
に延在するワード線と、該第１の拡散領域に接続されて
該第２の方向に延在するビット線と、該第２の拡散領域
に接続されて該第２の方向に延在する接地線によって構
成し、全記憶セルの該フローティングゲートに電荷を注
入するステップと、ワード線のうちの選択した１本に低
電圧または零電位以下の電圧を印加し、該ワード線に接
続されている選択したビット線または接地線に高電圧を
印加して、選択した記憶セルのフローティングゲートに
蓄積されていた電荷の一部を放出する第１のステップ
と、該選択したワード線に低電圧を印加し、ビット線と
接地線間には低電圧を印加して記憶セルの動作条件を与
え、各記憶セルが導通状態であるか、非導通状態である
かを判定する第２のステップと、再び、該選択したワー
ド線に低電圧または零電位以下の電圧を印加し、先の第
１のステップにおいて非導通であった選択した該記憶セ
ルのビット線または接地線に高電圧を印加して、該記憶
セルのフローティングゲートに残存する電荷の一部を放
出する第３のステップを、該選択したワード線に接続さ
れている全ての選択した記憶セルが導通するまで繰り返
し、さらに、前記の一連のステップを他のワード線に接
続されている全ての選択した記憶セルに対して行うこと
によって、選択した全ての記憶セルの書込み後のしきい
値電圧が実質的に均等になるように情報を書き込むよう
にした。

【００２５】この場合、上記のビット線をセンスアンプ
回路に接続し、ビット線または接地線を転送トランジス
タを介して高電圧発生回路に接続し、さらに、リセット
トランジスタを介して接地電位に接続し、記憶セルが導
通状態であるか、非導通状態であるかの判定は、ビット
線電流を該センスアンプ回路によって検出増幅して行
い、導通時には、該リセットトランジスタをオンするこ
とによって自動的に前記のステップを実行することがで
きる。

【００２６】

【作用】本発明のように、記憶セル毎に蓄積されている
電子を除去できるように構成し、これらの記憶セルに蓄
積されている電子を一部除去する過程と、その記憶セル
のしきい値を判定する過程を交互に繰り返すことによっ
て、各記憶セルの特性にばらつきがあっても、過消去を
伴うことなく蓄積情報を適性に消去することができる。

【００２７】

【実施例】以下、本発明の実施例を説明する。（第１実施例）図１（Ａ），（Ｂ）は、第１実施例の半
導体記憶装置の構成説明図である。図１（Ａ）は第１実
施例の半導体記憶装置の平面図であり、図１（Ｂ）はそ
の等価回路図である。この図において、１はｐ型半導体
基板、２は活性領域、３はフローティングゲート、４は
コントロールゲート、５₁，５₂はワード線（ＷＬ₁，
ＷＬ₂）、６ ₁，６₂はビット線（ＢＬ₁，ＢＬ₂）、
７は第１のコンタクトホール、８₁，８₂は接地線（Ｖ
ｓｓ₁，Ｖｓｓ₂）、９は第２のコンタクトホールであ
る。

【００２８】この実施例の半導体記憶装置においては、
ｐ型半導体基板１の上に記憶セルを形成するための活性
領域２が例えば「く」の字状に折れ曲がるか、波状に曲
がったジグザグ状に形成され、その上に、ゲート絶縁膜
を介して電荷を蓄積するためのフローティングゲート３
が形成され、その上にコントロールゲート絶縁膜を介し
てコントロールゲート４が形成され、このコントロール
ゲート４は、ゲート幅方向に形成された他のコントロー
ルゲート４と一体化してワード線（ＷＬ₁，ＷＬ₂）５
₁，５₂を構成している。

【００２９】また、各コントロールゲート４の両側の半
導体基板１には、基本的にはＭＯＳＦＥＴである各記憶
セルのソース領域およびドレイン領域となるｎ型拡散領
域が形成されている。

【００３０】そして、上記の記憶セル全体を覆って形成
された第１の層間絶縁膜の上には、ワード線５₁，５₂
と交差し、かつ、素子形成領域２の折れ曲がり部分と交
わる方向に延在するビット線（ＢＬ₁，ＢＬ₂）６₁，
６₂が形成され、第１の層間絶縁膜の第１のコンタクト
ホール７を通して一方のｎ型拡散領域に接続されてお
り、さらに、第１の層間絶縁膜とビット線６₁，６₂の
上には第２の層間絶縁膜が形成され、その上にビット線
６₁，６₂と同方向に接地線（Ｖｓｓ₁，Ｖｓｓ ₂）８
₁，８₂が形成され、この接地線８₁，８₂は、第２の
層間絶縁膜と第１の層間絶縁膜に形成された第２のコン
タクトホール９を通して他方のｎ型拡散領域に接続され
ている。

【００３１】このため、マトリクス状に配置された複数
の記憶セルの接地線８₁，８₂を行方向に一体化し、列
方向に分離すると、これに接続されるｎ型拡散領域の印
加電圧を列毎に異ならせることができる。

【００３２】図１（Ｂ）の等価回路に示されているよう
に、この実施例の半導体記憶装置においては、接地線と
して１層の導電体を追加し、接地線が前記従来の半導体
記憶装置と異なり、各ワード線に対して共通接続される
ことなく、列方向に分離されている。この半導体記憶装
置に情報を書込む手順は、前記従来の半導体記憶装置と
同様であるが、消去については、従来の半導体記憶装置
のように一括でなく、各セル毎に消去時間を変えること
ができる。

【００３３】すなわち、例えば、ワード線（ＷＬ₁）５
₁に０Ｖ、ワード線（ＷＬ₂）５₂に６Ｖ、各ビット線
（ＢＬ₁，ＢＬ₂）６₁，６₂にフローティング電位、
各接地線（Ｖｓｓ₁，Ｖｓｓ₂）８₁，８₂に１２Ｖを
一定時間印加してワード線（ＷＬ₁）５₁に接続されて
いる記憶セルのフローティングゲート３に蓄積されてい
る電子の一部を接地線（Ｖｓｓ₁，Ｖｓｓ₂）８₁，８
₂に引き出す。

【００３４】次いで、ワード線（ＷＬ₁）５₁に接続さ
れている記憶セルのしきい値を測定する。この測定によ
って、接地線（Ｖｓｓ₁）８₁に接続されている記憶セ
ルのしきい値が一定の値以下であれば、もはや高電圧を
印加しないが、しきい値が一定値以上であれば、その記
憶セルに接続されている接地線（Ｖｓｓ₁）８₁に再度
１２Ｖを一定時間印加してそのフローティングゲート３
に蓄積されている電子の一部を接地線（Ｖｓｓ₁，Ｖｓ
ｓ₂）８₁，８₂に引き出す。

【００３５】次いで、ワード線（ＷＬ₁）５₁に接続さ
れている記憶セルのしきい値を測定する。この操作を繰
り返して、記憶セルのフローティングゲート３に蓄積さ
れている電子を小刻みに接地線（Ｖｓｓ₁，Ｖｓｓ₂）
８₁，８₂に引き出すことによって、消去後の各記憶セ
ルのしきい値をきめ細かく設定することができる。

【００３６】図２は、第１実施例の半導体記憶装置の要
部構成説明図である。この図において、ＷＬ₁，・・・
ＷＬ_n，ＷＬ_n+1，・・・，ＷＬ_2nはワード線、Ｗ
Ｌ_Dx，ＷＬ_Dyはダミーワード線、ＢＬ₁，／ＢＬ₁はビ
ット線、Ｖｓｓ₁，／Ｖｓｓ₁は接地線、Ｑ_1/1，Ｑ
_1/n，Ｑ_1/n+1，Ｑ_1/2nは記憶セル、Ｑ_1/Dx，Ｑ_1/Dyは
ダミー記憶セル、Ｓ／Ａはセンスアンプ、Ｖ_highは高電
圧発生回路である。

【００３７】第１実施例の半導体記憶装置においては、
ワード線（ＷＬ₁，・・・ＷＬ_n，ＷＬ_n+1，・・・，
ＷＬ_2n）、ダミーワード線（ＷＬ_Dx、ＷＬ_Dy）とビット
線（ＢＬ₁，／ＢＬ₁）の交差点に記憶セル（Ｑ_1/1，
Ｑ_1/n，Ｑ_1/n+1，Ｑ_1/2n）、ダミー記憶セル
（Ｑ_1/Dx，Ｑ_1/Dy）が接続されて記憶セルアレイが構成
されている。

【００３８】そして、このビット線（ＢＬ₁，／Ｂ
Ｌ₁）の中央にはセンスアンプ（Ｓ／Ａ）が接続され、
また、接地線（Ｖｓｓ₁，／Ｖｓｓ₁）の中央には消去
用の高電圧発生回路（Ｖ_high）が接続され、このセンス
アンプ（Ｓ／Ａ）と高電圧発生回路（Ｖ_high）の間に、
高電圧を接地線（Ｖｓｓ₁）に印加するための制御用信
号線が接続されている。

【００３９】このダミー記憶セル（Ｑ_1/Dx，Ｑ_1/Dy）は
本体の記憶セル（Ｑ_1/1，Ｑ_1/n，Ｑ_1/n+1，Ｑ_1/2n）
と同じ構成を有しており、本体の記憶セル（Ｑ_1/1，Ｑ
_1/n，Ｑ_1/n+1，Ｑ_1/2n）とダミー記憶セル（Ｑ_1/Dx，
Ｑ_1/Dy）の出力差をセンスアンプ（Ｓ／Ａ）によって検
出するように構成されている。

【００４０】図３は、第１実施例で用いるセンスアンプ
の構成説明図である。この図においてＴ₁，Ｔ₂，
Ｔ₃，Ｔ₄がｎチャネルトランジスタ、Ｔ₅，Ｔ ₆，Ｔ
₇，Ｔ₈がｐチャネルトランジスタ、φ₁，φ₂，
φ₃，φ₄がゲート入力端子、ＧＮＤが接地電位、Ｖ_cc
が電源電位であるほかは図２において説明したものと同
様である。

【００４１】このセンスアンプ（Ｓ／Ａ）はトランジス
タ（Ｔ₃，Ｔ₄，Ｔ₅，Ｔ₆）からなるＣＭＯＳフリッ
プフロップ回路によって構成され、その出力（ａ，ｂ）
はビット線（ＢＬ₁，／ＢＬ₁）と、後に図４によって
説明する高電圧発生回路（Ｖ _high）のリセットトランジ
スタ（Ｔ₁₁，Ｔ₁₂）のゲートに接続されている。

【００４２】図４は、第１実施例で用いる高電圧発生回
路の構成説明図である。この図において、Ｔ₉，Ｔ₁₀が
転送トランジスタ、Ｔ₁₁，Ｔ₁₂がリセットトランジス
タ、φ₅，φ₆，φ₇，φ₈がゲート端子であるほかは
既に説明したものである。

【００４３】この図に示されているように、高電圧発生
回路（Ｖ_high）は転送トランジスタ（Ｔ₉，Ｔ₁₀）を介
して接地線（Ｖｓｓ₁，／Ｖｓｓ₁）に接続され、セン
スアンプ（Ｓ／Ａ）の入出力端（ａ），（ｂ）はリセッ
トトランジスタ（Ｔ₁₂，Ｔ₁₁）のゲートφ₈，φ₇に接
続されている。また、転送トランジスタＴ₉，Ｔ₁₀のゲ
ート端子φ₅，φ₆には、高電圧発生回路（Ｖ_high）の
信号線が接続され、転送トランジスタＴ₉，Ｔ₁₀の開閉
を制御している。

【００４４】図２、図３、図４を用いてこの実施例の記
憶装置における蓄積情報の消去方法を説明する。

【００４５】〔消去準備〕トランジスタ（Ｔ₂，Ｔ₇）
のゲート（φ１，φ２）に５Ｖを印加して、トランジス
タ（Ｔ₂）をオンし、トランジスタ（Ｔ₇）をオフする
と、ＧＮＤ電位がトランジスタ（Ｔ₂）と高抵抗のトラ
ンジスタ（Ｔ₃，Ｔ₄）のチャネルを通してセンスアン
プ（Ｓ／Ａ）の出力ａ，ｂに接続されるため（図３）、
このセンスアンプ（Ｓ／Ａ）から高電圧発生回路（Ｖ
_high）（図４）のリセットトランジスタ（Ｔ₁₁，Ｔ₁₂）
のゲート（φ₇，φ₈）に印加される電圧は、時間の経
過とともにほぼ０Ｖになり、リセットトランジスタ
Ｔ₁₁，Ｔ₁₂をともにオフして、接地線（Ｖｓｓ₁）と接
地線（／Ｖｓｓ₁）をＧＮＤ電位から切り離して、接地
線（Ｖｓｓ₁）と接地線（／Ｖｓｓ₁）に高電圧発生回
路（Ｖ_high）の電圧を印加する準備ができる。

【００４６】〔第１回消去〕次いで、トランジスタ（Ｔ
₁，Ｔ₈）のゲート（φ₃，φ₄）に０Ｖを印加してビ
ット線（ＢＬ₁，／ＢＬ₁）をセンスアンプ（Ｓ／Ａ）
から分離してＯＰＥＮする（図３）。

【００４７】次いで、選択したワード線（ＷＬ₁）に０
Ｖ、その他のワード線（・・・ＷＬ _n，ＷＬ_n+1，・・
・，ＷＬ_2n）とダミーワード線（ＷＬ_Dx，ＷＬ_Dy）に６
Ｖを印加する（図２）。

【００４８】また、転送トランジスタ（Ｔ₉）をオン
し、転送トランジスタ（Ｔ₁₀）をオフすることによって
高電圧発生回路（Ｖ_high）の左側を選択して接地線（Ｖ
ｓｓ₁）に１２Ｖを１００μｓｅｃだけ印加して、選択
した記憶セルのフローティングゲートに蓄積されていた
電子の一部を接地線（Ｖｓｓ₁）に吸引して排除する
（図４）。

【００４９】〔しきい値電圧判定〕トランジスタ
（Ｔ₂，Ｔ₇）のゲートφ₁，φ₂に０Ｖを印加して、
ｎチャネルトランジスタ（Ｔ₂）をオフ、ｐチャネルト
ランジスタ（Ｔ₇）をオンする（図３）。

【００５０】この状態では、Ｖｃｃ（５Ｖ）の電位がト
ランジスタ（Ｔ₇）と高抵抗のトランジスタ（Ｔ₅，Ｔ
₆）のチャネルを通してセンスアンプ（Ｓ／Ａ）の出力
ａ，ｂに接続されるため（図３）、時間の経過とともに
高電圧発生回路（Ｖ_high）のリセットトランジスタ（Ｔ
₁₁，Ｔ₁₂）がオンし、接地線（Ｖｓｓ₁，／Ｖｓｓ₁）
は０Ｖになる（図４）。

【００５１】このとき、高電圧発生回路（Ｖ_high）の転
送トランジスタ（Ｔ₉，Ｔ₁₀）をオフしてもよいが、転
送トランジスタ（Ｔ₉，Ｔ₁₀）のオン抵抗より、リセッ
トトランジスタ（Ｔ₁₁，Ｔ₁₂）のオン抵抗が充分低けれ
ば、転送トランジスタ（Ｔ₉，Ｔ₁₀）をオフしなくても
接地線（Ｖｓｓ）はほぼ０Ｖになる。そして、全てのワ
ード線を０Ｖにする（図２）。

【００５２】次いで、トランジスタ（Ｔ₁，Ｔ₈）のゲ
ート（φ₃，φ₄）を５Ｖにして、ビット線（ＢＬ₁，
／ＢＬ₁）をそれぞれＶｃｃの５Ｖに充電する。そし
て、トランジスタ（Ｔ₂）のゲート（φ₁）を０Ｖ、ト
ランジスタ（Ｔ₇）のゲート（φ₂）を５Ｖにして各々
をオフする。このようにして、ビット線（ＢＬ₁，／Ｂ
Ｌ₁）とセンスアンプ（Ｓ／Ａ）は、ＧＮＤおよびＶｃ
ｃから切り離されてフローティング状態になる（図
３）。

【００５３】次いで、ワード線（ＷＬ₁）と、センスア
ンプ（Ｓ／Ａ）の反対側のダミーワード線（ＷＬ_Dn）に
５Ｖを印加する。この際、ワード線（ＷＬ₁）とビット
線（ＢＬ₁）で選択される記憶セル（Ｑ _1/1）のしきい
値電圧が５Ｖより高ければ電流は流れず、５Ｖ以下であ
れば電流が流れてビット線（ＢＬ₁）の電圧が下がる。

【００５４】一方、ダミー記憶セル（Ｑ_1/D2）のしきい
値電圧を１．５Ｖに設定しておけば、／ＢＬ₁の電圧は
常に下がる。結局、記憶セル（Ｑ_1/1）とダミー記憶セ
ル（Ｑ_1/D2）の電流の大小関係によってＢＬと／ＢＬの
電位差が変わる。したがって、記憶セル（Ｑ_1/1）のし
きい値電圧が１．５Ｖ以上であれば、ダミー記憶セル
（Ｑ_1/D2）を流れる電流の方が大きく、ビット線（ＢＬ
₁）の電位はビット線（／ＢＬ₁）の電位より高くな
る。

【００５５】逆に、記憶セル（Ｑ_1/1）のしきい値電圧
が１．５Ｖより低ければ、ビット線（ＢＬ₁）の電位は
ビット線（／ＢＬ₁）の電位より低くなる。ここで、ト
ランジスタ（Ｔ₂）のゲート（φ₁）を５Ｖとすると、
フリップフロップのｎチャネル側がＧＮＤに接続され、
ビット線（ＢＬ₁）とビット線（／ＢＬ₁）の電位差が
拡大する方向で、両方とも０Ｖに近づく（図３）。

【００５６】次いで、トランジスタ（Ｔ₇）のゲート
（φ₂）を０Ｖとすると、ｐ型チャネル側がＶ_CC（５
Ｖ）に接続され、ビット線（ＢＬ₁）とビット線（／Ｂ
Ｌ₁）のうち、電位の高い方は５Ｖに向かって上昇す
る。結果として、記憶セル（Ｑ_1/1）のしきい値電圧が
１．５Ｖより低ければビット線（ＢＬ₁）は０Ｖにな
り、１．５Ｖより大きければビット線（ＢＬ₁）は５Ｖ
になる（図３）。

【００５７】〔追加消去〕トランジスタ（Ｔ₁，Ｔ₈）
のゲート（φ₃，φ₄）を０Ｖにして、センスアンプ
（Ｓ／Ａ）から切離し、ビット線（ＢＬ₁，／ＢＬ₁）
をフローティングにすると同時に、センスアンプ（Ｓ／
Ａ）出力（高電圧発生回路入力）が外部から干渉される
のを防ぐ（図３）。

【００５８】そして、ワード線（ＷＬ₁）を０Ｖに、そ
の他のワード線（・・・ＷＬ_n，ＷＬ_n+1，・・・，Ｗ
Ｌ_2n）を６Ｖにする（図２）。そして、先に〔第１回消
去〕で説明したように、転送トランジスタ（Ｔ₉）をオ
ンし、転送トランジスタ（Ｔ₁₀）をオフすることによっ
て高電圧発生回路（Ｖ _high）の左側を選択して接地線
（Ｖｓｓ₁）に１２Ｖを１００μｓｅｃだけ印加して、
選択した記憶セルのフローティングゲートに蓄積されて
いた電子の一部を接地線（Ｖｓｓ₁）に吸引して排除す
る（図４）。

【００５９】なお、この場合、転送トランジスタ
（Ｔ₉，Ｔ₁₀）をオンにしてもよいし、接地線（Ｖｓｓ
₁）を０Ｖにするときに、転送トランジスタ（Ｔ₉，Ｔ
₁₀）をオンのままにしておき、リセットトランジスタ
（Ｔ₁₁，Ｔ₁₂）をオンした場合は、センスアンプ（Ｓ／
Ａ）出力に応じてリセットトランジスタ（Ｔ₁₁，Ｔ₁₂）
をオフすることによって自動的にこの状態が達成され
る。

【００６０】上記の何れの場合であっても、記憶セルの
しきい値電圧が１．５Ｖ以上であるときはリセットトラ
ンジスタ（Ｔ₁₁，Ｔ₁₂）がオフ状態、記憶セルのしきい
値電圧が１．５Ｖ以下であるときはリセットトランジス
タ（Ｔ₁₁，Ｔ₁₂）がオン状態になる。

【００６１】したがって、記憶セルのしきい値電圧が
１．５Ｖ以上の場合のみ、追加消去が行われることにな
る。これらの動作を繰り返すことによって、各記憶セル
のしきい値電圧は自動的に１．５Ｖ近傍に制御される。

【００６２】図５は、第１実施例の消去動作のタイムチ
ャートである。この図は、先に図２、図３、図４によっ
て説明した消去動作の時間的経緯を示したものである。

【００６３】以上の説明においては、１本のワード線
（ＷＬ₁）と交差する１本のビット線（ＢＬ₁）につい
て説明したが、当然のことながら、前記の消去動作を任
意のワード線（ＷＬ₁）に接続された全ての記憶セル、
または選択した記憶セルに対して適用することができ
る。

【００６４】また、以上の説明では、しきい値電圧を
１．５Ｖ程度に制御するように説明したが、この値はダ
ミーセルのしきい値電圧を変更することにより、容易に
変更することができる。

【００６５】また、以上の説明では、高電圧の印加時間
を１００μｓｅｃとしたが、高電圧の印加時間をこれよ
り短くすることによって、消去後のしきい値電圧の制御
をより小刻みに制御することができる。

【００６６】また、しきい値電圧の判定は基本的にはＤ
ＲＡＭの読みだし動作とほぼ同一であるから、数１０ｎ
ｓｅｃ程度にすることが可能であり、このしきい値電圧
を判定するのに要する時間は、高電圧印加するときの時
定数に比較して無視できる程度に短い。

【００６７】（第２実施例）図６は、第２実施例の消去
動作説明図である。この図において、Ｔ₁₃，Ｔ₁₄，
Ｔ₁₅，Ｔ₁₆，がトランジスタ、φ₅，φ₆がゲート端子
である他は図３において同符号を付して説明したものと
同じである。この実施例は、第１実施例における、セン
スアンプ（Ｓ／Ａ）から高電圧回路のリセットトランジ
スタのゲートに印加する入力信号の立ち上がりを、改善
したものである。

【００６８】第１実施例においては、消去準備の段階に
おいて、リセットトランジスタ（Ｔ ₁₁），（Ｔ₁₂）をオ
フする際、トランジスタ（Ｔ₂）のゲート（φ１）とト
ランジスタ（Ｔ₇）のゲート（φ₂）に５Ｖを印加して
トランジスタ（Ｔ₂）をオンし、トランジスタ（Ｔ₇）
をオフして、センスアンプを構成するトランジスタ（Ｔ
₃），（Ｔ₄）のチャネルを通してＧＮＤ電位をリセッ
トトランジスタ（Ｔ₁₁，Ｔ₁₂）のゲート（φ₇），（φ
₈）に接続していた。

【００６９】しかし、センスアンプ（Ｓ／Ａ）を構成す
るトランジスタ（Ｔ₃，Ｔ₄）はこの時点では非導通状
態であるため、それらのチャネルは高抵抗であり、トラ
ンジスタ（Ｔ₂）をオンしてからリセットトランジスタ
（Ｔ₁₁，Ｔ₁₂）のゲート（φ ₇），（φ₈）にＧＮＤ電
位が印加されるまでに無視できない時間がかかる。

【００７０】また、しきい値電圧を判定する段階で、ビ
ット線（ＢＬ₁，／ＢＬ₁）を共に５Ｖに設定する際
も、これと同様にトランジスタ（Ｔ₅），（Ｔ₆）のチ
ャネルが高抵抗であるため、Ｖｃｃがリセットトランジ
スタ（Ｔ₁₁，Ｔ₁₂）のゲート（φ₇），（φ₈）に印加
されるまでには無視できない時間がかかる。

【００７１】この実施例においては、図６に示されるよ
うに、第１実施例の図３において、センスアンプ（Ｓ／
Ａ）の入出力端（ａ）と（ｂ）の間にｎチャネルトラン
ジスタ（Ｔ₁₃，Ｔ₁₄）を直列接続し、その中間点を接地
電位（ＧＮＤ）に接続し、トランジスタ（Ｔ₁₃，Ｔ₁₄）
のゲートを共通に接続して一つのゲート（φ₅）として
いる。

【００７２】また、センスアンプ（Ｓ／Ａ）の入出力端
（ａ）と（ｂ）の間にｐチャネルトランジスタ（Ｔ₁₅，
Ｔ₁₆）を直列接続し、その中間点を電源電位（Ｖｃｃ）
に接続し、トランジスタ（Ｔ₁₅，Ｔ₁₆）のゲートを共通
接続して一つのゲート（φ₆）としている。

【００７３】図６によってこの実施例の消去手順を説明
する。〔第１回消去〕トランジスタ（Ｔ₁，Ｔ₂，Ｔ₇，
Ｔ₈，Ｔ₁₃，Ｔ₁₄，Ｔ₁₅，Ｔ₁₆）を全てオフして、セン
スアンプ（Ｓ／Ａ）を電源電位（Ｖｃｃ）と接地電位
（Ｖｓｓ）から切り離す。次いで、ゲート（φ₅）に信
号を印加してトランジスタ（Ｔ₁₃，Ｔ₁₄）をオンする
と、接地電位（ＧＮＤ）がＴ₁₄を介して高電圧発生回路
（Ｖ_high）（図４）のリセットトランジスタのゲート
（Ｔ₁₁）のゲート（φ₇）に加わるため、リセットトラ
ンジスタ（Ｔ₁₁）がオフして接地線（Ｖｓｓ₁）に高電
圧を印加する準備が完了する。

【００７４】また、同時に接地電位（ＧＮＤ）がＴ₁₃を
介して高電圧発生回路（Ｖ_high）（図４）のリセットト
ランジスタ（Ｔ₁₂）のゲート（φ₈）に加わるため、リ
セットトランジスタ（Ｔ₁₂）がオフして接地線（／Ｖｓ
ｓ₁）に高電圧を印加する準備が完了する。その後は、
第１実施例で説明した手順と同様に消去することができ
る。

【００７５】〔しきい値電圧判定〕ゲート（φ₅）に０
Ｖを印加してトランジスタ（Ｔ₁₃，Ｔ₁₄）をオフし、ゲ
ート（φ₆）に０Ｖを印加して、トランジスタ（Ｔ₁₅，
Ｔ₁₆）をオンすると、電源電位（Ｖｃｃ）が高電圧発生
回路（Ｖ_high）（図４）のリセットトランジスタ
（Ｔ₁₁，Ｔ₁₂）のゲート（φ₈）に加わるため、リセッ
トトランジスタ（Ｔ₁₁，Ｔ ₁₂）がオンして接地線（Ｖｓ
ｓ₁，／Ｖｓｓ₁）を接地するため、消去動作が停止す
る。

【００７６】その後の、記憶セルのしきい値電圧の判定
手順は第１実施例で説明した通りである。〔再消去〕記憶セルのしきい値が規定値より高い場合は
再消去するが、その手順は、第１実施例および上に説明
した〔消去〕と同様である。

【００７７】この実施例によると、接地電位（ＧＮＤ）
と電源電位（Ｖｃｃ）を、高電圧発生回路（Ｖ_high）
（図４）のリセットトランジスタ（Ｔ₁₁，Ｔ₁₂）のゲー
ト（φ ₈）に印加する際、第１実施例において行ってい
たように、センスアンプ（Ｓ／Ａ）を構成するトランジ
スタの非動作状態の高抵抗チャネルを経由することがな
く、この実施例において追加したゲート（φ₅，φ₆）
に所定の信号を印加することによって、トランジスタ
（Ｔ₁₃，Ｔ₁₄）およびトランジスタ（Ｔ₁₅，Ｔ₁₆）のオ
ン・オフして、接地電位（ＧＮＤ）と電源電位（Ｖｃ
ｃ）を、高電圧発生回路（Ｖ_high）（図４）のリセット
トランジスタ（Ｔ₁₁，Ｔ₁₂）のゲート（φ₈）に印加す
るため、動作時間を短縮することができる。

【００７８】（第３実施例）図７は、第３実施例の高電
圧系統の説明図である。この図において、Ｌ_HVが高電圧
発生回路（Ｖ_high）から延びる高電圧配線、Ｌ _CONTが高
電圧発生回路（Ｖ_high）から延びる制御信号配線である
他は先に説明したものと同様である。以下、図７によっ
てこの実施例の高電圧系統を説明する。

【００７９】本発明の半導体記憶装置においては、前記
の実施例のように高圧発生回路（Ｖ_high）を各センスア
ンプ（Ｓ／Ａ）に隣接して設ける必要はなく、この実施
例のように高電圧配線（Ｌ_HV）と制御信号配線
（Ｌ_CONT）と転送トランジスタ（Ｔ₉，Ｔ₁₀）のみで接
地線（Ｖｓｓ₁，／Ｖｓｓ₁）等に高電圧を印加するよ
うに構成することができる。

【００８０】この場合、センスアンプ（Ｓ／Ａ）毎に転
送トランジスタを形成してオン・オフすると、１０２４
個のセンスアンプ（Ｓ／Ａ）の数だけ制御信号配線（Ｌ
_CONT）が必要になるため制御信号配線（Ｌ_CONT）の形成
が著しく困難になり、記憶セルの集積度が抑制されるこ
とになる。

【００８１】一方、制御信号配線の数を減らすためには
リセットトランジスタ（Ｔ₁₁，Ｔ₁₂）のオン抵抗を転送
トランジスタ（Ｔ₉，Ｔ₁₀）のオン抵抗より充分小さく
設定する必要があり、リセットトランジスタ（Ｔ₁₁，Ｔ
₁₂）がオンしたとき、高電圧発生回路からＧＮＤに向か
って流れる電流によって高電圧発生回路（Ｖ_high）自体
の電圧が低下してはならない。

【００８２】そのためには、高電圧発生回路（Ｖ_high）
の電流供給能力が転送トランジスタ（Ｔ₉，Ｔ₁₀）を流
れる電流より充分に大きいこと、および、高電圧配線
（Ｌ_HV）の抵抗分による電圧降下が充分小さくなるよう
に、抵抗を低く、電流を小さく抑えることが必要であ
る。

【００８３】例えば、１０２４個のセンスアンプ（Ｓ／
Ａ）に１個の高電圧発生回路（Ｖ_hi _gh）を設け、１本の
ビット線（ＢＬ₁）に１２８個の記憶セルが接続されて
いる場合を考える。

【００８４】１本の接地線（Ｖｓｓ₁）の容量は、セル
面積を〜４μ²とすると約１ｆＦ／セルで、全体では１
２８ｆＦ程度となり、接地線（Ｖｓｓ₁）の抵抗は、シ
ート抵抗を５０Ωとし、セルの幅を０．５μ、長さを２
μとすると、全体で２５．６ｋΩとなるから、この配線
の時定数は、〜３ｎｓとなる。

【００８５】さて、１０２４個のセンスアンプを並べる
と、高電圧配線（Ｌ_HV）の長さは、上のセル面積では〜
２μ×１０２４＝２ｍｍとかなり長く、配線のシート抵
抗が０．５ΩのＡＬを使用し、配線の幅が５μであると
すると、全体の抵抗は０．５×２０４８÷５≒２００Ω
となる。

【００８６】この配線抵抗による電圧降下を０．１Ｖ以
下にするには、全体の電流を、０．１÷２００＝５００
μＡ以下にすることが必要である。したがって、センス
アンプ１個に流すことができる電流は〜０．５μＡ程度
が要求となる。

【００８７】この電流で、接地線（Ｖｓｓ₁）を１２Ｖ
まで充電するには、１２８ｆＦ×１２Ｖ÷０．５μＡ≒
３μｓ程度を要する。この時間は接地線（Ｖｓｓ₁）の
配線時定数より遙かに大きく、すなわち、接地線（Ｖｓ
ｓ₁）の抵抗は消去に関しては重要でないことがわか
る。また、高電圧配線（Ｌ_HV）の抵抗はかなり厳しく、
ＡＬ等の低抵抗材料が不可欠であることもわかる。

【００８８】さらにまた、リセットトランジスタ
（Ｔ₁₁，Ｔ₁₂）は高々０．５μＡ程度の電流を直ちに接
地電位に流し込めばよいのであるから、それほどサイズ
の大きなトランジスタである必要はなく、センスアンプ
（Ｓ／Ａ）等が配置される狭い領域に充分配置できるこ
ともわかる。

【００８９】上記の説明は、本発明の実施態様の一つで
あるが、配線抵抗、高電圧発生回路の電流容量等の理由
により、上記のセンスアンプ（Ｓ／Ａ）や記憶セルの数
を変更することは容易である。

【００９０】（第４実施例）図８は、第４実施例のセン
スアンプの配置説明図である。この図における符号は既
に説明したものである。先に説明した実施例において
は、ビット線（ＢＬ₁，／ＢＬ₁，・・・）の１対を接
続するセンスアンプ（Ｓ／Ａ）が一列に配置されてい
た。

【００９１】このため、ビット線（ＢＬ₁，／ＢＬ₁，
・・・）の配線ピッチ内にフリップフロップ等で構成さ
れるセンスアンプ（Ｓ／Ａ）をレイアウトする必要があ
るため、製造技術あるいは集積度の点から非常に厳しい
問題を生じていた。この実施例は、この問題を避けるた
め、図に示されたように、センスアンプ（Ｓ／Ａ）等を
記憶セルアレイの両側に交互に振り分けて配置するもの
で、センスアンプ（Ｓ／Ａ）等を前記の実施例の２倍の
ピッチ内にレイアウトすることができ耐圧の向上等上記
の問題を解消することができる。

【００９２】（第５実施例）図９は、第５実施例の半導
体記憶装置の構成説明図である。この図において、左側
がワードデコーダ領域、右側が記憶領域であり、１１は
ｐ型半導体基板、１２はｎ型ウェル、１３はｐ型ウェ
ル、１４はフィールド酸化膜、１５はゲート絶縁膜、１
６はゲート電極、１７はソース領域、１８はドレイン領
域、１９はフローティングゲート、２０はコントロール
ゲート絶縁膜、２１はワード線（コントロールゲー
ト）、２２は層間絶縁膜、２３はアルミ（ＡＬ）配線で
ある。

【００９３】先の実施例においては、全て接地線（Ｖｓ
ｓ₁，／Ｖｓｓ₁，・・・）に高電圧を印加して消去を
行っていた。しかし、この場合は少なくとも高耐圧の転
送トランジスタをセンスアンプ（Ｓ／Ａ）のピッチ内に
配置する必要があり、高耐圧化のための特別の構成を採
用することが必要であった。

【００９４】一方、ワード線デコーダには、記憶セルの
書き込みの都合上、高耐圧トランジスタが必須である。
したがって、ワード線（ＷＬ₁，ＷＬ₂，・・・）だけ
に高電圧を印加するようにすれば、センスアンプ（Ｓ／
Ａ）側には高電圧トランジスタが不要となり好都合であ
る。

【００９５】このためには、消去をワード線（ＷＬ₁）
＝−７Ｖ、その他のワード線（ＷＬ ₂，・・・）＝０
Ｖ、消去する記憶セルに接続する接地線（Ｖｓｓ₁）＝
５Ｖ、その他の接地線（Ｖｓｓ₂，・・・）＝０Ｖ、全
ビット線（ＢＬ₁，／ＢＬ₁，・・・）＝ＯＰＥＮにす
ればよい。

【００９６】また、消去後のしきい値電圧判定等は、先
に説明した実施例と全く同じ手順で行うことができる。
ただし、この場合は、図９に示されるように、負電圧が
印加される領域を半導体基板と分離する必要があるた
め、ｐ型半導体基板１１、ｎ型ウェル１２、ｐ型ウェル
１３からなる３重拡散ウェルを使用する。

【００９７】（第６実施例）図１０は、第６実施例の半
導体記憶装置の等価回路図である。この図における符号
は既に説明したものである。

【００９８】前記の実施例は全て、情報書き込みをホッ
トキャリア注入で行うことを、半ば前提としていた。し
かし、ビット線（ＢＬ₁，ＢＬ₂，・・・）と接地線
（Ｖｓｓ₁，Ｖｓｓ₂，・・・）が共にワード線（ＷＬ
₁，ＷＬ₂，・・・）と独立している本発明の記憶セル
構成においては、書き込みをホットキャリア注入で行う
必要はない。

【００９９】さらに、また、書き込みと消去を、共に１
ビット毎に行うことができ、必ずしもフローティングゲ
ートに電子を注入することを、情報の書き込みと定義す
る必要もない。

【０１００】以下、記憶セル（Ｑ_1/1）に電子を注入す
る方法を説明する。ＷＬ₁＝１２Ｖ、ＷＬ₂＝ＷＬ₃＝
ＶＳ₂＝６Ｖ、ＢＬ₁＝ＶＳ₁＝０Ｖと設定すると、記
憶セル（Ｑ_1/1）には１２Ｖ、その他の記憶セルには６
Ｖが印加される。すなわち、フローティングゲート（Ｆ
Ｇ）とチャネル間の酸化膜に印加される電圧は、記憶セ
ル（Ｑ_1/1）は他の記憶セルの２倍になるから、記憶セ
ル（Ｑ_1/ ₁）だけにソース領域とドレイン領域の間のチ
ャネル領域からフローティングゲート（ＦＧ）に、直接
ゲート絶縁膜を通して電子を注入することができる。

【０１０１】この方法の場合、ホットキャリアのように
チャネル方向に流れる主たる電流の２次的発生電子では
なく、主たる電流がそのままゲート絶縁膜をＦＮ（Ｆｏ
ｗｌｅｒＮｏｒｄｈｅｉｍ）トンネルによって垂直方
向に流入する電子であるために消費電流は著しく小さ
い。

【０１０２】記憶セル（Ｑ_1/1）から電子を放出する方
法については、これまでに説明した実施例から明らかで
ある。先に説明したように、フローティングゲート（Ｆ
Ｇ）から電子を放出する際には、過消去という厄介な問
題があるが、電子を注入する場合には、しきい値電圧以
上であれば、制御性の複雑な問題は生じない。

【０１０３】このような事情と、図１０について説明し
たゲート絶縁膜をＦＮ（ＦｏｗｌｅｒＮｏｒｄｈｅｉ
ｍ）トンネルによって垂直方向に流入する電子による書
込みの性質を利用すると、書き込みと消去の定義を従来
と逆にすることができ、その場合、下記のメリットを享
受することができる。なお、実施例における消去は、全
リード線に１２Ｖ、全ビット線、全接地線に０Ｖを印加
することにより達成される。〔書き込み〕従来電子注入（ＨｏｔＥｌｅｃｔｒｏｎＨ
Ｅ）・大電流消費本実施例電子放出（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ
ＦＮ）・消費電流小〔消去〕従来電子放出（ＦＮ）・一括消去困難（消費電流
小）実施例電子注入（ＦＮ）・一括消去容易（消費電流
小）

【０１０４】

【発明の効果】以上説明したように、本発明によると、
センスアンプの機能を利用して、個々の記憶セルの、フ
ローティングゲート（ＦＧ）から電子を放出することに
よる情報の消去に際して、従来の技術において問題とな
っていた過消去を容易に防ぐことができ、またフローテ
ィングゲート（ＦＧ）から電子を放出することによる情
報の書込みに際しては、書込み後の記憶セルのしいき値
を実質的に均一にすることができるため、今後磁気記憶
装置に代わって実用化されることが期待されているフラ
ッシュメモリ等の半導体記憶装置の技術分野において寄
与するところが大きい。

【図面の簡単な説明】

【図１】（Ａ），（Ｂ）は、第１実施例の半導体記憶装
置の構成説明図である。

【図２】第１実施例の半導体記憶装置の要部構成説明図
である。

【図３】第１実施例で用いるセンスアンプの構成説明図
である。

【図４】第１実施例で用いる高電圧発生回路の構成説明
図である。

【図５】第１実施例の消去動作のタイムチャートであ
る。

【図６】第２実施例の消去動作説明図である。

【図７】第３実施例の高電圧系統の説明図である。

【図８】第４実施例のセンスアンプの配置説明図であ
る。

【図９】第５実施例の半導体記憶装置の構成説明図であ
る。

【図１０】第６実施例の半導体記憶装置の等価回路図で
ある。

【図１１】（Ａ）〜（Ｃ）は、従来技術によるＦｌａｓ
ｈ−ＥＥＰＲＯＭの構成説明図である。

【図１２】従来技術によるＦｌａｓｈ−ＥＥＰＲＯＭの
等価回路図である。

【符号の説明】１ｐ型半導体基板２活性領域３フローティングゲート（ＦＧ）４コントロールゲート（ＣＧ）５₁，５₂ ワード線（ＷＬ₁，ＷＬ₂）６₁，６₂ ビット線（ＢＬ₁，ＢＬ₂）７第１のコンタクトホール８₁，８₂ 接地線（Ｖｓｓ₁，Ｖｓｓ₂）９第２のコンタクトホール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】半導体基板と、該基板の上に互いに離間
して形成された第１の拡散領域と第２の拡散領域と、該
第１の拡散領域と第２の拡散領域に挟まれたチャネル領
域と、該チャネル領域の上に形成された第１の絶縁膜
と、該第１の絶縁膜の上に形成されたフローティングゲ
ートと、該フローティングゲートの上に形成された第２
の絶縁膜と、該第２の絶縁膜の上に形成されたコントロ
ールゲートからなる記憶セルが、第１の方向と、該第１
の方向と交叉する第２の方向にマトリクス状に配置さ
れ、該コントロールゲートに接続されて第１の方向に延
在するワード線と、該第１の拡散領域に接続されて該第
２の方向に延在するビット線と、該第２の拡散領域に接
続されて該第２の方向に延在する接地線とを有し、該フ
ローティングゲートに電荷を蓄積した状態によって情報
を記憶する半導体記憶装置において、ワード線のうちの１本に低電圧または零電位以下の電圧
を印加し、該ワード線に接続されている全てのビット線
または接地線に高電圧を印加して、該フローティングゲ
ートに蓄積されていた電荷の一部を放出する第１のステ
ップと、該選択したワード線に低電圧を印加し、ビット線と接地
線間には低電圧を印加して記憶セルの動作条件を与え、
各記憶セルが導通状態であるか、非導通状態であるかを
判定する第２のステップと、再び、該選択したワード線に低電圧または零電位以下の
電圧を印加し、先の第２のステップにおいて非導通であ
った該記憶セルのビット線または接地線に高電圧を印加
して、該フローティングゲートに残存する電荷の一部を
放出する第３のステップを、該選択したワード線に接続されている全ての記憶セルが
導通するまで繰り返し、さらに、前記の一連のステップ
を他の全てのワード線に対して行うことによって、全て
の記憶セルのしきい値電圧が実質的に均等になるように
消去することを特徴とする半導体記憶装置。
【請求項２】半導体基板と、該基板の上に互いに離間
して形成された第１の拡散領域と第２の拡散領域と、該
第１の拡散領域と第２の拡散領域に挟まれたチャネル領
域と、該チャネル領域の上に形成された第１の絶縁膜
と、該第１の絶縁膜の上に形成されたフローティングゲ
ートと、該フローティングゲートの上に形成された第２
の絶縁膜と、該第２の絶縁膜の上に形成されたコントロ
ールゲートからなる記憶セルが、第１の方向と、該第１
の方向と交叉する第２の方向にマトリクス状に配置さ
れ、該コントロールゲートに接続されて第１の方向に延
在するワード線と、該第１の拡散領域に接続されて該第
２の方向に延在するビット線と、該第２の拡散領域に接
続されて該第２の方向に延在する接地線とを有し、該フ
ローティングゲートから電荷を放出した状態によって情
報を記憶する半導体記憶装置において、全記憶セルの該フローティングゲートに電荷を注入する
ステップと、ワード線のうちの選択した１本に低電圧または零電位以
下の電圧を印加し、該ワード線に接続されている選択し
たビット線または接地線に高電圧を印加して、選択した
記憶セルのフローティングゲートに蓄積されていた電荷
の一部を放出する第１のステップと、該選択したワード線に低電圧を印加し、ビット線と接地
線間には低電圧を印加して記憶セルの動作条件を与え、
各記憶セルが導通状態であるか、非導通状態であるかを
判定する第２のステップと、再び、該選択したワード線に低電圧または零電位以下の
電圧を印加し、先の第１のステップにおいて非導通であ
った選択した該記憶セルのビット線または接地線に高電
圧を印加して、該記憶セルのフローティングゲートに残
存する電荷の一部を放出する第３のステップを、該選択したワード線に接続されている全ての選択した記
憶セルが導通するまで繰り返し、さらに、前記の一連の
ステップを他のワード線に接続されている全ての選択し
た記憶セルに対して行うことによって、選択した全ての
記憶セルの書込み後のしきい値電圧が実質的に均等にな
るように情報を書き込むことを特徴とする半導体記憶装
置。
【請求項３】ビット線はセンスアンプ回路に接続さ
れ、ビット線または接地線は転送トランジスタを介して
高電圧発生回路に接続され、さらに、リセットトランジ
スタを介して接地電位に接続され、記憶セルが導通状態
であるか、非導通状態であるかの判定は、ビット線電流
を該センスアンプ回路によって検出増幅し、導通時に
は、該リセットトランジスタをオンすることを特徴とす
る請求項１または請求項２に記載された半導体記憶装
置。