JP2003068887A - 半導体記憶装置およびその形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離領域により区分されたウェル領域を
ビット線として使用する半導体記憶装置においてウェル
領域間の絶縁性を確保する。 【解決手段】 半導体基板３５１上に絶縁膜３５２を形
成する。絶縁膜３５２上に、Ｐ型の導電型を与える不純
物を含んだポリシリコン膜３３１およびＰ型のウェル部
分３３２をこの順に積層する。ポリシリコン膜３３１お
よびＰ型のウェル部分３３２は素子分離領域３１６およ
び絶縁膜３５２によって帯状に分離され、ビット線とし
て機能する。これにより、Ｐ型のウェル部分の下にＮ型
のウェル部分が存在しない為、拡散層とＮ型のウェル部
分間のパンチスルーを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその形成方法に関する。より具体的には、素子分離
領域により区分されたウェル領域をビット線として使用
するメモリセルアレイおよびその形成方法に関する。

【０００２】

【従来の技術】従来、フローティングゲートを有する不
揮発性メモリにおいて、素子分離領域により区分された
ウェル領域をビット線として用いた技術が、特開平１１
−１７７０６８に開示されている。上記従来技術を図２
４〜図２６を用いて説明する。

【０００３】図２３は、上記従来技術のメモリセルアレ
イの回路図である。Ｂ０、Ｂ１、Ｂ２はそれぞれドレイ
ン線（第１ビット線）であり、Ｓ０、Ｓ１、Ｓ２はそれ
ぞれソース線（第２ビット線）である。上記従来技術で
は、ウェル領域が素子分離領域によってビット線と同じ
方向に細長く分離され、細長く分離された各ウェル領域
は第３ビット線ＰＷ０、ＰＷ１、ＰＷ２として機能して
いるのが特徴である。一対の第１および第２ビット線
（例えばＳ０とＢ０）間にはメモリトランジスタ９３１
と選択トランジスタ９３２とが直列に接続されている。
メモリトランジスタワード線ＭＷ０、ＭＷ１、ＭＷ２は
メモリトランジスタ９３１のコントロールゲートに接続
され、選択トランジスタワード線ＳＷ０、ＳＷ１、ＳＷ
２は選択トランジスタ９３２の選択ゲート電極に接続さ
れている。

【０００４】図２４は、上記従来技術のメモリセルアレ
イを、メモリトランジスタワード線に沿って切断した時
の断面図である。また、図２５は、ビット線方向に切断
した時の断面図である。半導体基板９１１には、Ｎ型ウ
ェル領域９１２が形成されている。Ｎ型ウェル領域９１
２上には、Ｐ型ウェル領域が形成されているが、ビット
線方向に延びる素子分離絶縁膜９１４によって、９１３
ａ、９１３ｂ、９１３ｃに分割され、それぞれ第３ビッ
ト線を構成している。

【０００５】第３ビット線９１３ａ、９１３ｂ、９１３
ｃ上には、ゲート絶縁膜９１７、フローティングゲート
９１５、電極間絶縁膜９１８を介して、コントロールゲ
ート９１６が形成され、メモリトランジスタ９３１を構
成している。コントロールゲート９１６は、各ビット線
と垂直な方向に延びて複数のメモリトランジスタ９３１
を接続し、メモリトランジスタワード線ＭＷ０、ＭＷ
１、ＭＷ２を構成している。

【０００６】第３ビット線９１３ａ、９１３ｂ、９１３
ｃ上には、また、ゲート絶縁膜９１７、選択ゲート電極
９１９、電極間絶縁膜９１８を介して、ダミー電極９２
０が形成され、選択トランジスタ９３２を構成してい
る。選択ゲート電極９１９とダミー電極９２０とは、図
示しないが、電気的に接続されて一体となっており、各
ビット線と垂直な方向に延びて複数の選択トランジスタ
９３２を接続し、選択トランジスタワード線ＳＷ０、Ｓ
Ｗ１、ＳＷ２を構成している。

【０００７】メモリトランジスタ９３１のソース拡散層
９２１（ソース領域）は、図示しないが、各ワード線と
垂直方向に延びるソース線（第２ビット線）Ｓ０、Ｓ
１、Ｓ２により接続されている。また、選択トランジス
タ９３２のドレイン拡散層９２２は、図示しないが、各
ワード線と垂直方向に延びるドレイン線（第１ビット
線）Ｂ０、Ｂ１、Ｂ２により接続されている。中間拡散
層９２３は、メモリトランジスタ９３１のドレイン領域
と、選択トランジスタ９３２のソース領域とを兼ねてい
る。

【０００８】上記従来技術のメモリセルアレイでは、ウ
ェル領域の電位がビット線毎に制御可能となるので、ソ
ース拡散層の電位とウェル領域（第３ビット線）の電位
とを同じにすることができる。例えば、書込み時（ここ
では、フローティングゲートへの電子注入を書込みとす
る）には、選択されたメモリトランジスタワード線に＋
９Ｖ、非選択メモリトランジスタワード線および全ての
選択トランジスタワード線に０Ｖ、選択されたソース線
（第２ビット線）および選択された第３ビット線（ウェ
ル領域）に−３．５Ｖ、非選択ソース線（第２ビット
線）および非選択第３ビット線（ウェル領域）に０Ｖを
それぞれ印加し、全てのドレイン線（第１ビット線）を
オープンとすればよい。このとき、全てのメモリセルで
ソース拡散層の電位とウェル領域（第３ビット線）の電
位は同じである。したがって、ウェル領域を共通にした
場合とは異なり、ソース拡散層とウェル領域との電位差
による耐圧確保の必要性がなくなる。この耐圧確保の必
要性は、素子の微細化に伴って重要になる。したがっ
て、上記従来技術によって、素子の微細化が容易とな
る。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来技術であるメモリセルアレイにおいては、第３ビット
線を構成するウェル領域間の絶縁性の確保が問題となっ
ていた。

【００１０】第３ビット線（Ｐ型ウェル領域）９１３
ａ、９１３ｂ、９１３ｃは夫々Ｎ型ウェル領域９１２と
接している。したがって、夫々の接合にかかる電圧に応
じてＮ型ウェル領域９１２の側に空乏層が延びる。素子
の微細化の進行に伴い素子分離領域９１４の深さおよび
幅が縮小した場合、夫々の空乏層が接して耐圧が低くな
る恐れがあった。

【００１１】更には、素子分離領域９１４の側壁部でＰ
型ウェル領域９１３の不純物濃度が減少し、拡散層９２
１、９２２、９２３とＮ型ウェル領域９１２との間でパ
ンチスルーが発生する恐れがあった。

【００１２】本発明は上記の問題を解決するためになさ
れたものであり、その目的は素子分離領域により区分さ
れたウェル領域をビット線として使用する不揮発性メモ
リセルアレイにおいて、ウェル領域間の絶縁性を向上
し、より微細化が進行しても信頼性の高い半導体記憶装
置を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の半導体記憶装置は、複数のウェル領域
上に複数のメモリセルを行列状に配置してなるメモリセ
ルアレイを有する半導体記憶装置であって、上記複数の
ウェル領域は側面および下側が絶縁膜によって囲われ、
互いに電気的に分離されてビット線として機能すること
を特徴としている。

【００１４】上記構成によれば、ビット線として機能す
るウェル領域の側面および下側が絶縁膜によって囲われ
ている。したがって、従来技術で問題となっていたウェ
ル領域間の耐圧が大幅に向上している。したがって、微
細化が進行しても信頼性の高い半導体記憶装置が提供さ
れる。

【００１５】１実施の形態は、上記ウェル領域の下層部
には導電性を与える不純物が１×１０²⁰ｃｍ^-3以上の濃
度で存する半導体層が形成されていることを特徴として
いる。

【００１６】上記実施の形態によれば、絶縁膜によって
互いに電気的に分離された上記ウェル領域の下層部に
は、導電性を与える不純物を高濃度に含む半導体層が形
成されている。そのため、上記ウェル領域を実質的に低
抵抗化できる。それゆえ、上記ウェル領域をビット線と
して用いるメモリセルアレイにおいては、上記ウェル領
域からなるビット線の遅延を著しく小さくすることがで
きるので、書込み動作および消去動作の高速化が阻害さ
れるのを防ぐことができる。したがって、高速動作可能
な半導体記憶装置が提供される。

【００１７】更には、上記導電性を与える不純物を高濃
度に含む半導体層は、上記ウェル領域の下層部に存在す
るのであるから、メモリ素子のチャネル領域、ソース・
ドレイン領域が形成される上記ウェル領域の上層部にお
いては、不純物濃度が必要以上に濃くなるのを防ぐこと
ができる。したがって、メモリ素子の閾値を適正に保
ち、上記ウェル領域と上記ソース・ドレイン領域との間
の接合容量を小さく保つことができる。

【００１８】１実施の形態では、上記ウェル領域の下層
部にはシリサイド層が形成されていることを特徴として
いる。

【００１９】上記実施の形態によれば、上記ウェル領域
の下層部には非常に低抵抗なシリサイド層が形成されて
いるので、上記ウェル領域を実質的に低抵抗化できる。
それゆえ、上記ウェル領域からなるビット線の遅延を更
に小さくすることができる。したがって、書込み動作お
よび消去動作の更なる高速化を図ることが可能となる。

【００２０】また、第２の発明の半導体記憶装置の形成
方法は、半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部を
エッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、上記第１
の絶縁膜を選択的に除去して上記半導体基板の表面を露
出させ、第２の溝を形成する工程と、上記第２の溝を、
導電性を与える不純物の濃度が１×１０²⁰ｃｍ^-3以上の
半導体膜で埋める工程と、上記第２の絶縁膜および上記
半導体膜上に第３の絶縁膜を形成する工程と、上記第３
の絶縁膜上に支持基板を貼り合わせる工程と、上記半導
体基板の裏面を上記第２の絶縁膜が露出するまで研磨し
て、上記ウェル領域となるべき互いに分離された複数の
半導体層を形成する工程とを含むことを特徴としてい
る。

【００２１】上記手順によれば、上記第１の溝には上記
第２の絶縁膜が埋め込まれて素子分離領域となるべき領
域が形成され、上記第２の溝には導電性を与える不純物
を高濃度に含む半導体膜が埋めこまれる。その後、上記
第３の絶縁膜を介して上記支持基板を貼り合わせ、上記
第２の絶縁膜をストッパーとして上記半導体基板の裏面
を研磨する。これにより、下層部では導電性を与える不
純物を高濃度に含み、上層部では不純物濃度が薄くて結
晶性がよい、互いに分離された複数の半導体層を形成す
ることができる。そのため、上記互いに分離された複数
の半導体層をウェル領域とし、上記ウェル領域をビット
線とすることによって低抵抗なビット線が得られ、かつ
上記半導体層の上部には導電性を与える不純物がほとん
ど導入されないので、ウェル領域の不純物濃度制御が容
易となる。したがって、比較的容易な工程で、特性の良
い、半導体記憶装置が提供される。

【００２２】また、第３の発明の半導体記憶装置の形成
方法は、半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部を
エッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、上記第１
の絶縁膜を除去して上記半導体基板の表面を露出させる
工程と、上記半導体基板の表面付近に、イオン注入によ
り導電性を与える不純物の濃度が１×１０²⁰ｃｍ^-3以上
である高濃度不純物層を形成する工程と、上記第２の絶
縁膜および上記半導体基板の表面上に第３の絶縁膜を形
成する工程と、上記第３の絶縁膜上に支持基板を貼り合
わせる工程と、上記半導体基板の裏面を上記第２の絶縁
膜が露出するまで研磨して、上記ウェル領域となるべき
互いに分離された複数の半導体層を形成する工程とを含
むことを特徴としている。

【００２３】上記手順によれば、簡便なイオン注入によ
り上記高濃度不純物層を形成した後、上記第３の絶縁膜
を介して上記支持基板を貼り合わせ、上記第２の絶縁膜
をストッパーとして上記半導体基板の裏面を研磨する。
これにより、下層部では導電性を与える不純物を高濃度
に含み、上層部では不純物濃度が薄くて結晶性がよい、
互いに分離された複数の半導体層を形成することができ
る。したがって、より簡便な手順で上記第２の発明の半
導体記憶装置の形成方法と同様な作用・効果を得ること
ができる。

【００２４】また、第４の発明の半導体記憶装置は、複
数のウェル領域上に複数のメモリセルを行列状に配置し
てなるメモリセルアレイを有する半導体記憶装置であっ
て、上記複数のウェル領域は側面および下側が絶縁膜に
よって囲われ、互いに電気的に分離されてビット線とし
て機能し、上記ウェル領域の下層部にはシリサイド層が
形成されていることを特徴としている。

【００２５】上記構成によれば、絶縁膜によって互いに
電気的に分離された上記ウェル領域の下層部には、上記
シリサイド層が形成されている。上記シリサイド層は非
常に低抵抗であるため、上記ウェル領域を実質的に低抵
抗化できる。それゆえ、上記ウェル領域をビット線とし
て用いるメモリセルアレイにおいては、上記ウェル領域
からなるビット線の遅延を著しく小さくすることができ
るので、書込み動作および消去動作の高速化が阻害され
るのを防ぐことができる。したがって、高速動作可能な
半導体記憶装置が提供される。

【００２６】更には、上記シリサイド層の膜厚は薄いの
で素子分離領域の深さを浅くすることができる。素子分
離領域の深さを浅くすることができれば、素子分離幅と
素子分離深さのアスペクト比を小さくすることができ
る。したがって、素子の微細化が容易となる。

【００２７】また、第５の発明の半導体記憶装置の形成
方法は、半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部を
エッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、上記第１
の絶縁膜を除去して上記半導体基板の表面を露出させる
工程と、露出した上記半導体基板の表面にシリサイド層
を形成する工程と、上記第２の絶縁膜および上記半導体
基板の表面上に第３の絶縁膜を形成する工程と、上記第
３の絶縁膜上に支持基板を貼り合わせる工程と、上記半
導体基板の裏面を上記第２の絶縁膜が露出するまで研磨
して、上記ウェル領域となるべき互いに分離された複数
の半導体層を形成する工程とを含むことを特徴としてい
る。

【００２８】上記手順によれば、露出した上記半導体基
板の表面に直接シリサイド層を形成しているので、第２
の発明の半導体記憶装置の形成方法のように不純物を高
濃度に含む半導体層を埋め込む必要がない。また、シリ
サイド層の膜厚は薄いので素子分離領域の深さを浅くす
ることができ、上記第１の溝を第２の絶縁膜で埋める工
程（素子分離領域を形成する工程）が容易になる。した
がって、製造工程がより簡略化される。

【００２９】更には、下部に非常に低抵抗なシリサイド
層が埋めこまれているにもかかわらず、素子の特性に悪
影響を与える不純物濃度が極めて薄くて結晶性がよい、
互いに分離された複数の半導体層を形成することができ
る。そのため、上記互いに分離された複数の半導体層を
ウェル領域とし、上記ウェル領域をビット線とすること
によって非常に低抵抗なビット線が得られる。したがっ
て、比較的容易な工程で、特性の良い、半導体記憶装置
が提供される。

【００３０】また、第６の発明の半導体記憶装置は、複
数のウェル領域上に複数のメモリセルを行列状に配置し
てなるメモリセルアレイを有する半導体記憶装置であっ
て、上記複数のウェル領域は側面および下側が絶縁膜に
よって囲われ、互いに電気的に分離されてビット線とし
て機能し、上記ウェル領域の下層部にはメタル層が形成
されていることを特徴としている。

【００３１】上記構成によれば、絶縁膜によって互いに
電気的に分離された上記ウェル領域の下層部には、上記
メタル層が形成されている。上記メタル層は非常に低抵
抗であるため、上記ウェル領域を実質的に低抵抗化でき
る。それゆえ、上記ウェル領域をビット線として用いる
メモリセルアレイにおいては、上記ウェル領域からなる
ビット線の遅延を極めて小さくすることができるので、
書込み動作および消去動作の高速化が阻害されるのを防
ぐことができる。したがって、高速動作可能な半導体記
憶装置が提供される。

【００３２】更には、上記メタル層の膜厚は薄いので、
素子分離領域の深さを浅くすることができる。素子分離
領域の深さを浅くすることができれば、素子分離幅と素
子分離深さのアスペクト比を小さくすることができる。
したがって、素子の微細化が容易となる。

【００３３】また、第７の発明の半導体記憶装置の形成
方法は、半導体基板に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の一部および上記半導体基板の一部を
エッチングにより除去して第１の溝を形成する工程と、
上記第１の溝を第２の絶縁膜で埋める工程と、上記第１
の絶縁膜を選択的に除去して上記半導体基板の表面を露
出させ、第２の溝を形成する工程と、上記第２の溝をメ
タル膜で埋める工程と、上記第２の絶縁膜および上記半
導体膜上に第３の絶縁膜を形成する工程と、上記第３の
絶縁膜上に支持基板を貼り合わせる工程と、上記半導体
基板の裏面を上記第２の絶縁膜が露出するまで研磨し
て、上記ウェル領域となるべき互いに分離された複数の
半導体層を形成する工程とを含むことを特徴としてい
る。

【００３４】上記手順によれば、下部に極めて低抵抗な
メタル層が埋めこまれているにもかかわらず、素子の特
性に悪影響を与える不純物濃度が極めて薄くて結晶性が
よい、互いに分離された複数の半導体層を形成すること
ができる。そのため、上記互いに分離された複数の半導
体層をウェル領域とし、上記ウェル領域をビット線とす
ることによって極めて低抵抗なビット線が得られる。し
たがって、比較的容易な工程で、特性の良い、半導体記
憶装置が提供される。

【００３５】１実施の形態では、第１の方向に蛇行して
延びる素子分離領域が上記第１の方向に対して交差する
第２の方向に並んで形成されて、隣り合う素子分離領域
の間にそれぞれ上記第１の方向に蛇行して延びる上記ウ
ェル領域が定められ、上記各ウェル領域内の蛇行の各折
り返し個所に、それぞれソース領域またはドレイン領域
として機能する不純物拡散領域が形成されて、同一のウ
ェル領域内で隣り合う上記不純物拡散領域の間にそれぞ
れチャネル領域が定められ、上記第２の方向に延びる複
数のワード線が、それぞれメモリ機能を有する膜を介し
て各ウェル領域内のチャネル領域上を通るように設けら
れ、上記第１の方向に延びる第１のビット線が、同一の
ウェル領域内の蛇行の片側の折り返し個所に設けられた
上記不純物拡散領域上を通るように設けられるととも
に、上記第１の方向に延びる第２のビット線が、同一の
ウェル領域内の蛇行の他方の側の折り返し個所に設けら
れた上記不純物拡散領域上を通るように設けられ、上記
第１のビット線、第２のビット線がそれぞれ下方に存す
る上記不純物拡散領域とコンタクト孔を介して接続され
ていることを特徴としている。

【００３６】上記実施の形態によれば、１つのメモリセ
ルの面積が４Ｆ²（Ｆは最小加工ピッチ）と非常に小さ
いため、高集積化が可能である。更にまた、上記実施の
形態によれば、１ビット毎の書込みおよび消去が可能で
ある。したがって、高速動作、高集積化、および１ビッ
ト毎の書込みおよび消去が可能な半導体記憶装置が提供
される。

【００３７】１実施の形態では、第１の方向に延在する
の素子分離領域が上記第１の方向に対して交差する第２
の方向に並んで形成されると共に、隣り合う素子分離領
域の間にそれぞれ上記第１の方向に延在する上記ウェル
領域が定められ、上記第２の方向に延在するのワード線
が上記第１の方向に並んで形成されると共に、各ワード
線の間に位置する上記ウェル領域内にそれぞれソース領
域またはドレイン領域として機能する不純物拡散領域が
形成され、同一のウェル領域内で隣り合う上記不純物拡
散領域の間にそれぞれチャネル領域が定められ、上記ワ
ード線は、それぞれメモリ機能を有するメモリ膜を介し
て各チャネル領域上に配置されており、上記第１の方向
に延在する複数のビット線が上記各ウェル領域の上方に
形成されると共に、下方に位置する上記各ウェル領域内
の上記不純物拡散領域に１つ置きにコンタクト孔を介し
て接続され、上記ビット線の下側にプレート電極が形成
されると共に、上記ビット線が接続されていない不純物
拡散領域に接続されており、上記コンタクト孔は、上記
プレート電極に設けられた孔あるいはスリット部を通る
ように設けられていることを特徴としている。上記実施
の形態によれば、上記第１、第２ビット線のいずれか一
方を共通のプレート電極としているから、メモリセルア
レイの構造を単純化することができる。したがって、歩
留りの向上が達成される。

【００３８】１実施の形態では、上記メモリ機能膜は、
シリコン窒化膜とシリコン酸化膜との積層膜であること
を特徴としている。

【００３９】上記実施の形態によれば、上記メモリ機能
膜は、シリコン窒化膜とシリコン酸化膜との積層膜であ
り、電荷をトラップする機能を有する。そのため、導電
体膜をフローティングゲートとした場合に比べて記憶電
荷の漏れの問題が軽減される。したがって、素子の信頼
性を向上することができる。

【００４０】１実施の形態では、上記メモリ機能膜は、
半導体あるいは導体から成る微粒子を散点状に含む絶縁
膜であることを特徴としている。なお、上記「微粒子」
とは、ナノメートル（ｎｍ）オーダーの寸法を持つ粒子
を意味する。

【００４１】上記実施の形態によれば、上記メモリ機能
膜は、半導体あるいは導体からなる微粒子を散点状に含
む絶縁膜であるので、導電体膜をフローティングゲート
とした場合に比べて記憶電荷の漏れの問題が軽減され
る。したがって、素子の信頼性が向上する。

【００４２】１実施の形態では、上記メモリ機能膜は、
半導体あるいは導体から成る膜と半導体あるいは導体か
ら成る微粒子とを含む絶縁膜であることを特徴としてい
る。

【００４３】上記実施の形態によれば、上記メモリ機能
膜として、半導体あるいは導体から成る膜と半導体ある
いは導体から成る微粒子との複合体を用いているので、
上記第２導電型の浅いウェル領域に対するワード線への
印加電圧を例えば±３Ｖとすることにより書き込みが行
なわれる。したがって、低電圧での書込み、消去が可能
になる。

【００４４】

【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。

【００４５】本発明に使用することができる半導体基板
は、特に限定されないが、シリコン基板が好ましい。ま
た、半導体基板は、Ｐ型またはＮ型の導電型を有してい
ても良い。なお、各実施の形態では、Ｎチャネル型の素
子を中心に説明するが、不純物の導電型を反対にするこ
とによりＰチャネル型の素子を形成することができる。

【００４６】また、本発明におけるウェル領域は、ウェ
ル部分と高濃度ポリシリコン層（またはシリサイド層、
メタル層若しくはこれらの積層膜）により形成される
が、ウェル部分だけの構成でもよい。

【００４７】なお、以下の実施の形態では、ウェル領域
がウェル部分と高濃度ポリシリコン層（またはシリサイ
ド層、メタル層若しくはこれらの積層膜）により形成さ
れる場合について示している。 実施の形態１ 本実施の形態１の半導体記憶装置は、上記従来技術のメ
モリセルアレイにおいて、第３ビット線となるウェル領
域の側壁および下側を絶縁膜で囲み、更にウェル部分と
上記ウェル部分の下方に隣接して高濃度ポリシリコン
層、シリサイド層あるいはメタル層、若しくはこれらの
積層膜を形成することにより、上記ウェル領域間の耐圧
を高めるとともに上記ウェル領域の抵抗を大幅に低減さ
せたものである。本実施の形態１の半導体記憶装置を、
図１〜図６を用いて説明する。図１は本実施の形態１の
半導体記憶装置を、メモリトランジスタワード線に沿っ
て切断した時の断面図であり、図２はビット線方向に切
断した時の断面図である。図３は本実施の形態１の半導
体記憶装置の回路図である。また、図４および図５は、
本実施の形態１の半導体記憶装置を作成する手順を説明
するものであり、図６は、本実施の形態１の半導体記憶
装置を作成する他の手順を説明するものである。

【００４８】まず、図１および図２により本実施の形態
１の半導体記憶装置の構成を説明する。

【００４９】半導体基板３５１上には絶縁膜３５２が設
けられている。上記絶縁膜３５２上には、Ｐ型の導電型
を与える不純物を高濃度に含んだポリシリコン膜３３１
およびＰ型のウェル部分３３２がこの順に積層してお
り、ウェル領域は上記ポリシリコン膜とウェル部分によ
り形成される。ポリシリコン膜３３１およびＰ型のウェ
ル部分３３２は素子分離領域３１６および絶縁膜３５２
によって帯状に分離され、第３ビット線ＰＷ０、ＰＷ
１、ＰＷ２を構成している。なお、ポリシリコン膜３３
１は、シリサイド層またはメタル層であってもよい。あ
るいは、ポリシリコン層、シリサイド層、メタル層の積
層膜であってもよい。また、ポリシリコン膜３３１は、
必ずしも多結晶である必要はなく、実質的に単結晶シリ
コン層であってＰ型のウェル部分３３２と一体となって
いてもよい。

【００５０】Ｐ型のウェル部分３３２上にはゲート絶縁
膜３２２を介してフローティングゲート３２１が形成さ
れている。上記フローティングゲート３２１上には、絶
縁膜３２３を介してコントロールゲート３１１が形成さ
れている。上記コントロールゲート３１１は第３ビット
線に対し交差（望ましくは垂直方向に交差）して延びて
メモリトランジスタワード線ＭＷ０、ＭＷ１、ＭＷ２を
構成している。上記第３ビット線と上記コントロールゲ
ートとが交わる領域で、メモリトランジスタ３９１が形
成されている。

【００５１】上記Ｐ型のウェル部分３３２上にはまた、
ゲート絶縁膜３２２を介して選択ゲート電極３６１が形
成されている。上記選択ゲート電極３６１上には、絶縁
膜３２３を介してダミー電極３６２が形成されている。
上記選択ゲート電極３６１と上記ダミー電極３６２と
は、図示しないが、電気的に接続されて一体となってお
り、上記メモリトランジスタワード線と並行に延びて選
択トランジスタワード線ＳＷ０、ＳＷ１、ＳＷ２を構成
している。上記第３ビット線と上記ダミー電極とが交わ
る領域で、選択トランジスタ３９２が形成されている。

【００５２】メモリトランジスタ３９１のソース拡散層
３６４は、図示しないが、上部メタル配線からなり第３
ビット線と並行に延びるソース線（第２ビット線）に接
続されている。また、選択トランジスタ３９２のドレイ
ン拡散層３６３は、図示しないが、上部メタル配線から
なり第３ビット線と並行に延びるドレイン線（第１ビッ
ト線）に接続されている。中間拡散層３６５は、メモリ
トランジスタ３９１のドレイン領域と、選択トランジス
タ３９２のソース領域とを兼ねている。これにより、第
１ビット線と第２ビット線との間にメモリトランジスタ
３９１と選択トランジスタ３９２が直列に接続されるこ
ととなる。なお、上記説明では説明の便宜上第２ビット
線をソース線とし、第１ビット線をドレイン線としてい
るが、逆であってもよい。

【００５３】上記構成によれば、上記ウェル領域の側壁
および下側はいずれも絶縁膜により囲まれている。した
がって、従来技術で問題となっていたウェル領域間の耐
圧が大幅に向上している。更に、従来技術と異なり上記
ウェル領域の下にはＮ型ウェル領域が存在しないから、
拡散層とＮ型ウェル領域との間のパンチスルーは起こり
得ない。したがって、メモリセルアレイの信頼性が向上
する。

【００５４】更にまた、第３ビット線はＰ型のウェル部
分３３２と低抵抗なポリシリコン膜３３１（実質的な単
結晶シリコン膜であってもよいし、シリサイド層、メタ
ル層、あるいはこれらの積層膜であってもよい）とで構
成されているので、第３ビット線の抵抗を大幅に低減す
ることができる。

【００５５】ところで、以下に述べる理由により、ポリ
シリコン膜３３１（あるいは実質的な単結晶シリコン
膜）の不純物濃度は、１×１０²⁰ｃｍ^-3以上であるのが
好ましい。

【００５６】例えば、１組のビット線に１０³個のメモ
リセルが接続されているメモリセルアレイを考察する。
最小加工寸法をＦとしたとき、第３ビット線の幅（図１
のＷ）は概ねＦとなる。一方、メモリセルのビット線方
向の寸法を、例えば６Ｆとすると、第３ビット線の長さ
は約６×１０³Ｆとなる。

【００５７】ポリシリコン膜３３１の不純物濃度が１×
１０²⁰ｃｍ^-3であるとき、比抵抗は約１０^-3Ωｃｍとな
るので、膜厚が１００ｎｍとするとシート抵抗は１×１
０²Ω／□となる。したがって、第３ビット線の抵抗は
約６×１０⁵Ωとなる。さらに、メモリセル当りの第３
ビット線に纏わる容量を１×１０^-14Ｆとすれば、第３
ビット線には１本当り約１×１０^-11Ｆの容量が存在す
ることになる。この時、第３ビット線の遅延時間は、抵
抗と容量の積で表され、約６×１０^-6秒（６マイクロ
秒）となって、フラッシュメモリの書き込み速度（例え
ば１０マイクロ秒）に比べても十分短くなる。それゆ
え、メモリの書込み動作速度を十分高速にすることがで
きる。以上の理由により、ポリシリコン膜３３１（ある
いは実質的な単結晶シリコン膜）の不純物濃度は、１×
１０²⁰ｃｍ^-3以上であるのが好ましいのである。

【００５８】第３ビット線にシリサイド膜を用いた場合
のシート抵抗は、例えば、５Ω／□とすることができる
ので、第３ビット線の遅延時間は約３×１０^-7秒（３０
０ナノ秒）とすることができる。更に、メタルを用いた
場合のシート抵抗は、例えば、０．１Ω／□とすること
ができるので、第３ビット線の遅延時間は約６×１０ ^-9
秒（６ナノ秒）とすることができる。したがって、フラ
ッシュメモリに比べて書込み動作および消去動作が高速
なメモリ（例えば、量子ドットメモリや強誘電体膜メモ
リなど）においても、ウェル領域からなる第３ビット線
の遅延によりメモリの書込み動作および消去動作が遅く
なるのを防ぐことができる。

【００５９】次に、本実施の形態１の半導体記憶装置を
形成する第１の手順を、図４および図５を用いて説明す
る。

【００６０】まず、図４（ａ）に示すように、半導体基
板３７１上に、シリコン酸化膜３８１を形成し、次いで
シリコン窒化膜３８２を形成する。

【００６１】次に、図４（ｂ）に示すように、シリコン
窒化膜３８２、シリコン酸化膜３８１および半導体基板
３７１の一部を異方性エッチングにより除去し、溝３８
３を形成する。

【００６２】次に、図４（ｃ）に示すように、溝３８３
にシリコン酸化膜を埋めこんで素子分離領域３１６を形
成する。溝３８３にシリコン酸化膜を埋め込むために
は、例えば、ＣＶＤ（Chemical Vapor Deposition）法
によりシリコン酸化膜を全面に堆積し、その後ＣＭＰ
（Chemical Mechanical Polishing）法によりシリコン
窒化膜３８２をストッパーとして平坦化すればよい。

【００６３】次に、図４（ｄ）に示すように、シリコン
窒化膜３８２を除去すると第２の溝３８９が形成され、
次いで図５（ｅ）に示すように、シリコン酸化膜３８１
を除去して素子分離領域３１６が存在しない領域におい
て半導体基板３７１を露出させる。更に、ＣＶＤ法によ
りシリコンを全面に堆積し、ポリシリコン膜３８４を形
成する。なお、ポリシリコン膜３８４を堆積するＣＶＤ
工程中にＰ型の導電性を与える不純物を含むガスを導入
しておくのが好ましく、このとき堆積したポリシリコン
膜を十分に低抵抗化するため、堆積したポリシリコン膜
の不純物濃度が１×１０²⁰ｃｍ^-3以上となるようにする
のがより好ましい。しかしながら、ポリシリコン膜３８
４を堆積した後に、イオン注入によってポリシリコン膜
３８４中にＰ型の不純物を導入することもできる。な
お、上記ＣＶＤ法によるシリコン堆積工程を、露出した
半導体基板３７１上でシリコンがエピタキシャル成長す
る条件で行なってもよい。この場合、図１および図２の
ポリシリコン膜３３１は実質的に単結晶シリコン膜とな
る。また、シリコンの代りにメタルを堆積すれば非常に
低抵抗な層を形成することができる。

【００６４】次に、図５（ｆ）に示すように、ＣＭＰ法
により素子分離領域３１６をストッパーとしてポリシリ
コン膜を研磨し、平坦化されたポリシリコン膜３３１を
形成する。なお、この後、ポリシリコン膜３３１の表面
をシリサイド化して更に低抵抗化してもよい。

【００６５】次に、図５（ｇ）に示すように、例えば、
ＣＶＤ法により厚さ１μｍの絶縁膜３５２を堆積する。
絶縁膜３５２は、例えばシリコン酸化膜を用いることが
できる。次いで、絶縁膜３５２上に支持基板３８６を貼
り合わせる。支持基板３８６は、例えば、シリコン基板
を用いることができる。このとき、絶縁膜３５２はこの
貼り合わせ面における不均一な応力が発生することを防
止する。

【００６６】次に、図５（ｈ）に示すように、ＣＭＰ法
により半導体基板３７１を、素子分離領域３１６が露出
するまで研磨する。これにより、素子分離領域３１６で
区分された半導体領域３８５が形成される。この半導体
領域３８５は将来Ｐ型のウェル部分３３２となるもので
ある。かくして、低抵抗なポリシリコン膜（あるいは、
ポリシリコン膜とシリサイド膜の積層膜、メタル層）と
ウェル部分とからなる第３ビット線を形成することが可
能になるのである。なお、図５（ｈ）は、図５（ｇ）以
前の図とは上下が逆になっている。

【００６７】次に、公知の方法によりゲート絶縁膜、フ
ローティングゲート、コントロールゲート、上部配線等
を形成することにより半導体記憶装置が完成する。

【００６８】上記第１の手順は、本実施の形態１の半導
体記憶装置を形成するための具体的方法を与えるもので
ある。上記手順によれば、比較的容易にウェル領域内に
低抵抗層を埋め込むことができる。更に、ウェル部分
は、低抵抗層を形成するためのイオン注入などを行なっ
ていないので、結晶性よく保たれ、汚染源となる不純物
濃度を低く保つことができる。更にまた、ウェル部分に
は、低抵抗層を形成する際に導電性を与える不純物がほ
とんど導入されないので、ウェル領域を形成する際に不
純物濃度制御が容易となる。したがって、比較的容易な
工程で、特性の良い、実施の形態１の半導体記憶装置が
提供される。

【００６９】次に、本実施の形態１の半導体記憶装置を
形成する第２の手順を、図６を用いて説明する。

【００７０】まず、図６（ａ）に示すように、上記第１
の手順と同様に溝３８３を形成する。ただし、シリコン
窒化膜３８２の厚さは上記第１の手順の場合に比べて薄
くすることができ、例えば、３０ｎｍ〜１００ｎｍとす
ることができる。

【００７１】次に、図６（ｂ）に示すように、溝３８３
にシリコン酸化膜を埋めこみ、素子分離領域３１６を形
成する。

【００７２】次に、図６（ｃ）に示すように、シリコン
窒化膜３８２を除去し、次いでシリコン酸化膜３８１を
除去して素子分離領域３１６が存在しない領域において
半導体基板３７１を露出させる。その後、サリサイド工
程により露出した半導体基板表面をシリサイド化する。

【００７３】もしくは、上記サリサイド工程を行なう代
わりに、Ｐ型の導電性を与える不純物をイオン注入し
て、半導体基板３７１の表面近くにＰ型の不純物濃度が
濃い層を形成してもよい。この時、上記Ｐ型の不純物濃
度が濃い層を十分に低抵抗にするためには、不純物濃度
を１×１０²⁰ｃｍ^-3以上とするのが好ましい。

【００７４】次に、第１の手順と同様に絶縁膜３５２を
形成し、支持基板３８６を貼り合わせる（図６
（ｄ））。以下の手順は第１の手順と同様である。

【００７５】上記第２の手順によれば、サリサイド工程
により、自己整合的に半導体基板が露出した領域のみに
低抵抗なシリサイド膜を形成することができる。一方、
上記第１の手順では、全面に堆積したポリシリコン膜を
ＣＭＰ工程により分離する必要があった。また、シリサ
イド膜は薄くて低抵抗であるので、低抵抗なポリシリコ
ン膜を用いる場合に比べて素子分離領域の深さを浅くす
ることができる。素子分離領域の深さが浅くなれば、素
子分離領域形成時の絶縁膜埋めこみ工程が容易になる。
したがって、上記第１の手順よりも更に工程を簡略化す
ることが可能となる。

【００７６】以上の説明から明らかなように、本実施の
形態１の半導体記憶装置は、ビット線として機能するウ
ェル領域の側壁および下側はいずれも絶縁膜により囲ま
れている。それゆえ、従来技術で問題となっていたウェ
ル領域間の耐圧が大幅に向上している。したがって、半
導体記憶装置の信頼性を向上することができる。

【００７７】更にまた、絶縁膜で区分されたウェル領域
内に、導電性を与える不純物を高濃度に含んだポリシリ
コン膜、シリサイド膜、メタル膜、あるいはこれらの積
層膜が形成されており、ウェル領域を実質的に低抵抗化
している。そのため、上記ウェル領域をメモリセルアレ
イのビット線として用いた場合、このビット線の遅延を
著しく小さくすることができるので、書込み動作および
消去動作の高速化が阻害されるのを防ぐことができる。
したがって、高速動作可能な半導体記憶装置が提供され
る。

【００７８】更には、上記導電性を与える不純物を高濃
度に含む半導体層は、上記ウェル領域の下層部に存在す
るのであるから、メモリ素子のチャネル領域、ソース・
ドレイン領域が形成される上記ウェル領域の上層部にお
いては、不純物濃度が必要以上に濃くなるのを防ぐこと
ができる。したがって、メモリ素子の閾値を適正に保
ち、上記ウェル領域と上記ソース・ドレイン領域との間
の接合容量を小さく保つことができる。 実施の形態２ 本実施の形態２の半導体記憶装置は、素子分離領域で区
分されたウェル領域をビット線として用いたメモリセル
アレイであって、導電性を与える不純物を高濃度に含ん
だポリシリコン膜、シリサイド膜、メタル膜、あるいは
これらの積層膜により上記ビット線の抵抗を小さくし、
かつ、メモリセルの面積が小さく高集積化が可能なもの
である。

【００７９】本発明の実施の形態２について、図７〜図
１１に基づいて説明すれば以下の通りである。

【００８０】図７〜図１１は、本発明の実施の形態とな
る半導体記憶装置であるメモリセルアレイの概略図であ
る。図７は、平面の概略図である。図８は図７の切断面
線Ａ−Ａ’から見た断面図であり、図９は図７の切断面
線Ｂ−Ｂ’から見た断面図であり、図１０は図７の切断
面線Ｃ−Ｃ’から見た断面図である。図１１は、本発明
の第２の形態となる半導体記憶装置であるメモリセルア
レイの回路図である。

【００８１】まず、本実施の形態の半導体記憶装置の構
成を図７〜図１０に基づいて説明する。図７〜図１０か
ら分かるように、半導体基板１５１上には、絶縁膜１５
２が設けられている。上記絶縁膜１５２上には、導電性
を与える不純物を高濃度に含んだポリシリコン膜１３１
およびＰ型のウェル部分１３２がこの順に積層してい
る。なお、ポリシリコン層１３１は、シリサイド層また
はメタル層であってもよい。あるいは、ポリシリコン
層、シリサイド層、メタル層からなる積層膜であっても
よい。さらに、複数の素子分離領域１１６が図７におけ
る横方向に蛇行して延びるように形成されている（図７
中で、それぞれ蛇行した帯状の領域に斜線を施してい
る）。素子分離領域１１６の縦方向のピッチは２Ｆ（Ｆ
は最小加工ピッチ）に設定されている。ポリシリコン膜
１３１およびＰ型のウェル部分１３２は、素子分離領域
１１６および絶縁膜１５２によって、図７における横方
向に蛇行して延びる帯状に分離され、第３ビット線を構
成している。

【００８２】図７〜図１０を総合すれば分かるように、
上記Ｐ型のウェル部分１３２の蛇行の各折り返し個所
（コンタクト１１４、１１５に対応する部分）に、それ
ぞれ不純物拡散領域としてのＮ⁺拡散層１３３が形成さ
れている。各Ｎ⁺拡散層１３３は、このメモリの使用時
にビット線による選択に応じてソース領域またはドレイ
ン領域として働く。その時、隣り合うＮ⁺拡散層１３３
の間の領域がそれぞれチャネル領域となる。

【００８３】ポリシリコンからなる複数のワード線１１
１が、素子分離領域１１６が延びる方向に対し交差して
（図７における縦方向、望ましくは垂直方向に交差）延
びるように形成されている。ワード線１１１の横方向の
ピッチは２Ｆに設定されている。ワード線１１１で覆わ
れているＰ型のウェル部分１３２の上部は、チャネル領
域となっている。チャネル領域とワード線１１１とは、
トンネル酸化膜１２２、フローティングゲート１２１、
およびシリコン酸化膜１２３からなる積層膜により隔て
られている。このチャネル領域上でワード線１１１がコ
ントロールゲートの役割を果たしている。

【００８４】第１層メタルからなる複数の第１ビット線
１１２は、素子分離領域１１６が延びる方向（図７にお
ける横方向）に延びるように形成されている。第１ビッ
ト線１１２の縦方向のピッチは２Ｆに設定され、同一の
Ｐ型のウェル部分１３２内で蛇行の片側（図７では山
側）の折り返し個所に設けられたＮ⁺拡散層１３３上を
通るように設けられている。この第１ビット線１１２と
その直下に存するＮ⁺拡散層１３３とは、横方向に関し
てピッチ４Ｆで、第１ビット線コンタクト１１４により
接続されている。また、第２層メタルからなる複数の第
２ビット線１１３が、第１ビット線１１２と同じ方向で
第１ビット線の隙間となる位置に、第１ビット線と並行
に延びるように形成されている。第２ビット線１１３の
縦方向ピッチは２Ｆに設定され、同一のＰ型のウェル部
分１３２内で蛇行の他方の側（図７では谷側）の折り返
し個所に設けられたＮ⁺拡散層１３３上を通るように設
けられている。素子分離領域１１６が蛇行して形成され
ているのに対して第１ビット線１１２、第２ビット線１
１３は直線状に形成されている。この第２ビット線１１
３とその下方に存するＮ⁺拡散層１３３とは、横方向に
関してピッチ４Ｆで、第２ビット線コンタクト１１５に
より接続されている。第１および第２のビット線１１
２、１１３は、互いに層間絶縁膜１４１で分離された別
の配線層を用いて形成され、上述のようにそれぞれ必要
なところでコンタクト１１４、１１５を介してＮ⁺拡散
層１３３に接続されている。

【００８５】上記構成によれば、１つのメモリセルは図
７中に二点鎖線で示す平行四辺形１９１で表され、その
面積は４Ｆ²である。

【００８６】次に、本実施の形態の半導体記憶装置の回
路構成を図１１に基づいて説明する。このメモリセルア
レイは、いわゆるＡＮＤ型で配列されている。すなわ
ち、一本の第１ビット線と一本の第２ビット線が一対を
なしており、これらのビット線の間にｎ個のメモリ素子
が並列に接続されている。図１１では、例えば１番目の
ビット線対の第1ビット線をＢａ１、１番目のビット線
対の第２ビット線をＢｂ１と表記している。さらに、上
記ビット線対に接続されたメモリ素子が共有するＰ型の
ウェル領域は、第３ビット線となっている。図１１で
は、例えば１番目のビット線対に付随する第３ビット線
をＢｗ１と表記している。また、例えば１番目のビット
線対接続されているｎ番目のメモリセルをＭ１ｎと表記
している。各ビット線には選択トランジスタが設けられ
ている。図１１では、例えば１番目のビット線対の第１
ビット線選択トランジスタをＳＴＢａ１と表記してい
る。また、ｎ本のワード線が、各ビット線と垂直方向に
走り、メモリセルのゲート間を接続している。図１１で
は、各ワード線をＷ１〜Ｗｎで表記している。

【００８７】次に、本実施の形態の半導体記憶装置の動
作例を、図１１に基づいて説明する。例としてメモリ素
子の閾値の低い状態を書き込み状態とし、メモリセルの
閾値の高い状態を消去状態とする。また、例として、第
１ビット線にドレイン領域が接続され、第２ビット線に
ソース領域が接続されているとする。図１１において、
メモリセルＭ１２に書込む場合、ワード線Ｗ２に負電圧
（例えば−８Ｖ）を印加し、第１ビット線Ｂａ１および
第３ビット線Ｂｗ１に正電圧（例えば６Ｖ）を印加し、
さらに選択トランジスタＳＴＢａ１およびＳＴＢｗ１を
オン状態にする。この時、選択トランジスタＳＴＢｂ１
はオフ状態とする（ソース領域はオープンとなる）。こ
うすることにより、メモリセルＭ１２のコントロールゲ
ートとドレイン領域およびチャネル領域との間に高電圧
がかかり、ＦＮ（ファウラーノルドハイム）トンネリン
グによりフローティングゲートから電子が引き抜かれ、
書込みが行なわれる。

【００８８】一方消去は、図１１においてメモリセルＭ
１２を消去する場合、ワード線Ｗ２に正電圧（例えば１
０Ｖ）を印加し、第２ビット線Ｂｂ１に負電圧（例えば
−８Ｖ）を印加し、選択トランジスタＳＴＢｂ１をオン
状態にする。この時、選択トランジスタＳＴＢａ１はオ
フ状態にする（ドレイン領域はオープンとなる）。この
時さらに、第３ビット線Ｂｗ１には−８Ｖを印加し、選
択トランジスタＳＴＢｗ１をオン状態にする。ここで、
例えば他の第３ビット線および他の第２ビット線に接地
電位を印加し、それぞれの選択トランジスタをオンにす
る。こうすることにより、メモリセルＭ１２のコントロ
ールゲートとソース領域およびチャネル領域との間のみ
に高電圧がかかり、ＦＮトンネリングによりフローティ
ングゲートへ電子が注入され、メモリセルＭ１２が単独
で消去される。

【００８９】上記説明で明らかなように、本実施の形態
の半導体記憶装置は１ビット毎の書込みおよび消去が可
能である。１ビット毎の書込みおよび消去が可能となっ
た理由は、ウェル領域を第３のビット線としてビット線
毎に独立の電位を与えることを可能にしたためである。

【００９０】また、図１１においてメモリセルＭ１２の
データの読出しは、ワード線Ｗ２に正電圧（例えば３
Ｖ）を印加し、第１ビット線Ｂａ１に正電圧（例えば１
Ｖ）を印加し、さらに選択トランジスタＳＴＢａ１をオ
ン状態にする。この時、第２ビット線Ｂｂ１は接地電位
とし、選択トランジスタＳＴＢｂ１はオン状態として、
メモリセルＭ１２のソースを接地電位とする。こうする
ことにより、メモリセルＭ１２のデータを読み出すこと
ができる。

【００９１】なお、書込み、消去、読出しにおける各ノ
ードの電圧設定は、上記の電圧に限られるものではな
い。

【００９２】本実施の形態２の半導体記憶装置を形成す
る手順は、実施の形態１で説明した手順と同様である。

【００９３】本実施の形態２の半導体記憶装置であるメ
モリセルアレイは、実施の形態１のメモリセルアレイと
同様に、素子分離領域により分離されたウェル領域がビ
ット線の機能を持ち、上記ウェル領域はウェル部分と上
記ウェル部分の下方に隣接した導電性を与える不純物を
高濃度に含んだポリシリコン膜、シリサイド膜、メタル
膜、あるいはこれらの積層膜で形成されている。そのた
め、上記ビット線の遅延を著しく小さくすることができ
るので、書込み動作および消去動作の高速化が阻害され
るのを防ぐことができる。また、本実施の形態２の半導
体記憶装置であるメモリセルアレイは、１つのメモリセ
ルの面積が４Ｆ²と非常に小さいため、高集積化が可能
である。更にまた、本実施の形態２の半導体記憶装置で
あるメモリセルアレイは、１ビット毎の書込みおよび消
去が可能である。したがって、高速動作、高集積化、お
よび１ビット毎の書込みおよび消去が可能な半導体記憶
装置が提供される。 実施の形態３ 本実施の形態３の半導体記憶装置は、本実施の形態２の
半導体記憶装置において、第１、第２ビット線の一方を
共通のプレート電極とすることにより、構造を単純化し
たものである。

【００９４】本発明の実施の形態３について、図１２〜
図１８に基づいて説明すれば以下の通りである。

【００９５】図１２〜図１４は、本実施の形態の半導体
記憶装置であるメモリセルアレイの概略図である。図１
２は、平面の概略図である。図１３は図１２の切断面線
Ａ−Ａ’から見た断面図であり、図１４は図１２の切断
面線Ｂ−Ｂ’から見た断面図である。

【００９６】まず、本実施の形態の半導体記憶装置の構
成を図１２〜図１４に基づいて説明する。図１２〜図１
４から分かるように、半導体基板２５１上には、絶縁膜
２５２が設けられている。上記絶縁膜２５２上には、導
電性を与える不純物を高濃度に含んだポリシリコン膜２
３１およびＰ型のウェル部分２３２がこの順に積層して
いる。なお、ポリシリコン層２３１は、シリサイド層ま
たはメタル層であってもよい。あるいは、ポリシリコン
層、シリサイド層、メタル層からなる積層膜であっても
よい。さらに、複数の素子分離領域２１６は、図７に示
した素子分離領域１１６が蛇行するのに対して横方向に
ストレートに延びるように形成されている（図１２中
で、それぞれ帯状の領域に斜線を施している）。素子分
離領域２１６の縦方向のピッチは２Ｆ（Ｆは最小加工ピ
ッチ）に設定されている。ポリシリコン膜２３１および
Ｐ型のウェル部分２３２は、素子分離領域２１６および
絶縁膜２５２によって、図１２における横方向に延びる
帯状に分離され、第３ビット線を構成している。

【００９７】ポリシリコンからなる複数のワード線２１
１が、素子分離領域２１６が延びる方向に対して交差し
て（図１２における縦方向）延びるように形成されてい
る。ワード線２１１の横方向のピッチは２Ｆに設定され
ている。ワード線２１１で覆われているＰ型のウェル部
分２３２の上部は、チャネル領域となっている。チャネ
ル領域とワード線２１１とは、フローティングゲート２
２１を含む絶縁膜２２４により隔てられている。このチ
ャネル領域上でワード線２１１がコントロールゲートの
役割を果たしている。

【００９８】図１２〜図１４を総合すれば分かるよう
に、Ｐ型のウェル部分２３２の上部であってチャネル領
域以外の領域にはＮ⁺拡散層２３３が形成されている。
各Ｎ⁺拡散層２３３は、このメモリの使用時にビット線
による選択に応じてソース領域またはドレイン領域とし
て働く。その時、隣り合うＮ⁺拡散層２３３の間の領域
がそれぞれチャネル領域となる。

【００９９】第１層メタルからなる複数の第１ビット線
２１２が、素子分離領域２１６が延びる方向（図１２に
おける横方向）に延びるように形成されている。第１ビ
ット線２１２の縦方向のピッチは２Ｆに設定され、Ｐ型
のウェル部分２３２の上を通るように設けられている。
この第１ビット線２１２とその下方に存するＮ⁺拡散層
２３３とは、横方向に関してピッチ４Ｆで、第１ビット
線コンタクト２１４により接続されている。第１ビット
線２１２と接続されたＮ⁺拡散層２３３は、ソース・ド
レイン領域の一方となる。また、ポリシリコン膜からな
るプレート電極２１７は、第１ビット線コンタクト２１
４が接続されないＮ⁺拡散層２３３と接続されている。
プレート電極２１７と接続されたＮ⁺拡散層２３３は、
ソース・ドレイン領域の他方となる。プレート電極２１
７は、第１ビット線コンタクト２１４が存する領域では
孔２１８が開けられている。

【０１００】上述の様に、本実施の形態３の半導体記憶
装置は、実施の形態２の半導体記憶装置における第１、
第２ビット線の一方（上の例では第２ビット線）を共通
のプレート電極としているから、素子分離領域および第
３ビット線を直線状にすることができるのである。した
がって、メモリセルアレイの構造を単純化することがで
きる。上記構成によれば、１つのメモリセルは図１２中
に二点鎖線で示す矩形２９１で表され、その面積は４Ｆ
²である。

【０１０１】メモリセルアレイは、図１５〜図１７（図
１２〜図１４と同じ部品番号を使用）に示す形状であっ
てよい。図１５〜図１７に示すメモリセルアレイの場合
にはプレート電極２１７が短冊状を成しており、この短
冊型のプレート電極２１７がワード線２１１と同じ方向
にピッチ４Ｆで行並行に配列されている。そして、第１
ビット線コンタクト２１４は、プレート電極２１７の無
い領域（プレート電極２１７間）で上記ソース・ドレイ
ン領域の一方と接続されて、ワード線２１１の延在方向
にピッチ２Ｆで直線的に並んでいる。

【０１０２】次に、本実施の形態の半導体記憶装置の回
路構成を図１８に基づいて説明する。本実施の形態３の
メモリセルアレイの回路構成が、本実施の形態２のメモ
リセルアレイの回路構成と異なるのは、第２ビット線が
共通のプレート電極（Ｐｌｔと表記）となっていること
である。なお、図１８では選択トランジスタは省略して
いる。

【０１０３】本実施の形態３の半導体記憶装置を形成す
る手順は、プレート電極の形成を除いては実施の形態１
で説明した手順と同様である。

【０１０４】本実施の形態３のメモリセルアレイは、実
施の形態２のメモリセルアレイにおける第１、第２ビッ
ト線のいずれか一方を共通のプレート電極としているか
ら、メモリセルアレイの構造を単純化することができ
る。したがって、実施の形態２のメモリセルアレイで得
られる効果に加えて、歩留りの向上が達成される。 実施の形態４ 本実施の形態は、上記第２または第３の実施の形態の半
導体記憶装置におけるメモリ機能膜として、電荷をトラ
ップする膜を用いた半導体記憶装置に関する。本実施の
形態の半導体記憶装置におけるメモリセルアレイの基本
的構造は、図７〜図１０、図１２〜１３、図１５〜図１
７のいずれかと同じである。また、その回路図は、図１
１または図１８と同じである。したがって、上記メモリ
セルアレイの基本構造および回路動作についての説明は
省略する。

【０１０５】図１９は、図１１または図１８のメモリセ
ルＭ１２を構成するメモリ素子の模式的な断面図であ
る。５１は半導体基板、５２は絶縁膜、３１はポリシリ
コン膜、３２はＰ型のウェル部分、１６は素子分離領
域、３３はＮ⁺拡散層、１１はコントロールゲート、Ｗ
２はワード線、Ｂａ１は第１ビット線、Ｂｂ１は第２ビ
ット線（図１８ではプレート電極Ｐｌｔ）、Ｂｗ１は第
３ビット線をそれぞれ表している。

【０１０６】上記Ｐ型のウェル部分３２のチャネル領域
とコントロールゲート１１との間に、メモリ機能膜とし
て機能する電荷トラップ膜５８が形成されている。ここ
で、上記電荷トラップ膜とは、例えば、Ｓｉ₂Ｎ₄／Ｓｉ
Ｏ₂膜やＳｉＯ₂２／Ｓｉ₂Ｎ₄／ＳｉＯ₂膜（ＯＮＯ膜）
である。なお、これを用いた素子としては、例えば、Ｍ
ＮＯＳ、ＳＮＯＳ、ＳＯＮＯＳ等が挙げられる。ここで
は、シリコン窒化膜をＳｉ₂Ｎ₄とし、シリコン酸化膜を
ＳｉＯ₂としているが、これによって各元素の成分比が
限定されるものではない。また、電荷トラップ膜５８の
代りにヒステリシス特性を有する強誘電メモリ膜を用い
ても良い。

【０１０７】電荷保持のために電荷をトラップする膜を
用いた場合には、上記フローティングゲートして導電体
膜を使用した上記実施の形態２、３の半導体記憶装置に
比べて記憶電荷の漏れの問題が軽減される。したがっ
て、素子の信頼性を向上することができる。 実施の形態５ 本実施の形態は、上記第２または第３の実施の形態の半
導体記憶装置におけるフローティングゲート１２１、２
２１として、ナノメートルオーダーの寸法を有する半導
体または導体から成る微粒子（以下、離散ドットとい
う）を用いた半導体記憶装置に関する。本実施の形態の
半導体記憶装置におけるメモリセルアレイの基本的構造
は、図７〜図１０、図１２〜１３、図１５〜図２０のい
ずれかと同じである。また、その回路図は、図１１また
は図１８と同じである。したがって、上記メモリセルア
レイの基本構造および回路動作についての説明は省略す
る。

【０１０８】図２０は、図１１または図１８のメモリセ
ルＭ１２を構成するメモリ素子の模式的な断面図であ
る。上記Ｐ型のウェル部分３２のチャネル領域とコント
ロールゲート１１とを解離させる絶縁膜５７中には、フ
ローティングゲートとして機能する離散ドット５６が散
点状に形成されている。ここで、離散ドット５６の一例
としては、絶縁膜５７中に離散的に形成された導体また
は半導体によるドットが挙げられる。例えば、シリコン
酸化膜中に形成されたシリコンドットや金属ドット等で
ある。

【０１０９】本実施の形態における半導体記憶装置の作
成手順について説明する。本実施の形態における半導体
記憶装置の作成手順は、上記実施の形態２における作成
手順とは、フローティングゲートの形成手順においての
み異なる。離散ドット状のフローティングゲートは、例
えば、チャネル領域上に形成した酸化膜上に、ＬＰＣＶ
Ｄ法によってシリコン微結晶を形成し、さらにＣＶＤ法
によって酸化膜を形成すればよい。なお、離散ドット５
６は、規則正しく配列されていてもよいし、ランダムに
配置されていてもよい。また、図２１のように３次元的
に配列されていても良い。更には、図２２のように、フ
ローティングゲートは導電体膜５９と離散ドット５６と
で構成されていてもよい。図２３は、図２２で示すメモ
リ素子のメモリ機能膜をＣＶ測定したものである。図
中、ＶｇはＰ型のウェル領域３２に対してコントロール
ゲート１１に印加した電圧を、Ｃは単位ゲート面積当り
の容量をそれぞれ示している。印加電圧Ｖｇを＋３Ｖか
ら−３Ｖに走査し、その後−３Ｖから＋３Ｖに走査した
ところ明瞭なヒステリシス特性が得られた。これは、図
２２で示すメモリ素子がメモリ動作可能であることを示
している。

【０１１０】以上のごとく、本実施の形態における半導
体記憶装置によれば、フローティングゲートとして離散
ドット５６を用いているので、上記フローティングゲー
トとして導電体膜を使用した上記実施の形態２、３の半
導体記憶装置に比べて記憶電荷の漏れの問題が軽減され
る。したがって、素子の信頼性を向上することができ
る。また、離散ドット５６を用いたメモリ機能膜の一形
態である量子ドットメモリ機能膜を用いた場合、上記書
込みおよび消去に直接トンネリングを用いることができ
るため、低電圧動作によって素子の劣化を抑制し、信頼
性を向上することができるのである。更にまた、上記書
込みおよび消去に直接トンネリングを用いた場合、メモ
リ素子単体では上記書込みおよび消去に要する時間を大
幅に減少させることができるが、この時、ウェル領域か
らなるビット線の遅延時間を短くすることの効果はいっ
そう重要となる。したがって、本実施の形態の半導体記
憶装置によれば、ウェル領域からなるビット線の遅延時
間が短いことの利点を十分に生かすことが可能である。

【０１１１】

【発明の効果】以上より明らかなように、第１の発明の
半導体記憶装置によれば、ビット線として機能するウェ
ル領域の側面および下側が絶縁膜によって囲われてい
る。したがって、従来技術で問題となっていたウェル領
域間の耐圧が大幅に向上している。したがって、微細化
が進行しても信頼性の高い半導体記憶装置が提供され
る。

【０１１２】１実施の形態によれば、絶縁膜によって互
いに電気的に分離された上記ウェル領域は、ウェル部分
と上記ウェル部分の下方に隣接した導電性を与える不純
物を高濃度に含む半導体層により形成されている。その
ため、上記ウェル領域を実質的に低抵抗化することがで
きる。それゆえ、上記ウェル領域をビット線として用い
るメモリセルアレイにおいては、上記ウェル領域からな
るビット線の遅延を著しく小さくすることができるの
で、書込み動作および消去動作の高速化が阻害されるの
を防ぐことができる。したがって、高速動作可能な半導
体記憶装置が提供される。

【０１１３】更には、上記導電性を与える不純物を高濃
度に含む半導体層は、上記ウェル領域の下層部に存在す
るのであるから、メモリ素子のチャネル領域、ソース・
ドレイン領域が形成される上記ウェル領域の上層部にお
いては、不純物濃度が必要以上に濃くなるのを防ぐこと
ができる。したがって、メモリ素子の閾値を適正に保
ち、上記ウェル領域と上記ソース・ドレイン領域との間
の接合容量を小さく保つことができる。

【０１１４】１実施の形態によれば、上記ウェル領域の
最下層部には非常に低抵抗なシリサイド層が形成されて
いるので、上記ウェル領域からなるビット線の遅延を更
に小さくすることができる。したがって、書込み動作お
よび消去動作の更なる高速化を図ることが可能となる。

【０１１５】また、第２の発明の半導体記憶装置の形成
方法によれば、上記第１の溝には上記第２の絶縁膜が埋
め込まれて素子分離領域となるべき領域が形成され、上
記第２の溝には導電性を与える不純物を高濃度に含む半
導体膜が埋めこまれる。その後、上記第３の絶縁膜を介
して上記支持基板を貼り合わせ、上記第２の絶縁膜をス
トッパーとして上記半導体基板の裏面を研磨する。これ
により、下層部では導電性を与える不純物を高濃度に含
み、上層部では不純物濃度が薄くて結晶性がよい、互い
に分離された複数の半導体層を形成することができる。
そのため、上記互いに分離された複数の半導体層をウェ
ル領域とし、上記ウェル領域をビット線とすることによ
って低抵抗なビット線が得られ、かつ上記半導体層の上
部には導電性を与える不純物がほとんど導入されないの
で、ウェル領域の不純物濃度制御が容易となる。したが
って、比較的容易な工程で、特性の良い、半導体記憶装
置が提供される。

【０１１６】また、第３の発明の半導体記憶装置の形成
方法によれば、簡便なイオン注入により上記高濃度不純
物層を形成した後、上記第３の絶縁膜を介して上記支持
基板を貼り合わせ、上記第２の絶縁膜をストッパーとし
て上記半導体基板の裏面を研磨する。これにより、下層
部では導電性を与える不純物を高濃度に含み、上層部で
は不純物濃度が薄くて結晶性がよい、互いに分離された
複数の半導体層を形成することができる。したがって、
より簡便な手順で上記第２の発明の半導体記憶装置の形
成方法と同様な作用・効果を得ることができる。

【０１１７】また、第４の発明の半導体記憶装置によれ
ば、絶縁膜によって互いに電気的に分離された上記ウェ
ル領域の下層部には、上記シリサイド層が形成されてい
る。そのため、上記ウェル領域の抵抗を著しく小さくす
ることができる。それゆえ、上記ウェル領域をビット線
として用いるメモリセルアレイにおいては、上記ウェル
領域からなるビット線の遅延を著しく小さくすることが
できるので、書込み動作および消去動作の高速化が阻害
されるのを防ぐことができる。したがって、高速動作可
能な半導体記憶装置が提供される。

【０１１８】更には、シリサイド層の膜厚は薄いので素
子分離領域の深さを浅くすることができる。素子分離領
域の深さを浅くすることができれば、素子分離幅と素子
分離深さのアスペクト比を小さくすることができる。し
たがって、素子の微細化が容易となる。

【０１１９】また、第５の発明の半導体記憶装置の形成
方法によれば、露出した上記半導体基板の表面に直接シ
リサイド層を形成しているので、第２の発明の半導体記
憶装置の形成方法のように不純物を高濃度に含む半導体
層を埋め込む必要がない。また、シリサイド層の膜厚は
薄いので素子分離領域の深さを浅くすることができ、上
記第１の溝を第２の絶縁膜で埋める工程（素子分離領域
を形成する工程）が容易になる。したがって、製造工程
がより簡略化される。

【０１２０】更には、下部に非常に低抵抗なシリサイド
層が埋めこまれているにもかかわらず、素子の特性に悪
影響を与える不純物濃度が極めて薄くて結晶性がよい、
互いに分離された複数の半導体層を形成することができ
る。そのため、上記互いに分離された複数の半導体層を
ウェル領域とし、上記ウェル領域をビット線とすること
によって非常に低抵抗なビット線が得られる。したがっ
て、比較的容易な工程で、特性の良い、半導体記憶装置
が提供される。

【０１２１】また、第６の発明の半導体記憶装置によれ
ば、絶縁膜によって互いに電気的に分離された上記ウェ
ル領域の下層部には、上記メタル層が形成されている。
そのため、上記ウェル領域の抵抗を極めて小さくするこ
とができる。それゆえ、上記ウェル領域をビット線とし
て用いるメモリセルアレイにおいては、上記ウェル領域
からなるビット線の遅延を極めて小さくすることができ
るので、書込み動作および消去動作の高速化が阻害され
るのを防ぐことができる。したがって、高速動作可能な
半導体記憶装置が提供される。

【０１２２】更には、メタル層は非常に低抵抗であるた
め、その膜厚を薄くすることができる。それゆえ、素子
分離領域の深さを浅くすることができる。素子分離領域
の深さを浅くすることができれば、素子分離幅と素子分
離深さのアスペクト比を小さくすることができる。した
がって、素子の微細化が容易となる。

【０１２３】また、第７の発明の半導体記憶装置の形成
方法によれば、下部に極めて低抵抗なメタル層が埋めこ
まれているにもかかわらず、素子の特性に悪影響を与え
る不純物濃度が極めて薄くて結晶性がよい、互いに分離
された複数の半導体層を形成することができる。そのた
め、上記互いに分離された複数の半導体層をウェル領域
とし、上記ウェル領域をビット線とすることによって極
めて低抵抗なビット線が得られる。したがって、比較的
容易な工程で、特性の良い、半導体記憶装置が提供され
る。

【０１２４】１実施の形態によれば、１つのメモリセル
の面積が４Ｆ²（Ｆは最小加工ピッチ）と非常に小さい
ため、高集積化が可能である。更にまた、上記実施の形
態によれば、１ビット毎の書込みおよび消去が可能であ
る。したがって、高速動作、高集積化、および１ビット
毎の書込みおよび消去が可能な半導体記憶装置が提供さ
れる。

【０１２５】１実施の形態によれば、上記第１、第２ビ
ット線のいずれか一方を共通のプレート電極としている
から、メモリセルアレイの構造を単純化することができ
る。したがって、歩留りの向上が達成される。

【０１２６】１実施の形態によれば、上記メモリ機能膜
は、シリコン窒化膜とシリコン酸化膜との積層膜であ
り、電荷をトラップする機能を有する。そのため、導電
体膜をフローティングゲートとした場合に比べて記憶電
荷の漏れの問題が軽減される。したがって、素子の信頼
性を向上することができる。

【０１２７】１実施の形態によれば、上記メモリ機能膜
は、半導体あるいは導体からなる微粒子を散点状に含む
絶縁膜であるので、導電体膜をフローティングゲートと
した場合に比べて記憶電荷の漏れの問題が軽減される。
したがって、素子の信頼性が向上する。

【０１２８】１実施の形態によれば、上記メモリ機能膜
として、半導体あるいは導体から成る膜と半導体あるい
は導体から成る微粒子との複合体を用いているので、ウ
ェル領域に対するワード線への印加電圧が±３Ｖで書き
込みが行なわれる。したがって、低電圧での書込み、消
去が可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置をメモ
リトランジスタワード線に沿って切断した時の断面図で
ある。

【図２】本発明の実施の形態１の半導体記憶装置をビッ
ト線方向に切断した時の断面図である。

【図３】本発明の実施の形態１の半導体記憶装置の回路
図である。

【図４】本発明の実施の形態１の半導体記憶装置を形成
する手順を説明する図である。

【図５】本発明の実施の形態１の半導体記憶装置を形成
する手順を説明する図である。

【図６】本発明の実施の形態１の半導体記憶装置を形成
する他の手順を説明する図である。

【図７】本発明の実施の形態２の半導体記憶装置の平面
の概略図である。

【図８】図５の切断面線Ａ−Ａ’から見た断面図であ
る。

【図９】図５の切断面線Ｂ−Ｂ’から見た断面図であ
る。

【図１０】図５の切断面線Ｃ−Ｃ’から見た断面図であ
る。

【図１１】本発明の実施の形態２の半導体記憶装置の回
路図である。

【図１２】本発明の実施の形態３の半導体記憶装置の平
面の概略図である。

【図１３】図１０の切断面線Ａ−Ａ’から見た断面図で
ある。

【図１４】図１０の切断面線Ｂ−Ｂ’から見た断面図で
ある。

【図１５】本発明の実施の形態３の半導体記憶装置の変
形の平面の概略図である。

【図１６】図１３の切断面線Ａ−Ａ’から見た断面図で
ある。

【図１７】図１３の切断面線Ｂ−Ｂ’から見た断面図で
ある。

【図１８】本発明の実施の形態３の半導体記憶装置の回
路図である。

【図１９】本発明の実施の形態４の半導体記憶装置を構
成するメモリ素子の模式的な断面図である。

【図２０】本発明の実施の形態５の半導体記憶装置を構
成するメモリ素子の模式的な断面図である。

【図２１】本発明の実施の形態５の半導体記憶装置を構
成するメモリ素子の第１の変形の模式的な断面図であ
る。

【図２２】本発明の実施の形態５の半導体記憶装置を構
成するメモリ素子の第２の変形の模式的な断面図であ
る。

【図２３】本発明の実施の形態５の半導体記憶装置を構
成するメモリ素子の第２の変形のメモリ膜のＣＶ特性で
ある。

【図２４】従来技術の半導体記憶装置の回路図である。

【図２５】従来技術の半導体記憶装置をメモリトランジ
スタワード線に沿って切断した時の断面図である。

【図２６】従来技術の半導体記憶装置をビット線方向に
切断した時の断面図である。

【符号の説明】

１１１…ワード線 １１２…第１ビット線 １１３…第２ビット線 １１６、３１６…素子分離領域 １３１、３３１…ポリシリコン膜 １３２、３３２…ウェル部分 １３３…Ｎ⁺拡散層 １５１、３５１…半導体基板 １５２、３５２…絶縁膜

フロントページの続き Ｆターム(参考） 5F083 EP02 EP17 EP18 EP22 EP23 EP32 EP76 ER06 ER15 ER19 ER30 FR05 GA02 GA03 GA06 HA02 JA35 KA07 KA08 LA01 LA12 LA20 LA21 NA01 PR40 ZA28 5F101 BA01 BA45 BA46 BA54 BA62 BB02 BB05 BC02 BD02 BD10 BD22 BD30 BD31 BD34 BD35 BD36 BE02 BE05 BE07 BF08 BF09

Claims (13)

【特許請求の範囲】
1. 【請求項１】 複数のウェル領域に複数のメモリセルを
   行列状に配置してなるメモリセルアレイを有する半導体
   記憶装置であって、 上記複数のウェル領域は側面および下側が絶縁膜によっ
   て囲われ、互いに電気的に分離されたことを特徴とする
   半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、上記ウェル領域の下層部には導電性を与える不純物
   が１×１０²⁰ｃｍ^-3以上の濃度で存する半導体層が形成
   されていることを特徴とする半導体記憶装置。
3. 【請求項３】 複数のウェル領域は側面および下側が絶
   縁膜によって囲われ、互いに電気的に分離されており、
   さらに上記ウェル領域の下層部には導電性を与える不純
   物が１×１０²⁰ｃｍ^-3以上の濃度で存する半導体層が形
   成されていることを特徴する半導体記憶装置の形成方法
   であって、 半導体基板に第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の一部および上記半導体基板の一部を
   エッチングにより除去して第１の溝を形成する工程と、 上記第１の溝を第２の絶縁膜で埋める工程と、 上記第１の絶縁膜を選択的に除去して上記半導体基板の
   表面を露出させ、第２の溝を形成する工程と、 上記第２の溝を、導電性を与える不純物の濃度が１×１
   ０²⁰ｃｍ^-3以上の半導体膜で埋める工程と、 上記第２の絶縁膜および上記半導体膜上に第３の絶縁膜
   を形成する工程と、 上記第３の絶縁膜上に支持基板を貼り合わせる工程と、 上記半導体基板の裏面を上記第２の絶縁膜が露出するま
   で研磨して、上記ウェル領域となるべき互いに分離され
   た複数の半導体層を形成する工程とを含むことを特徴と
   する半導体記憶装置の形成方法。
4. 【請求項４】 複数のウェル領域は側面および下側が絶
   縁膜によって囲われ、互いに電気的に分離されており、
   さらに上記ウェル領域の下層部には導電性を与える不純
   物が１×１０²⁰ｃｍ^-3以上の濃度で存する半導体層が形
   成されていることを特徴する半導体記憶装置の形成方法
   であって、 半導体基板に第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の一部および上記半導体基板の一部を
   エッチングにより除去して第１の溝を形成する工程と、 上記第１の溝を第２の絶縁膜で埋める工程と、 上記第１の絶縁膜を除去して上記半導体基板の表面を露
   出させる工程と、 上記半導体基板の表面付近に、イオン注入により導電性
   を与える不純物の濃度が１×１０²⁰ｃｍ^-3以上である高
   濃度不純物層を形成する工程と、 上記第２の絶縁膜および上記半導体基板の表面上に第３
   の絶縁膜を形成する工程と、 上記第３の絶縁膜上に支持基板を貼り合わせる工程と、 上記半導体基板の裏面を上記第２の絶縁膜が露出するま
   で研磨して、上記ウェル領域となるべき互いに分離され
   た複数の半導体層を形成する工程とを含むことを特徴と
   する半導体記憶装置の形成方法。
5. 【請求項５】 複数のウェル領域に複数のメモリセルを
   行列状に配置してなるメモリセルアレイを有する半導体
   記憶装置であって、 上記複数のウェル領域は側面および下側が絶縁膜によっ
   て囲われ、互いに電気的に分離されており、 上記ウェル領域の下層部にはシリサイド層が形成されて
   いることを特徴とする半導体記憶装置。
6. 【請求項６】 複数のウェル領域は側面および下側が絶
   縁膜によって囲われ、互いに電気的に分離されており、
   さらに上記ウェル領域の下層部にはシリサイド層が形成
   されていることを特徴とする半導体記憶装置の形成方法
   であって、 半導体基板に第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の一部および上記半導体基板の一部を
   エッチングにより除去して第１の溝を形成する工程と、 上記第１の溝を第２の絶縁膜で埋める工程と、 上記第１の絶縁膜を除去して上記半導体基板の表面を露
   出させる工程と、 露出した上記半導体基板の表面にシリサイド層を形成す
   る工程と、 上記第２の絶縁膜および上記半導体基板の表面上に第３
   の絶縁膜を形成する工程と、 上記第３の絶縁膜上に支持基板を貼り合わせる工程と、 上記半導体基板の裏面を上記第２の絶縁膜が露出するま
   で研磨して、上記ウェル領域となるべき互いに分離され
   た複数の半導体層を形成する工程とを含むことを特徴と
   する半導体記憶装置の形成方法。
7. 【請求項７】 複数のウェル領域上に複数のメモリセル
   を行列状に配置してなるメモリセルアレイを有する半導
   体記憶装置であって、 上記複数のウェル領域は側面および下側が絶縁膜によっ
   て囲われ、互いに電気的に分離されており、 上記ウェル領域の下層部にはメタル層が形成されている
   ことを特徴とする半導体記憶装置。
8. 【請求項８】 複数のウェル領域は側面および下側が絶
   縁膜によって囲われ、互いに電気的に分離されており、
   さらに上記ウェル領域の下層部にはメタル層が形成され
   ていることを特徴とする半導体記憶装置の形成方法であ
   って、 半導体基板に第１の絶縁膜を形成する工程と、 上記第１の絶縁膜の一部および上記半導体基板の一部を
   エッチングにより除去して第１の溝を形成する工程と、 上記第１の溝を第２の絶縁膜で埋める工程と、 上記第１の絶縁膜を選択的に除去して上記半導体基板の
   表面を露出させ、第２の溝を形成する工程と、 上記第２の溝をメタル膜で埋める工程と、 上記第２の絶縁膜および上記半導体膜上に第３の絶縁膜
   を形成する工程と、 上記第３の絶縁膜上に支持基板を貼り合わせる工程と、 上記半導体基板の裏面を上記第２の絶縁膜が露出するま
   で研磨して、上記ウェル領域となるべき互いに分離され
   た複数の半導体層を形成する工程とを含むことを特徴と
   する半導体記憶装置の形成方法。
9. 【請求項9】 請求項１あるいは2、５、７のいずれかに
   記載の半導体記憶装置において、 第１の方向に蛇行して延びる素子分離領域が上記第１の
   方向に対して交差する第２の方向に並んで形成されて、
   隣り合う素子分離領域の間にそれぞれ上記第１の方向に
   蛇行して延びる上記ウェル領域が定められ、 上記各ウェル領域内の蛇行の各折り返し個所に、それぞ
   れソース領域またはドレイン領域として機能する不純物
   拡散領域が形成されて、同一のウェル領域内で隣り合う
   上記不純物拡散領域の間にそれぞれチャネル領域が定め
   られ、 上記第２の方向に延びる複数のワード線が、それぞれメ
   モリ機能を有する膜を介して各ウェル領域内のチャネル
   領域上を通るように設けられ、 上記第１の方向に延びる第１のビット線が、同一のウェ
   ル領域内の蛇行の片側の折り返し個所に設けられた上記
   不純物拡散領域上を通るように設けられるとともに、上
   記第１の方向に延びる第２のビット線が、同一のウェル
   領域内の蛇行の他方の側の折り返し個所に設けられた上
   記不純物拡散領域上を通るように設けられ、 上記第１のビット線、第２のビット線がそれぞれ下方に
   存する上記不純物拡散領域とコンタクト孔を介して接続
   されていることを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項１あるいは２、５、７のいずれ
    かに記載の半導体記憶装置において、 第１の方向に延在する素子分離領域が第１の方向に対し
    て交差する第２の方向に並んで形成されると共に、隣り
    合う素子分離領域の間にそれぞれ上記第１の方向に延在
    する上記ウェル領域が定められ、 上記第２の方向に延在するワード線が上記第１の方向に
    並んで形成されると共に、各ワード線の間に位置する上
    記ウェル領域内にそれぞれソース領域またはドレイン領
    域として機能する不純物拡散領域が形成され、同一のウ
    ェル領域内で隣り合う上記不純物拡散領域の間にそれぞ
    れチャネル領域が定められ、 上記ワード線は、それぞれメモリ機能を有するメモリ膜
    を介して各チャネル領域上に配置されており、 上記第１の方向に延在する複数のビット線が上記各ウェ
    ル領域の上方に形成されると共に、下方に位置する上記
    各ウェル領域内の上記不純物拡散領域に１つ置きにコン
    タクト孔を介して接続され、 上記ビット線の下側にプレート電極が形成されると共
    に、上記ビット線が接続されていない不純物拡散領域に
    接続されており、 上記コンタクト孔は、上記プレート電極に設けられた孔
    あるいはスリット部を通るように設けられていることを
    特徴とする半導体記憶装置。
11. 【請求項１１】 請求項９あるいは請求項１０に記載の
    半導体記憶装置において、 上記メモリ機能膜は、シリコン窒化膜とシリコン酸化膜
    との積層膜であることを特徴とする半導体記憶装置。
12. 【請求項１２】 請求項９あるいは請求項１０に記載の
    半導体記憶装置において、 上記メモリ機能膜は、半導体あるいは導体から成る微粒
    子を散点状に含む絶縁膜であることを特徴とする半導体
    記憶装置。
13. 【請求項１３】 請求項９あるいは請求項１０に記載の
    半導体記憶装置において、 上記メモリ機能膜は、半導体あるいは導体から成る膜と
    半導体あるいは導体から成る微粒子とを含む絶縁膜であ
    ることを特徴とする半導体記憶装置。