JPH10256556A

JPH10256556A - 半導体装置及びその製造方法

Info

Publication number: JPH10256556A
Application number: JP6120297A
Authority: JP
Inventors: Takashi Yamada; 敬山田; Shigeru Kawanaka; 繁川中; Shigeyoshi Watanabe; 重佳渡辺; Kazuya Matsuzawa; 一也松澤; Yukito Owaki; 幸人大脇
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-14
Filing date: 1997-03-14
Publication date: 1998-09-25

Abstract

(57)【要約】【課題】高速動作が可能な半導体装置を提供するこ
と、加えて、ＳＯＩウェハの汚染と結晶欠陥を抑制し、
ＳＯＩ型ＭＯＳＦＥＴのボディ領域の電位を制御可能に
し、及びＳＯＩ型ＭＥＳＦＥＴのキャリアの移動度の低
下を抑制する半導体装置及びその製造方法を提供するこ
と。【解決手段】半導体基板（１）上に埋め込み絶縁膜
（２）を有し、前記埋め込み絶縁膜（２）上に半導体層
（３）を有する半導体装置において、ソース（６−１）
とドレイン（６−２）の少なくとも一方よりも厚い膜厚
を有し、コンタクト（９−２）により所定の電位が与え
られるボディ領域（７）を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係わ
り、特にＳＯＩ（Silicon On Insulator）基板を用いた
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】ＳＯＩ型のＦＥＴ（Field Effect Trans
istor ）は、微細化に優れ・高速動作が可能である。こ
のＳＯＩ型ＭＯＳＦＥＴは、酸化シリコンなどの絶縁膜
上に形成されたシリコンなどの半導体薄膜の表面をチャ
ネルとしており、シリコン膜厚の薄膜化により容易にソ
ース・ドレイン拡散層深さを浅く形成できることから短
チャネル効果に強く、また、ソース・ドレイン拡散層の
ほとんどの部分が絶縁膜で覆われているため寄生容量が
小さいなどの特徴をもつ。このため、ＳＯＩ型ＭＯＳＦ
ＥＴは、バルクＭＯＳＦＥＴに比べて微細なＭＯＳＦＥ
Ｔが実現できるとともに、また、それを用いた回路はバ
ルクＭＯＳＦＥＴを用いた回路にくらべ、より低消費電
力での高速動作が可能となる。また、ＤＲＡＭ（Dynami
c Random Access Memory）のトランスファー・ゲートと
して用いた場合、α線耐性にも優れている。さらに、Ｃ
ＭＯＳ（Complementary Metal Oxide Semiconductor ）
を構成した場合、ラッチアップを防げる。

【０００３】ＳＯＩ型ＭＯＳＦＥＴでは、ゲートとソー
ス・ドレインおよび絶縁膜で囲まれたチャネル形成領域
（以下、「ボディ」と称する）は外部から電位を与えず
フローティングな状態で用いるのが一般的であるが、ホ
ットキャリア効果により発生した多数キャリアがボディ
に蓄積すること等による基板浮遊効果により、トランジ
スタ特性が変動してしまうという欠点がある。

【０００４】従って、ボディに電極を形成し固定電位を
与える提案がなされている。特に、個々のトランジスタ
のボディ電極とゲート電極とを短絡した構成により、
０．５Ｖ程度の低電圧動作を可能にしたＳＯＩ型ＭＯＳ
ＦＥＴ（以下、「ボディ制御型ＳＯＩ型ＭＯＳＦＥＴ」
と称する）の提案が注目されている。このボディ制御型
では、ゲートとボディに同電位を与えて、トランジスタ
の動作に際してゲート電位のみならず基板バイアスを変
化させている。このため、いわゆる基板バイアス効果に
より、トランジスタのオン時にはしきい値を下げ、トラ
ンジスタのオフ時にはしきい値を上げることができる。
このため、低電圧動作でも十分な駆動能力を得るために
オン時のしきい値を下げても、オフ時にはしきい値を上
げてリーク電流を押さえることが可能となる。あるい
は、逆に、消費電力を充分抑制するために、オフ時に高
めのしきい値を設定しても、オン時にはしきい値を下げ
て従来に比べ大きな駆動能力を得ることができる。しか
し、上記のようなボディ制御型の構成では、ボディへの
電位を与えるためのコンタクトが必要となる。

【０００５】図１２（ａ）には、ボディコンタクトを有
する従来の典型的なＳＯＩ型ＭＯＳＦＥＴの平面パ夕一
ン図、図１２（ｂ）及び（ｃ）はそれぞれ図１２（ａ）
中の１２Ｂ−１２Ｂ、１２Ｃ−１２Ｃ断面図である。

【０００６】図１２に示す様に、基板１上に絶縁膜２が
形成されており、その上に、半導体層３が形成されてい
る。半導体層３には、ソース・ドレイン拡散層６−１、
６―２が形成されていて、その間には、チャネル領域７
（以下、「ボディ領域」とも称する）が形成されてい
る。また、ゲート電極５は、絶縁膜４を介して、チャネ
ル領域７の上部に形成されている。ボディコンタクト領
域９−２は、ゲート電極５下のボディ領域７からチャネ
ル幅方向の素子領域端からボディ電極部７−１を引き出
して形成している。また、ゲート電極５とボディ領域７
とはコンタクト９−１、９−２で共通の配線１０−１に
接続されており、ソース・ドレイン拡散層６−１、６−
２はそれぞれコンタクト９−３、９−４によって、配線
１０−２、１０−３に接続されている。

【０００７】しかし、このようにボディコンタクト領域
がゲート電極へのコンタクトと同様にチャネル幅方向端
に形成されると、チャネル幅の増大に伴い、ボディコン
タクト９−２から離れたボディ領域７への電位の遅延が
無視出来なくなる。このことは、短チャネル長化により
チャネル長方向に切断した時のボディの断面積が小さく
なること、しきい値の低電圧化のためにはチャネル不純
物濃度を高く出来ないことなどが、素子の微細化が進む
につれて益々顕著なものとなってくる。

【０００８】これに対して、ゲート電極の場合は金属な
どの低抵抗材料により遅延をほとんどなくすことができ
るので、結果として、ゲート電極の電位とボディ領域の
電位との伝播時間の差が大きくなるため、ボディ制御型
の両電位の制御による本来の動作が損なわれる問題が発
生する。

【０００９】図１３及び図１４に、それぞれ、他のＳＯ
Ｉ型のＭＯＳ型ＦＥＴとＭＥＳ（MEtal Semiconductor
）型ＦＥＴを示す。図１３及び図１４において、図１
２と同じ部分には、同じ符号を付し詳細な説明は省略す
る。図１３は、図１２と同じ構造であるが、図１４は、
チャネル領域７の上部にエピタキシャル層を形成し、シ
ョットキー型ＦＥＴとなっている。

【００１０】ここで、従来では、シリコン基板の鉄、ニ
ッケル、銅などの汚染が埋め込み酸化膜と素子分離領域
を介して、ボディ領域に拡散すること、また、ボディ領
域に応力が発生し、結晶欠陥を発生させることなどの問
題があった。

【００１１】また、従来のＳＯＩ型ＭＯＳＦＥＴでは、
ＳＯＩ層の電位を制御する場合に、上記のようにボディ
領域に電極をつけることが提案されている。この場合に
おいて、従来技術のＳＯＩ型ＭＯＳＦＥＴでは、図１２
のチャネル領域７が空乏化する。空乏層が埋め込み絶縁
膜２に到達すると、ボディコンタクト９−２の電位は、
チャネル領域７に伝達しない。

【００１２】また、従来技術のＳＯＩ型ＭＥＳＦＥＴで
は、図１４のチャネル領域７の上部に空乏層が広がり、
空乏層が埋め込み酸化膜２上面形成されるチャネル幅を
制御する。しかし、埋め込み酸化膜の界面は荒れてお
り、キャリアの移動度が低下する。その結果、駆動力が
低下する。

【００１３】

【発明が解決しようとする課題】上記のように、従来の
半導体装置では、素子の微細化とともに、ボディ電位の
チャネル幅方向への伝達遅延がゲート電極のそれに比べ
て大きくなり、ボディを制御する本来の動作を高速に行
うことが困難であった。

【００１４】素子の形成時における基板の汚染と結晶欠
陥が発生するという問題があった。更には、ＳＯＩ型Ｍ
ＯＳＦＥＴにおいては、ＳＯＩ層の電位を制御不可能で
あり、ＳＯＩ型ＭＥＳＦＥＴにおいては、キャリアの移
動度が低下するという問題があった。

【００１５】本発明は、高速動作が可能な半導体装置を
提供すること、加えて、ＳＯＩウェハの汚染と結晶欠陥
を抑制し、ＳＯＩ型ＭＯＳＦＥＴのボディ領域の電位を
制御可能にし、及びＳＯＩ型ＭＥＳＦＥＴのキャリアの
移動度の低下を抑制する半導体装置及びその製造方法を
提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。本発明では、
半導体基板上に埋め込み絶縁膜を有し、前記埋め込み絶
縁膜上に半導体層を有する半導体装置において、（１）ソース・ドレイン拡散層深さよりも厚いボディ領
域を設けた。すなわち、ソースとドレインの少なくとも
一方よりも厚い膜厚を有し、コンタクトにより所定の電
位が与えられるボディ領域を具備したことを特徴とす
る。これにより、チャネル長によらずボディ断面積を確
保できるため、ボディのチャネル隔方向の配線抵抗を増
大させずに素子の微細化が可能となる。

【００１７】（２）ボディコンタクト引き出し領域をチ
ャネル幅方向チャネルに平行に形成した。すなわち、前
記半導体層内に形成されたトランジスタのチャネル幅方
向に平行にボディ領域が形成されていることを特徴とす
る。これによりチャネル幅が増大しても、それに伴って
ボディコンタクト引き出し領域も増大するため、チャネ
ル幅方向への遅延が無視できる。

【００１８】（３）ボディ領域にゲート電極材を貼り付
けている。すなわち、ゲート電極として使用する配線材
をボディ領域に電位を与えるコンタクト領域に接続した
ことを特徴とする。これにより、ボディのチャネル幅方
向の配線抵抗とゲート電極の配線抵抗とが、ほぼ同じに
なるため、ゲート電位とボディ電位の伝達遅延の差が生
じないので、動作上の問題が起こらない。

【００１９】（４）ボディ領域からの引き出し部を完全
にソースドレインと絶縁している。すなわち、前記半導
体層内に形成されたトランジスタのソース・ドレイン部
と、ボディ領域にボディ電位を与えるボディ電極部と、
の間にチャネル領域が形成されていることを特徴とす
る。これにより、ボディからの引き出し電極を形成して
も、ソース、ドレイン、ボディそれぞれの寄生容量が増
大せず素子の性能を劣化させずに済む。

【００２０】（５）ボディコンタクトやボディへの低抵
抗材の貼り付け領域をトランジスタとして機能するゲー
ト電極パターンとオーバーラップして形成する。すなわ
ち、埋め込み絶縁膜上に形成されたゲート電極と、絶縁
膜を介して前記ゲート電極上に形成されたソース・ドレ
イン領域と、前記ソース・ドレイン領域の間に配置され
たチャネル領域に接続され、前記チャネル領域にボディ
電位を与えるボディ電極部とを具備することを特徴とす
る。これにより、、ボディへのコンタクトや低抵抗材の
導入に際し、パターンサイズを増大させずに済む。

【００２１】（６）埋め込み絶縁膜中またはその表面
に、埋め込み絶縁膜とは材質の異なる別種絶縁膜、導
体、窒化膜のいずれかを少なくとも一層有することを特
徴とする。又は、埋め込み絶縁膜中に多結晶シリコン層
を少なくとも一層有することを特徴とする。このよう
に、埋め込み絶縁膜の表面、または内部に導体または埋
め込み絶縁膜とは異なる種類の別種絶縁膜を形成するこ
とにより、埋め込み絶縁膜中または表面の導体または別
種絶縁膜が汚染の拡散に対して障壁となり、また応力を
緩和する。従って、ＳＯＩウェハにおいて、汚染と結晶
欠陥を抑制することができる。

【００２２】また、（６）に示すような構成であれば、
ＳＯＩ型ＭＯＳＦＥＴにおいては、ＳＯＩ層の電位を制
御可能にするので、移動度の低下を抑制することができ
る。更に、導体または別種絶縁膜に空乏化を抑制する電
荷を書き込むので、空乏化が抑制され、ＳＯＩ層の電位
の制御が可能となる。ＳＯＩ型ＭＥＳＦＥＴにおいて
は、チャネルが下地酸化（絶縁）膜界面から離されるの
で、移動度の低下を抑制できる。

【００２３】また、本発明の半導体装置により電界効果
トランジスタを形成することも可能であり、この場合に
は、（ａ）（６）に示す半導体装置において、前記埋め込
み絶縁膜上に絶縁ゲート型トランジスタが形成された電
界効果トランジスタであること。なお、この電界効果ト
ランジスタは、ショットキーゲート型トランジスタであ
っても良い。（ｂ）（ａ）の電界効果トランジスタにおいて、チャ
ネル不純物領域に、ソース／ドレインと同符号の不純物
領域を有すること。（ｃ）（ａ）及び（ｃ）の電界効果トランジスタにお
いて、チャネル不純物領域に連続する同符号の不純物領
域に電極を有すること。

【００２４】上記の（ａ）〜（ｃ）の電界効果トランジ
スタの動作方式としては、次のものが挙げられる。（１）別種絶縁膜または窒化膜または導体または多結晶
シリコン膜を電荷蓄積層として用い、電荷蓄積層に反転
チャネルと同符号の電荷を書き込むことを特徴とする。（２）（１）の動作方式において、ソース−ドレイン
間にチャネル・キャリアと異符号の電圧を印加して、高
エネルギー・キャリアを生じせしめ、ソース−基板間に
チャネル・キャリアと異符号の電圧を印加して、電荷蓄
積層に電荷を書き込むことを特徴とする。（３）（２）の動作方式において、ソース−基板間、
またはドレイン−基板間にチャネル・キャリアと異符号
の電圧を印加して、トンネル電流によって電荷蓄積層に
電荷を書き込むことを特徴とする。

【００２５】

【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。（第１の実施形態）図１（ａ）及び（ｂ）は、本発明の
第１の実施形態に係る半導体装置の断面図を示す。第１
の実施形態において、平面図は、図１２（ａ）と同様で
あるので、図示を省略する。なお、図１（ａ）及び
（ｂ）は、それぞれ、図１２（ａ）の１２Ａ−１２Ａ断
面図及び１２Ｂ−１２Ｂ断面図に相当する。また、図１
において、図１２と同じ部分には、同じ符号を付し、説
明を省略する。第１の実施形態では、ＳＯＩ基板１の絶
縁膜上２の半導体層３を高抵抗部３−１と低抵抗部３−
２との積層構造にした厚膜としてボディの遅延を低減し
ている。ここで、低抵抗部３−２としては、高濃度Ｓｉ
拡散層のほか、シリサイド層やメタル層などが上げられ
る。この高抵抗部３−１と低抵抗部３−２との積層構造
は、張り合わせ技術により得られる。なお、トランジス
タの形成方法は従来と同様であるので、説明を省略す
る。（第２の実施形態）図２（ａ）は、第２の実施形態に係
る半導体装置の平面パ夕一ン図、図２（ｂ）及び（ｃ）
は、それぞれ図２（ａ）の２Ｂ−２Ｂ、２Ｃ−２Ｃ断面
図である。

【００２６】第２の実施形態では、ボディコンタクト９
−２を、チャネル長方向の一端ではなく、ソース・ドレ
イン拡散層６−１、６−２に平行（すなわちチャネル幅
方向）に形成している。これにより、トランジスタのチ
ャネル幅が増大しても、チャネル幅方向にチャネルと平
行にボディコンタクト領域を形成でき、遅延を低減でき
る。ここで、基板１としては、すくなくともボディコン
タクト領域が隣接するソース・ドレイン拡散層６−１、
６−２よりも厚いものを用いる。なお、第２の実施形態
において、第１の実施形態と同様に低抵抗部３−２を備
えたものであっても構わない。（第３の実施形態）図３（ａ）は、第３の実施形態に係
る半導体装置の平面パ夕一ン図、図３（ｂ）及び（ｃ）
は、それぞれ図３（ａ）の３Ｂ−３Ｂ、３Ｃ−３Ｃ断面
図である。

【００２７】第３の実施形態では、ゲート電極材５−
１、５−２をボディ電極部７−１に貼り付けて、ボディ
の遅延を低減している。本実施形態では、第２の実施形
態と同様にソース・ドレイン拡散層に平行して形成され
たボディ電極形成領域に対して貼り付けを行っている。
ボディ電極とゲート電極５に同一の材料を用いることに
より、両者の遅延は同じになるため、遅延の差が生じな
くなる。

【００２８】このボディ電極の形成方法としては、ボデ
ィ電極とゲート電極材とのコンタクトを形成するための
工程が加わるのみで、他は従来と同様にできる。すなわ
ち、ゲート絶縁膜を形成した後に、多結晶Ｓｉなどの第
１のゲート電極材を堆積し、ボディ電極とゲート電極材
とのコンタクトを形成するため、そのコンタクトパター
ンで第１のゲート電極材およびその下のゲート絶縁膜を
エッチングしてボディコンタクト領域を露出させる。こ
の後、多結晶Ｓｉやシリサイドなどの第２のゲート電極
材を堆積し、第１、第２ゲート電極材をパタ−ニングし
てゲート電極を形成する。こうして、ボディ電極部に第
２のゲート電極材が接続した構造が得られる。このよう
に、ゲート電極材をボディに貼り付ける構成では、ソー
ス・ドレインへの配線と異なる層によってボディ領域の
配線抵抗を低減できるため、ソース・ドレインとの配線
余裕が不要となり、パターン面積を縮小できる。（第４の実施形態）図４（ａ）は、第４の実施形態に係
る半導体装置の平面パ夕一ン図、図４（ｂ）及び（ｃ）
は、それぞれ図４（ａ）の４Ｂ−４Ｂ、４Ｃ−４Ｃ断面
図である。

【００２９】第４の実施形態は、第３の実施形態の改良
型で、ボディ領域７に形成したゲート電極材５とソース
・ドレイン拡散層との間の薄いゲート絶縁膜４を介した
寄生容量を低減させるため、ソース・ドレイン部６−
１、６−２とボディ電極部７−１とを、浅いトレンチ１
１を形成して分離している。（第５の実施形態）図５（ａ）は、第５の実施形態に係
る半導体装置の平面パ夕一ン図、図５（ｂ）及び（ｃ）
は、それぞれ図５（ａ）の５Ｂ−５Ｂ、５Ｃ−５Ｃ断面
図である。

【００３０】上記の各実施形態のような、ソース・ドレ
イン拡散層の膜厚よりも厚いＳＯＩ基板を用いた場合、
ソース・ドレインの基板との寄生容量が従来の薄いＳＯ
Ｉ基板を用いた場合に比べ増大し、スピードの低下や消
費電力の増大を招くおそれがある。本実施形態では、ソ
ース・ドレイン拡散層部６−１、６−２は、半導体層１
２を薄くし、チャネル部は半導体層を厚くすることによ
り、寄生容量を増大させずにボディ電位の引き出しを行
っている。すなわち、パタ−ニングされたＳＯＩ基板を
ボディ電位取り出し部として用い、この上に薄い半導体
層１２を新たに形成して、ここにソース・ドレイン等を
形成している。また、ここでは、ボディ電極部７−１の
配線抵抗をゲート電極材５を貼り付けて低減させてい
る。（第６の実施形態）図６（ａ）は、第６の実施形態に係
る半導体装置の平面パ夕一ン図、図６（ｂ）及び（ｃ）
は、それぞれ図６（ａ）の６Ｂ−６Ｂ、６Ｃ−６Ｃ断面
図である。

【００３１】本実施形態では、ゲート電極５を埋め込み
絶縁膜２内に形成することにより、トランジスタを逆さ
まにした構造としている。このような構造にすることに
より、ボディ領域７を基板表面に向けて形成し、ボディ
領域７に直接、コンタクト９−１やシリサイド貼り付け
などを行えるようにしている。このようにすることで、
ボディ電位を形成するに際して余分な素子面積を必要と
しなくなる。

【００３２】この装置の形成方法としては、例えば、以
下のような方法がある。通常のバルク基板からなる第１
のＳｉ基板１上にゲート絶縁膜２を介してゲート電極５
を形成した後、平坦な層間絶縁膜を形成し、第２のＳｉ
基板を張り合わせる。その後、第１のＳｉ基板を化学機
械的研磨（ＣＭＰ）技術等によりエッチングしていき、
チャネル部の膜厚まで薄膜化する。この後、チャネル部
にマスク材を形成し、ソース・ドレイン部６−１、６−
２を選択的にエッチングするとともに拡散層を選択的に
形成する。（第７の実施形態）図７及び図８は、それぞれ、本発明
の第７の実施形態に係る半導体装置のチャネル幅方向及
びチャネル長方向の断面図である。図７及び図８におい
て、図１２又は図１３と同じ部分には、同じ符号を付
し、詳細な説明は省略する。第７の実施形態に係る半導
体装置は、図１３に示す従来の半導体装置に電荷蓄積層
１３とトンネル絶縁膜１４を加えたものである。この構
成により、ＳＯＩ層の電位の制御が可能となるため、設
計の自由度が増す。

【００３３】第７の実施形態に係る半導体装置の製造方
法の一例を説明する。まず、ＳＯＩ層にイオン注入によ
って、ホウ素を導入し、その後、ＳＯＩ層表面を熱酸化
して、ゲート酸化膜４を形成する。続いて、単結晶シリ
コンを堆積する。続いて、ＰＯＣｌ₃ガス中での加熱に
よって、単結晶シリコン中にリン（Ｐ）を導入する。そ
して、ＲＩＥ（Reactive Ion Etching）によってゲート
電極５を形成し、ヒ素（Ａｓ）をイオン注入し、ソース
６−１とドレイン６−２を形成し、トランジスタが、形
成される。続いて、ホウ素（Ｂ）をイオン注入し、ウェ
ル拡散層１１を形成し、その後、ホウ素をイオン注入し
ウェル拡散層１２を形成する。続いて、不純物をアニー
ルによって活性化する。そして、保護酸化膜を堆積し、
ＲＩＥによって、電極孔を形成し、Ａｌを堆積し、Ａｌ
をパタ−ニングして、ソース電極８とドレイン電極９と
ボディ電極１２を形成して、装置ができる。（第８の実施形態）図９は、本発明の第８の実施形態に
係る半導体装置のチャネル長方向の断面図である。図９
において、図１４と同じ部分には、同じ符号を付し、詳
細な説明は省略する。第８の実施形態に係る半導体装置
は、図１４に示す従来の半導体装置に電荷蓄積層１３と
トンネル絶縁膜１４を加えたものである。この構成によ
り、移動度の低下が抑制されるので、高駆動力のデバイ
スが実現できる。

【００３４】第８の実施形態に係る半導体装置の製造方
法の一例を説明する。まず、ＳＯＩ層にイオン注入によ
って、ホウ素を導入する。続いて、例えばＣｏまたはＴ
ｌを堆積する。続いて、ＲＩＥによってゲート電極５を
形成する。そして、酸化膜を堆積し、ＣＤＥによって、
側壁酸化膜１５を形成する。続いて、ヒ素をイオン注入
し、ソース６−１とドレイン６−２を形成する。続い
て、不純物をアニールによって活性化し、保護酸化膜を
堆積した後に、ＲＩＥによって、電極孔を形成し、Ａｌ
を堆積する。そして、Ａｌをパタ−ニングして、ソース
電極８とドレイン電極９を形成して、本装置が完成す
る。

【００３５】第７及び第８の実施形態に係る半導体装置
の動作方法を説明する。まず、チャネル・ホット・キャ
リアによる電荷蓄積層１３への電荷書き込み動作につい
て説明する。例えば、電子電動型の場合、ドレイン電極
９に正電位、例えば１２Ｖ、シリコン基板１に正電位、
例えば１５Ｖ、ゲート電極５とソース電極８とボディ電
極１２は接地することによって、高エネルギー電子を電
荷蓄積層１３に書き込む。次に、トンネル電流による電
荷蓄積層１３への電荷書き込み動作について説明する。
シリコン基板１に１５Ｖ、ソース電極８を接地、ドレイ
ン電極９とゲート電極５を開放することによって、トン
ネル電流によって、電子を書き込む。この場合に、ソー
ス電極８に負電位を印加しても良いし、または、ソース
電極８を開放し、ドレイン電極９を接地しても良い。

【００３６】本発明の第７及び第８実施形態に係る半導
体装置のＳＯＩ層の結晶成長による、電荷蓄積層の形成
方法について説明する。シリコン基板１に、埋め込み酸
化膜２を、例えば１６０オングストローム、熱酸化また
はＣＶＤによって形成する。続いて、窒化膜１３を、窒
化またはＣＶＤによって、１００オングストローム堆積
する。なお、窒化膜の代わりに多結晶シリコンを堆積し
てもよい。次に、酸化膜１４を、熱酸化またはＣＶＤに
よって１００オングストローム形成する。続いて、ＳＯ
Ｉ層を、単結晶をシードとした結晶成長またはＣＶＤに
よって形成する。ここで、ＣＶＤの場合は、例えばレー
ザ・アニールによって、ＳＯＩ層を結晶化して形成す
る。（第９の実施形態）本発明の第９の実施形態に係る張り
合わせ法による電荷蓄積層１３の形成方法を図１０を用
いて説明する。

【００３７】まず、シリコン基板１上に熱酸化またはＣ
ＶＤによって埋め込み酸化膜２を８０オングストローム
形成する。続いて、ＳＯＩ層１７となる一方のシリコン
基板に熱酸化によってトンネル酸化膜１４を１００オン
グストローム形成する。そして、窒化またはＣＶＤによ
って電荷蓄積層１３を１００オングストローム形成す
る。続いて、熱酸化またはＣＶＤによって接着用酸化膜
１６を８０オングストローム形成する。次に、シリコン
基板１を含むウェハとＳＯＩ層１７を含むウェハを接着
する。最終的に、研磨によりＳＯＩ層１７を１０００オ
ングストロームに薄膜化し、本装置が完成する。

【００３８】上記の本発明方法によれば、各層において
良質な膜質を実現できる。なお、上記の実施形態におい
て窒化膜の代わりに多結晶シリコンを堆積してもよい。（第１０の実施形態）本発明の第１０の実施形態に係る
張り合わせ法による電荷蓄積層１３の形成方法を図１１
を用いて説明する。まず、ＳＯＩ層１７となる一方のシ
リコン基板に熱酸化によってトンネル酸化膜１４を１０
０オングストローム形成する。続いて窒化またはＣＶＤ
（ChemicalVapor Deposition ）によって電荷蓄積層１
３を１００オングストローム形成する。続いて、熱酸化
またはＣＶＤによって埋め込み酸化膜２を１６０オング
ストローム形成する。続いて、シリコン基板１を含むウ
ェハとＳＯＩ層１７を含むウェハを接着する。この際、
シリコン基板１表面の自然酸化膜１８を接着用酸化膜と
して用いる。

【００３９】続いて、研磨によりＳＯＩ層１７を１００
０オングストロームに薄膜化する。この方法によれば、
接着用酸化膜の形成が不要で、安価に生産できる。な
お、本実施形態において、窒化膜の代わりに多結晶シリ
コンを堆積してもよい。

【００４０】上記の本発明の第１０及び第１１の実施形
態によれば、ＳＯＩ層の汚染と応力の発生を抑制するの
で、欠陥による不良が減少し、生産性が向上する。な
お、本発明の上記の各実施形態は、適宜組み合わせるこ
とができる。また、本発明は、上記の発明の実施の形態
に限定されるものではなく、本発明の要旨を変更しない
範囲で種々変形して実施できるのは勿論である。

【００４１】

【発明の効果】本発明によれば次のような効果が得られ
る。以上詳述したように、本発明によれば、チャネル長
によらずボディ断面積を確保できるため、ボディのチャ
ネル幅方向の配線抵抗を増大させずに素子の微細化が可
能となる。また、チャネル幅が増大しても、それに伴っ
てボディコンタクト引き出し領域も増大するため、チャ
ネル幅方向への珊延が無視できる。更に、ボディのチャ
ネル幅方向の配線抵抗とゲー電極の配線抵抗とが、ほ
ぼ同じになるため、ゲート電位とボディ電位の伝達遅延
の差が生じないため、動作上の問題が起こらない。ま
た、ボディからの引き出し電極を形成しても、ソース、
ドレイン、ボディそれぞれの寄生容量が増大せず素子の
性能を劣化させずに済む。ボディへのコンタクトや低抵
抗材の導入に際し、パターンサイズを増大させずに済
む。更に、ＳＯＩ層の汚染と応力の発生を抑制するの
で、欠陥による不良が減少し、生産性が向上する。ＳＯ
Ｉ型ＭＯＳＦＥＴにおいては、ＳＯＩ層の電位の制御が
可能となるため、設計の自由度が増す。また、ＳＯＩ型
ＭＥＳＦＥＴにおいては、移動度の低下が抑制されるの
で、高駆動力のデバイスが実現できる。従って、本発明
により、高速で微細なＬＳＩを高い歩留まりで実現でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の
概略図。

【図２】本発明の第２の実施形態に係る半導体装置の
概略図。

【図３】本発明の第３の実施形態に係る半導体装置の
概略図。

【図４】本発明の第４の実施形態に係る半導体装置の
概略図。

【図５】本発明の第５の実施形態に係る半導体装置の
概略図。

【図６】本発明の第６の実施形態に係る半導体装置の
概略図。

【図７】本発明の第７の実施形態に係る半導体装置の
チャネル長方向の断面図。

【図８】本発明の第７の実施形態に係る半導体装置の
チャネル幅方向の断面図。

【図９】本発明の第８の実施形態に係る半導体装置の
チャネル長方向の断面図。

【図１０】本発明の第９の実施形態に係る張り合わせ
法による電荷蓄積層の形成方法を示す図。

【図１１】本発明の第１０の実施形態に係る張り台わ
せ法による電荷蓄積層の形成方法を示す図。

【図１２】従来の半導体装置を示す図。

【図１３】従来技術によるＳＯＩ型ＭＯＳＦＥＴを示
す図。

【図１４】従来技術によるＳＯＩ型ＭＥＳＦＥＴを示
す図。

【符号の説明】

１…基板、２、４…絶縁膜、３…半導体層、５…ゲート電極、６−１…ソース領域、６−２…ドレイン領域、７…ボディ領域、８…層間絶縁膜、９−１、９−２、９−３…コンタクト、１０−１、１０−２、１０−３…配線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松澤一也神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者大脇幸人神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に埋め込み絶縁膜を有し、
前記埋め込み絶縁膜上に半導体層を有する半導体装置に
おいて、前記半導体層内に形成されたソースとドレインの少なく
とも一方よりも厚い膜厚を有し、コンタクトにより所定
の電位が与えられるボディ領域を具備したことを特徴と
する半導体装置。
【請求項２】半導体基板上に埋め込み絶縁膜を有し、
前記埋め込み絶縁膜上に半導体層を有する半導体装置に
おいて、前記半導体層内に形成されたトランジスタのチャネル幅
方向に平行にボディ領域が形成されていることを特徴と
する半導体装置。
【請求項３】半導体基板上に埋め込み絶縁膜を有し、
前記埋め込み絶縁膜上に半導体層を有する半導体装置に
おいて、ゲート電極として使用する配線材をボディ領域に電位を
与えるコンタクト領域に接続したことを特徴とする半導
体装置。
【請求項４】半導体基板上に埋め込み絶縁膜を有し、
前記埋め込み絶縁膜上に半導体層を有する半導体装置に
おいて、前記半導体層内に形成されたトランジスタのソース・ド
レイン部と、ボディ領域にボディ電位を与えるボディ電
極部と、の間にチャネル領域が形成されていることを特
徴とする半導体装置。
【請求項５】半導体基板上に埋め込み絶縁膜を有し、
前記埋め込み絶縁膜上に半導体層を有する半導体装置に
おいて、前記埋め込み絶縁膜上に形成されたゲート電極と、絶縁膜を介して前記ゲート電極上に形成されたソース・
ドレイン領域と、前記ソース・ドレイン領域の間に配置されたチャネル領
域に接続され、前記チャネル領域にボディ電位を与える
ボディ電極部と、を具備することを特徴とする半導体装
置。
【請求項６】半導体基板上に埋め込み絶縁膜を有し、
埋め込み絶縁膜上に半導体層を有する半導体装置におい
て、埋め込み絶縁膜中またはその表面に、埋め込み絶縁
膜とは材質の異なる別種絶縁膜、導体、窒化膜のいずれ
かを少なくとも一層有することを特徴とする半導体装
置。
【請求項７】第１のシリコン層上に熱酸化、堆積又は自
然酸化のいずれかによって、第１の酸化膜を形成する工
程と、第２のシリコン層上に熱酸化または堆積によって第２の
酸化膜を形成する工程と、前記第２の酸化膜上に窒化または堆積によって窒化膜を
形成するか、堆積によって多結晶シリコン層を形成する
工程と、前記窒化膜又は多結晶シリコン層のいずれかの層上に熱
酸化または堆積によって第３の酸化膜を形成する工程
と、前記第１の酸化膜と前記第３の酸化膜を接着する工程
と、を具備することを特徴とする半導体装置の製造方
法。