JP4485046B2 - フラッシュメモリ素子の製造方法 - Google Patents
フラッシュメモリ素子の製造方法 Download PDFInfo
- Publication number
- JP4485046B2 JP4485046B2 JP2000360691A JP2000360691A JP4485046B2 JP 4485046 B2 JP4485046 B2 JP 4485046B2 JP 2000360691 A JP2000360691 A JP 2000360691A JP 2000360691 A JP2000360691 A JP 2000360691A JP 4485046 B2 JP4485046 B2 JP 4485046B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- polysilicon layer
- thickness
- trench
- undoped polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Description
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にフラッシュメモリ素子のウェル抵抗及び寄生キャパシタンスを減少させることができるフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子のウェル領域は、半導体基板にイオン注入を実施し熱処理によって拡散させることにより形成される。ところで、このような方法で形成された拡散ウェル領域は次のような短所を有する。
【０００３】
第１、拡散ウェル領域は数ｋΩから数百ｋΩまでの高いウェル抵抗を有する。これにより、ＲＣ遅延による消去速度において弱点を抱えており、これはフラッシュメモリ素子がＤＲＡＭやＳＲＡＭとの速度競争において引けを取る原因となる。
【０００４】
第２、高い寄生キャパシタンスを有する。フラッシュセルは殆どトリプルＰウェル構造を使用するが、これはフラッシュセルにおいてウェルにバイアスを印加して消去動作を行ない、ウェル抵抗を低めるためのものである。素子の動作速度は遅延時間（＝ＲＣ）が小さいほど速くなるが、この構造自体の寄生キャパシタンスをチャージさせるための時間が必要なので、素子の動作速度を遅くする主な原因として作用する。これは寄生キャパシタンスをチャージさせるために一定水準の電圧を維持しなければならないという問題につながるが、これは低電圧フラッシュメモリ素子の設計においてチャージポンプサイズ(Charge pump size)などフラッシュメモリ素子の設計に最も重要な問題である。
【０００５】
第３、消去速度の問題である。既存のフラッシュセルにおいて最も小さい消去単位はブロック（またはセクタ）単位であり、一般に１ブロックは５１２Ｋｂｉｔｓである。即ち、既存のフラッシュメモリ素子は、１セルプログラムは可能であるが、１セル消去は不可能であり、また１セル消去が可能であるため、１ブロック単位で消去しなければならない。これにより、消去時にビットラインに流れる過度な電流のためにいろいろな問題が発生し、かかるビットライン電流を減少させるための設計上の難しさがある。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、金属シリサイドを用いてフラッシュメモリ素子のウェル領域を形成することにより、フラッシュメモリ素子の電気的特性を向上させることができるフラッシュメモリ素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、基板上に酸化膜、パッドポリシリコン層、金属シリサイド層、第１アンドープトポリシリコン層及びバッファ酸化膜を順次形成する段階と、前記バッファ酸化膜、第１アンドープトポリシリコン層、金属シリサイド層、パッドポリシリコン層及び酸化膜上部の選択された領域を第１ＩＳＯマスクを用いてエッチングすることにより第１トレンチを形成し、これにより単位セクタが区分される段階と、第１トレンチの設けられた全体構造上に中間熱酸化膜を形成した後、前記バッファ酸化膜の表面が露出されるまで平坦化して、前記第１トレンチの内部にのみ中間熱酸化膜が埋め込まれるようにする段階と、前記金属シリサイド層の表面が露出されるように前記バッファ酸化膜及び第１アンドープトポリシリコン層の選択された領域を第２ＩＳＯマスクを用いてエッチングすることにより、第２トレンチを形成し、これにより単位セルが区分される段階と、前記第２トレンチの設けられた全体構造上に第２アンドープトポリシリコン層を形成し平坦化した後、アニーリング工程を行って前記第２アンドープトポシリコン層を結晶化する段階と、前記結晶化された第２アンドープトポリシリコン層を含む全体構造にしきい値電圧イオン注入工程及びウェルイオン注入工程を行った後熱処理し、これによりウェル領域が形成される段階とを含んでなることを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【０００９】
図１ａ乃至図１ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１０】
図１ａに示すように、基板１１上に酸化膜１２、パッドポリシリコン層１３、金属シリサイド層１４、第１アンドープトポリシリコン層１５及びバッファ酸化膜１６を順次形成する。その後、所望のブロックサイズ分だけ第１ＩＳＯマスクを定義し、これを用いてバッファ酸化膜１６、第１アンドープトポリシリコン層１５、金属シリサイド層１４、パッドポシリコン層１３及び酸化膜１２の一部をエッチングして第１トレンチ１７を形成する。ここで、酸化膜１２は３０００Åの厚さに形成し、パッドポリシリコン層１３は１００Åの厚さに形成する。金属シリサイド層１４はタングステン、チタン、アルミニウム、銅のいずれかを用いて１５００乃至３０００Åの厚さに形成し、アンドープトポリシリコン層１５及びバッファ酸化膜１６はそれぞれ１０００Å及び３０００Åの厚さに形成する。そして、第１トレンチ１７のエッチング時に除去される酸化膜１２の厚さは全体酸化膜１２の厚さの１／３となるようにする。この第１トレンチ１７によってフラッシュメモリ素子がセクタ単位で区分される。
【００１１】
図１ｂに示すように、第１トレンチ１７の設けられた全体構造上に中間熱酸化膜１８を形成した後、エッチバックまたはＣＭＰ工程でバッファ酸化膜１６の表面が露出されるまで除去して、第１トレンチ１７の内部にのみ中間熱酸化膜１８が埋め込まれるようにする。ここで、中間熱酸化膜１８は１００００Åの厚さに形成する。
【００１２】
図１ｃに示すように、第２ＩＳＯマスクをライン(Line)形態で定義し、これを用いてバッファ酸化膜１６及び第1アンドープトポリシリコン層１５の選択された領域をエッチングして第２トレンチ１９を形成する。この第２トレンチ１９によってフラッシュメモリ素子がセル単位で区分される。
【００１３】
図１ｄに示すように、第２トレンチ１９の設けられた全体構造上に第２アンドープトポリシリコン層２０Ａを形成する。第２アンドープトポリシリコン層２０Ａは３０００Åの厚さに形成する。
【００１４】
図１ｅに示すように、第２アンドープトポリシリコン層２０Ａを平坦化した後、アニーリング工程を行う。このアニーリング工程によってエッチング損傷を緩和させることができ、結晶化された第２アンドープトポリシリコン層２０を得ることができる。その後、しきい値電圧イオン注入工程及びウェルイオン注入工程を行い、急速熱処理ＲＴＰを行う。次に、トンネル酸化膜２１及び第１ポリシリコン層２２の形成などフラッシュメモリ素子を製造するための工程を行い続ける。
【００１５】
このように、拡散ウェル構造の代わりに金属シリサイド層を用いることにより、ウェル抵抗を既存の数ｋΩ〜数百Ωから数Ωに減少させることができ、設計目的に合わせて多様にウェル構造を作ることができるように金属シリサイド層を分離して５１２Ｋより小さい単位で消去動作を行なうことができる。
【００１６】
【発明の効果】
上述したように本発明によれば、フラッシュメモリ素子のウェル領域を金属シリサイドで形成することにより、素子のウェル抵抗及び寄生キャパシタンスを減らすことができ、消去速度を向上させることができる。また、フラッシュメモリ素子の製造が必ずシリコンウェーハ上で行われなくてもよいので、製造コストを画期的に減少させることができる。そして、素子の動作速度改善によってＤＲＡＭとＳＲＡＭ市場代替効果を期待することができる。
【図面の簡単な説明】
【図１】 図１ａ乃至図１ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
１１ 基板
１２ 酸化膜
１３ パッドポリシリコン層
１４ 金属シリサイド層
１５ 第１アンドープトポリシリコン層
１６ バッファ酸化膜
１７ 第１トレンチ
１８ 中間熱酸化膜
１９ 第２トレンチ
２０Ａ 第２アンドープトポリシリコン層
２０ 結晶化された第２アンドープトポリシリコン層
２１ トンネル酸化膜
２２ 第１ポリシリコン層
【発明の属する技術分野】
本発明はフラッシュメモリ素子の製造方法に係り、特にフラッシュメモリ素子のウェル抵抗及び寄生キャパシタンスを減少させることができるフラッシュメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子のウェル領域は、半導体基板にイオン注入を実施し熱処理によって拡散させることにより形成される。ところで、このような方法で形成された拡散ウェル領域は次のような短所を有する。
【０００３】
第１、拡散ウェル領域は数ｋΩから数百ｋΩまでの高いウェル抵抗を有する。これにより、ＲＣ遅延による消去速度において弱点を抱えており、これはフラッシュメモリ素子がＤＲＡＭやＳＲＡＭとの速度競争において引けを取る原因となる。
【０００４】
第２、高い寄生キャパシタンスを有する。フラッシュセルは殆どトリプルＰウェル構造を使用するが、これはフラッシュセルにおいてウェルにバイアスを印加して消去動作を行ない、ウェル抵抗を低めるためのものである。素子の動作速度は遅延時間（＝ＲＣ）が小さいほど速くなるが、この構造自体の寄生キャパシタンスをチャージさせるための時間が必要なので、素子の動作速度を遅くする主な原因として作用する。これは寄生キャパシタンスをチャージさせるために一定水準の電圧を維持しなければならないという問題につながるが、これは低電圧フラッシュメモリ素子の設計においてチャージポンプサイズ(Charge pump size)などフラッシュメモリ素子の設計に最も重要な問題である。
【０００５】
第３、消去速度の問題である。既存のフラッシュセルにおいて最も小さい消去単位はブロック（またはセクタ）単位であり、一般に１ブロックは５１２Ｋｂｉｔｓである。即ち、既存のフラッシュメモリ素子は、１セルプログラムは可能であるが、１セル消去は不可能であり、また１セル消去が可能であるため、１ブロック単位で消去しなければならない。これにより、消去時にビットラインに流れる過度な電流のためにいろいろな問題が発生し、かかるビットライン電流を減少させるための設計上の難しさがある。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、金属シリサイドを用いてフラッシュメモリ素子のウェル領域を形成することにより、フラッシュメモリ素子の電気的特性を向上させることができるフラッシュメモリ素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、基板上に酸化膜、パッドポリシリコン層、金属シリサイド層、第１アンドープトポリシリコン層及びバッファ酸化膜を順次形成する段階と、前記バッファ酸化膜、第１アンドープトポリシリコン層、金属シリサイド層、パッドポリシリコン層及び酸化膜上部の選択された領域を第１ＩＳＯマスクを用いてエッチングすることにより第１トレンチを形成し、これにより単位セクタが区分される段階と、第１トレンチの設けられた全体構造上に中間熱酸化膜を形成した後、前記バッファ酸化膜の表面が露出されるまで平坦化して、前記第１トレンチの内部にのみ中間熱酸化膜が埋め込まれるようにする段階と、前記金属シリサイド層の表面が露出されるように前記バッファ酸化膜及び第１アンドープトポリシリコン層の選択された領域を第２ＩＳＯマスクを用いてエッチングすることにより、第２トレンチを形成し、これにより単位セルが区分される段階と、前記第２トレンチの設けられた全体構造上に第２アンドープトポリシリコン層を形成し平坦化した後、アニーリング工程を行って前記第２アンドープトポシリコン層を結晶化する段階と、前記結晶化された第２アンドープトポリシリコン層を含む全体構造にしきい値電圧イオン注入工程及びウェルイオン注入工程を行った後熱処理し、これによりウェル領域が形成される段階とを含んでなることを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【０００９】
図１ａ乃至図１ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１０】
図１ａに示すように、基板１１上に酸化膜１２、パッドポリシリコン層１３、金属シリサイド層１４、第１アンドープトポリシリコン層１５及びバッファ酸化膜１６を順次形成する。その後、所望のブロックサイズ分だけ第１ＩＳＯマスクを定義し、これを用いてバッファ酸化膜１６、第１アンドープトポリシリコン層１５、金属シリサイド層１４、パッドポシリコン層１３及び酸化膜１２の一部をエッチングして第１トレンチ１７を形成する。ここで、酸化膜１２は３０００Åの厚さに形成し、パッドポリシリコン層１３は１００Åの厚さに形成する。金属シリサイド層１４はタングステン、チタン、アルミニウム、銅のいずれかを用いて１５００乃至３０００Åの厚さに形成し、アンドープトポリシリコン層１５及びバッファ酸化膜１６はそれぞれ１０００Å及び３０００Åの厚さに形成する。そして、第１トレンチ１７のエッチング時に除去される酸化膜１２の厚さは全体酸化膜１２の厚さの１／３となるようにする。この第１トレンチ１７によってフラッシュメモリ素子がセクタ単位で区分される。
【００１１】
図１ｂに示すように、第１トレンチ１７の設けられた全体構造上に中間熱酸化膜１８を形成した後、エッチバックまたはＣＭＰ工程でバッファ酸化膜１６の表面が露出されるまで除去して、第１トレンチ１７の内部にのみ中間熱酸化膜１８が埋め込まれるようにする。ここで、中間熱酸化膜１８は１００００Åの厚さに形成する。
【００１２】
図１ｃに示すように、第２ＩＳＯマスクをライン(Line)形態で定義し、これを用いてバッファ酸化膜１６及び第1アンドープトポリシリコン層１５の選択された領域をエッチングして第２トレンチ１９を形成する。この第２トレンチ１９によってフラッシュメモリ素子がセル単位で区分される。
【００１３】
図１ｄに示すように、第２トレンチ１９の設けられた全体構造上に第２アンドープトポリシリコン層２０Ａを形成する。第２アンドープトポリシリコン層２０Ａは３０００Åの厚さに形成する。
【００１４】
図１ｅに示すように、第２アンドープトポリシリコン層２０Ａを平坦化した後、アニーリング工程を行う。このアニーリング工程によってエッチング損傷を緩和させることができ、結晶化された第２アンドープトポリシリコン層２０を得ることができる。その後、しきい値電圧イオン注入工程及びウェルイオン注入工程を行い、急速熱処理ＲＴＰを行う。次に、トンネル酸化膜２１及び第１ポリシリコン層２２の形成などフラッシュメモリ素子を製造するための工程を行い続ける。
【００１５】
このように、拡散ウェル構造の代わりに金属シリサイド層を用いることにより、ウェル抵抗を既存の数ｋΩ〜数百Ωから数Ωに減少させることができ、設計目的に合わせて多様にウェル構造を作ることができるように金属シリサイド層を分離して５１２Ｋより小さい単位で消去動作を行なうことができる。
【００１６】
【発明の効果】
上述したように本発明によれば、フラッシュメモリ素子のウェル領域を金属シリサイドで形成することにより、素子のウェル抵抗及び寄生キャパシタンスを減らすことができ、消去速度を向上させることができる。また、フラッシュメモリ素子の製造が必ずシリコンウェーハ上で行われなくてもよいので、製造コストを画期的に減少させることができる。そして、素子の動作速度改善によってＤＲＡＭとＳＲＡＭ市場代替効果を期待することができる。
【図面の簡単な説明】
【図１】 図１ａ乃至図１ｅは本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
１１ 基板
１２ 酸化膜
１３ パッドポリシリコン層
１４ 金属シリサイド層
１５ 第１アンドープトポリシリコン層
１６ バッファ酸化膜
１７ 第１トレンチ
１８ 中間熱酸化膜
１９ 第２トレンチ
２０Ａ 第２アンドープトポリシリコン層
２０ 結晶化された第２アンドープトポリシリコン層
２１ トンネル酸化膜
２２ 第１ポリシリコン層
Claims (10)
- 基板上に酸化膜、パッドポリシリコン層、金属シリサイド層、第１アンドープトポリシリコン層及びバッファ酸化膜を順次形成する段階と、
前記バッファ酸化膜、第１アンドープトポリシリコン層、金属シリサイド層、パッドポリシリコン層及び酸化膜上部の選択された領域を第１ＩＳＯマスクを用いてエッチングすることにより第１トレンチを形成し、これにより単位セクタが区分される段階と、
前記第１トレンチの設けられた全体構造上に中間熱酸化膜を形成した後、前記バッファ酸化膜の表面が露出されるまで平坦化して、前記第１トレンチの内部にのみ中間熱酸化膜が埋め込まれるようにする段階と、
前記金属シリサイド層の表面が露出されるように前記バッファ酸化膜及び第１アンドープトポリシリコン層の選択された領域を第２ＩＳＯマスクを用いてエッチングすることにより第２トレンチを形成し、これにより単位セルが区分される段階と、
前記第２トレンチの設けられた全体構造上に第２アンドープトポリシリコン層を形成し平坦化した後、アニーリング工程を行って前記第２アンドープトポリシリコン層を結晶化する段階と、
前記結晶化された第２アンドープトポリシリコン層を含む全体構造にしきい値電圧イオン注入工程及びウェルイオン注入工程を行った後熱処理し、これによりウェル領域が形成される段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。 - 前記酸化膜は３０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記パッドポリシリコン層は１００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記金属シリサイド層はタングステン、チタン、アルミニウム、銅のいずれか一つを用いて１５００乃至３０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記アンドープトポリシリコン層は１０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記バッファ酸化膜は３０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第１トレンチエッチング時に除去される酸化膜の厚さは全体酸化膜の厚さの１／３となるようにすることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記中間熱酸化膜は１００００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第２ＩＳＯマスクはライン形態で定義することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記第２アンドープトポリシリコン層は３０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063905A KR100358068B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조방법 |
| KR99-63905 | 1999-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196481A JP2001196481A (ja) | 2001-07-19 |
| JP4485046B2 true JP4485046B2 (ja) | 2010-06-16 |
Family
ID=19631224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000360691A Expired - Fee Related JP4485046B2 (ja) | 1999-12-28 | 2000-11-28 | フラッシュメモリ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6316313B1 (ja) |
| JP (1) | JP4485046B2 (ja) |
| KR (1) | KR100358068B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6544887B1 (en) * | 2000-03-31 | 2003-04-08 | Lam Research Corporation | Polycide etch process |
| KR100474509B1 (ko) * | 2000-10-09 | 2005-03-08 | 주식회사 하이닉스반도체 | 플래시 메모리 셀의 제조 방법 |
| JP2003068894A (ja) * | 2001-08-29 | 2003-03-07 | Sharp Corp | 半導体記憶装置およびその形成方法 |
| PT1760089E (pt) * | 2005-09-05 | 2009-10-19 | Immatics Biotechnologies Gmbh | Peptídeos associados a tumores que se ligam a moléculas de classe i ou ii do antigénio leucocitário humano (hla) e correspondente vacina anti-cancerígena |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147340A (ja) * | 1993-11-25 | 1995-06-06 | Nippondenso Co Ltd | 書き込み可能不揮発メモリセル |
| JPH07161845A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体不揮発性記憶装置 |
| JPH10144892A (ja) * | 1996-11-05 | 1998-05-29 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置 |
| JPH10256556A (ja) * | 1997-03-14 | 1998-09-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11233743A (ja) * | 1998-02-16 | 1999-08-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2000216271A (ja) * | 1999-01-22 | 2000-08-04 | Sony Corp | 不揮発性半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896315A (en) * | 1997-04-11 | 1999-04-20 | Programmable Silicon Solutions | Nonvolatile memory |
| US5956271A (en) * | 1997-12-12 | 1999-09-21 | Texas Instruments Incorporated | Channel hot electron programmed memory device having improved reliability and operability |
| US6091101A (en) * | 1998-03-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Multi-level flash memory using triple well |
-
1999
- 1999-12-28 KR KR1019990063905A patent/KR100358068B1/ko not_active IP Right Cessation
-
2000
- 2000-11-22 US US09/717,002 patent/US6316313B1/en not_active Expired - Fee Related
- 2000-11-28 JP JP2000360691A patent/JP4485046B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147340A (ja) * | 1993-11-25 | 1995-06-06 | Nippondenso Co Ltd | 書き込み可能不揮発メモリセル |
| JPH07161845A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体不揮発性記憶装置 |
| JPH10144892A (ja) * | 1996-11-05 | 1998-05-29 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置 |
| JPH10256556A (ja) * | 1997-03-14 | 1998-09-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11233743A (ja) * | 1998-02-16 | 1999-08-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2000216271A (ja) * | 1999-01-22 | 2000-08-04 | Sony Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6316313B1 (en) | 2001-11-13 |
| JP2001196481A (ja) | 2001-07-19 |
| KR20010061411A (ko) | 2001-07-07 |
| KR100358068B1 (ko) | 2002-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9570453B2 (en) | Memory device | |
| JP3971873B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US20060033215A1 (en) | Diffusion barrier process for routing polysilicon contacts to a metallization layer | |
| US7977734B2 (en) | SONOS flash memory | |
| JPH11150195A (ja) | 半導体装置及びその製造方法 | |
| TW543195B (en) | Split-gate flash memory structure and method of manufacture | |
| JP3597495B2 (ja) | 半導体集積回路装置 | |
| US6159797A (en) | Method of fabricating a flash memory with a planarized topography | |
| JP2001077215A (ja) | 半導体記憶装置及びその製造方法 | |
| JP4485046B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US7064032B2 (en) | Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells | |
| TW200425524A (en) | Method of forming a non-volatile memory device | |
| JP5053084B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0982820A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20040055360A (ko) | 플래쉬 메모리의 제조방법 | |
| US20160204280A1 (en) | Lateral charge storage region formation for semiconductor wordline | |
| JP2006157010A (ja) | 非揮発性メモリ素子及びその製造方法 | |
| CN100492606C (zh) | 制作快闪存储器件的方法 | |
| US6511882B1 (en) | Method for preventing the leakage path in embedded non-volatile memory | |
| JPS62113478A (ja) | 不揮発性半導体メモリ | |
| JPH0685280A (ja) | 不揮発性半導体装置の製造方法 | |
| JP3159153B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH09307007A (ja) | 半導体記憶装置の製造方法 | |
| KR100562742B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US8097518B2 (en) | Semiconductor device and manufacturing method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100218 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100324 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |