KR100474509B1 - 플래시 메모리 셀의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 29
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 19
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 소자가 형성될 웰을 형성하는 공정에 있어서, 불순물 확산을 이용하여 형성하는 웰 대신에 정션 이온주입을 이용해 전기적으로 분리하여 형성한 웰을 사용하고, 하부에 WSix를 형성하여 웰의 저항(Well resistance)을 줄임으로써 기생 커패시턴스를 줄여 플래시 메모리 셀의 동작 속도를 높일 수 있는 플래시 메모리 셀의 제조 방법에 관한 것이다.
Description
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 특히 웰의 저항을 낮추어 기생 커패시턴스를 줄임으로써 플래시 메모리 셀의 동작 속도를 높일 수 있는 플래시 메모리 셀의 제조 방법에 관한 것이다.
DRAM 또는 SRAM을 플래시 메모리와 비교할 때, 플래시 메모리가 가지는 가장 큰 단점은 소자의 동작속도에서 차이가 심하다는 것이다. 특히, 플래시 셀 동작 중 소거(Erase)하는 경우에 특히 문제가 된다. 플래시 메모리 셀은 기본적으로 정션 사이드 소거(Junction side erase), 채널 소거(Channel erase)를 하며, FN 터널링에 의해서 이루어지는데, 이로 인해 소거 시간(Erase time)이 셀(Cell)당 통상 수십 ms이다. 그래서, 플래시 메모리 셀은 셀 소거를 하지 않고, 섹터 소거(Sector erase)를 하는 구조로 개발되었다.
만약, 섹터 내에 1bit의 정보를 변경한다고 하면 기존의 플래시 메모리 셀은 먼저 섹터의 정보를 버퍼(Buffer)에 저장한 후 섹터 전체를 소거한 다음 다시 버퍼에 저장되어 있는 데이터와 새로운 정보를 프로그램(Program)하게 된다. 따라서, 플래시 메모리 셀의 동작에서 동작 속도에 영향을 가장 많이 미치는 것은 소거에 이며, 이는 섹터 전체를 소거하는 부분에서 기인한다. 플래시 메모리 셀에서 데이터를 변경할 경우 동작 속도는 통상 수백 ms에서 수 초 정도 소요된다. 이는 DRAM 또는 SRAM과 비교해 볼 때 동작 속도 면에서는 경쟁할 수 없는 플래시 메모리의 가장 큰 단점이다.
또한, 기존의 플래시 메모리 셀들은 모두 디퓨젼 웰(Diffusion well)을 사용하는데, 디퓨젼 웰이 가지는 웰 저항이 크기 때문에, 이로 인한 발생하는 기생 커패시턴스(Capacitance)에 의해서 소거 동작 시 웰에 바이어스가 들어간다. 이때, 기생 커패시턴스를 먼저 챠지(Charge)시키기 때문에 이 만큼의 시간 지연(Time delay)이 생기게 된다. 따라서, 플래시 메모리 셀에서는 웰 저항과 기생 커패시턴스를 줄이는 것이 중요하다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 불순물 확산을 이용하여 형성하는 웰 대신에 정션 이온주입을 이용해 전기적으로 분리하여 형성한 웰을 사용하고, 하부에 WSix를 형성하여 웰의 저항(Well resistance)을 줄임으로써 기생 커패시턴스를 줄여 셀의 동작 속도를 향상시킬 수 있는 플래시 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래시 메모리 셀의 제조 방법은 반도체 기판 상에 제 1 산화막, 패드 폴리실리콘층 및 제 1 텅스텐 실리사이드층을 순차적으로 형성한 후 셀 웰 마스크를 이용한 식각공정으로 제 1 텅스텐 실리사이드층, 패드 폴리실리콘층 및 제 1 산화막을 패터닝하는 단계, 전체 상에 제 2 산화막을 형성하여 패터닝된 부분을 매립하고, 블랭킷 에치 백으로 상기 제 1 텅스텐 실리사이드층 상의 제 2 산화막을 제거하는 단계, 전체 상에 제 3 산화막을 형성한 후 셀 필드 마스크를 이용한 식각공정으로 상기 제 3 산화막을 패터닝하는 단계, 전체 상에 서브 폴리실리콘층을 형성한 후 제 3 산화막 상의 서브 폴리실리콘층이 제거될 때까지 화학적 기계적 연마를 실시하는 단계 및 워드 라인 및 불순물 이온 주입으로 비트 라인을 형성하는 단계를 포함하여 이루어진다.
제 1 산화막은 4500 내지 5500Å의 두께로 형성하고, 제 2 산화막은 5800 내지 6200Å의 두께로 형성하며, 패드 폴리실리콘층은 90 내지 110Å의 두께로 형성한다. 제 1 텅스텐 실리사이드층은 2800 내지 3200Å의 두께로 형성하고, 제 3 산화막은 1900 내지 2100Å의 두께로 형성하며, 서브 폴리실리콘층은 4700 내지 5300Å의 두께로 형성한다.
워드 라인은 터널 산화막, 플로팅 게이트용 폴리실리콘층, ONO 유전체막, 콘트롤 게이트용 폴리실리콘층, 제 2 텅스텐 실리사이드층 및 반사 방지막이 순차적으로 적층된 구조로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이고, 도 2a 및 도 2b는 도 1b 내지 도 1e의 레이아웃도이다.
도 1a를 참조하면, 반도체 기판(1) 상에 제 1 산화막(2), 패드 폴리실리콘층(3) 및 제 1 텅스텐 실리사이드층(4)을 순차적으로 형성한다.
제 1 산화막(2)은 기판 차단 산화막으로 4500 내지 5500Å의 두께로 형성하고, 패드 폴리실리콘층(3)은 90 내지 110Å의 두께로 형성하며, 제 1 텅스턴 실리사이드층(4)은 2800 내지 3200Å의 두께로 형성한다.
도 1b 및 도 2a를 참조하면, 도 1b는 도 2a의 레이 아웃도를 선 A-A' 에 따라 절단하였을 경우의 단면도이다. 셀 웰 마스크를 이용한 식각 공정으로 제 1 텅스텐 실리사이층(4) 및 패드 폴리실리콘층(3)을 패터닝한 후 전체 상에 제 2 산화막(5)을 형성한 후 블랭킷 에치 백(Blanket etchback)을 실시하여 제 1 텅스텐 실리사이드층(4) 및 패드 폴리실리콘층(3)이 식각된 부분을 매립한다. 다시 전체 상에 제 3 산화막(6)을 형성한다.
제 2 산화막(5)은 5800 내지 6200Å의 두께로 형성한다. 블랭킷 에치 백은 제 2 산화막(5)과 동일한 두께를 목표 두께로 하여 실시해 제 1 텅스텐 실리사이드층(4) 및 패드 폴리실리콘층(3)이 식각된 부분에만 제 2 산화막(5)이 잔류하도록 한다. 제 3 산화막(6)은 1900 내지 2100Å의 두께로 형성한다.
도 1c를 참조하면, 셀 필드 산화막 마스크를 이용한 식각 공정으로 제 3 산화막(6)을 패터닝한 후 전체 상에 서브 폴리실리콘층(7)을 형성한다.
제 3 산화막(6)의 식각 공정은 식각 두께가 1900 내지 2100Å이 되도록 하여 식각되는 부분의 제 3 산화막(6)을 완전히 제거한다. 서브 폴리실리콘층(7)은 4700 내지 5300Å의 두께로 형성한다.
도 1d, 도 1e 및 도 2b를 참조하면, 도 1d는 도 2b의 레이 아웃도를 선 B-B' 에 따라 절단하였을 경우의 단면도이고, 도 1e는 도 2b의 레이 아웃도를 선 C-C' 에 따라 절단하였을 경우의 단면도이다. 화학적 기계적 연마를 실시하여 서브 폴리실리콘층(7)의 표면을 평탄화 한다. 이때, 화학적 기계적 연마는 제 3 산화막(6) 상에 서브 폴리실리콘층(7)이 존재하지 않을 때까지 실시한다.
도 1f를 참조하면, 플래시 메모리 셀에서 적층 구조의 워드 라인을 형성하는 일반적인 공정으로써 서브 폴리실리콘층(7) 상에 터널 산화막(8) 및 플로팅 게이트용 폴리실리콘층(9)을 형성한 후 플로팅 게이트 마스크를 이용한 식각 공정으로 플로팅 게이트용 폴리실리콘층(9) 및 터널 산화막(8)을 패터닝한다. 전체 상에 ONO 유전체막(10), 콘트롤 게이트용 폴리실리콘층(11), 제 2 텅스텐 실리사이드층(12) 및 반사 방지막(13)을 순차적으로 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 반사 방지막(13), 제 2 텅스텐 실리사이드층(12), 콘트롤 게이트용 폴리실리콘층(11), ONO 유전체막(10)을 패터닝한다. 이후, 불순물 이온 주입 공정으로 불순물 영역(14)을 형성하여 소오스 및 드레인을 형성한다.
상술한 바와 같이, 본 발명은 정션 이온주입에 의한 전기적 분리로 형성한 웰을 사용하고, WSix를 이용해 웰의 저항(Well resistance)을 줄임으로써 기생 커패시턴스를 줄여 셀의 동작 속도를 향상시켜 소자의 전기적 특성 및 성능을 향상시키는 효과가 있다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 셀의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 2a 및 도 2b는 도 1b 내지 도 1e의 레이아웃도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 제 1 산화막
3 : 패드 폴리실리콘층 4 : 제 1 텅스텐 실리사이드층
5 : 제 2 산화막 6 : 제 3 산화막
7 : 서브 폴리실리콘층 8 : 터널 산화막
9 : 플로팅 게이트용 폴리실리콘층 10 : ONO 유전체막
11 : 콘트롤 게이트용 폴리실리콘층 12 : 제 2 텅스텐 실리사이드층
13 : 반사 방지막 14 : 불순물 영역
Claims (8)
- 반도체 기판 상에 제 1 산화막, 패드 폴리실리콘층 및 제 1 텅스텐 실리사이드층을 순차적으로 형성한 후 셀 웰 마스크를 이용한 식각공정으로 제 1 텅스텐 실리사이드층, 패드 폴리실리콘층 및 제 1 산화막을 패터닝하는 단계;전체 상에 제 2 산화막을 형성하여 패터닝된 부분을 매립하고, 블랭킷 에치 백으로 상기 제 1 텅스텐 실리사이드층 상의 제 2 산화막을 제거하는 단계;전체 상에 제 3 산화막을 형성한 후 셀 필드 마스크를 이용한 식각공정으로 상기 제 3 산화막을 패터닝하는 단계;전체 상에 서브 폴리실리콘층을 형성한 후 제 3 산화막 상의 서브 폴리실리콘층이 제거될 때까지 화학적 기계적 연마를 실시하는 단계; 및워드 라인 및 불순물 이온 주입으로 비트 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막은 4500 내지 5500Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막은 5800 내지 6200Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 패드 폴리실리콘층은 90 내지 110Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제 1 텅스텐 실리사이드층은 2800 내지 3200Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 제 3 산화막은 1900 내지 2100Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 서브 폴리실리콘층은 4700 내지 5300Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 워드 라인은 터널 산화막, 플로팅 게이트용 폴리실리콘층, ONO 유전체막, 콘트롤 게이트용 폴리실리콘층, 제 2 텅스텐 실리사이드층 및 반사 방지막이 순차적으로 적층된 구조로 형성하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0059259A KR100474509B1 (ko) | 2000-10-09 | 2000-10-09 | 플래시 메모리 셀의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0059259A KR100474509B1 (ko) | 2000-10-09 | 2000-10-09 | 플래시 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020028325A KR20020028325A (ko) | 2002-04-17 |
| KR100474509B1 true KR100474509B1 (ko) | 2005-03-08 |
Family
ID=19692538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0059259A KR100474509B1 (ko) | 2000-10-09 | 2000-10-09 | 플래시 메모리 셀의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100474509B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022483A (ja) * | 1996-06-28 | 1998-01-23 | Sony Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6136650A (en) * | 1999-10-21 | 2000-10-24 | United Semiconductor Corp | Method of forming three-dimensional flash memory structure |
| KR20010061411A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
-
2000
- 2000-10-09 KR KR10-2000-0059259A patent/KR100474509B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1022483A (ja) * | 1996-06-28 | 1998-01-23 | Sony Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6136650A (en) * | 1999-10-21 | 2000-10-24 | United Semiconductor Corp | Method of forming three-dimensional flash memory structure |
| KR20010061411A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
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|---|---|
| KR20020028325A (ko) | 2002-04-17 |
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