KR20010061411A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 웰 영역을 확산 구조로 형성하는 종래 플래쉬 메모리 소자의 경우, 웰 저항 및 기생 캐패시턴스 값이 크고, 소자의 소거 속도가 느린 문제점을 해결하기 위하여, 금속 실리사이드층을 이용하여 섹터 단위의 웰 영역을 형성하고 폴리실리콘층을 이용하여 단위 셀을 구분하므로써 웰 저항 및 기생 캐패시턴스를 감소시킬 수 있고, 셀 단위의 소거 동작을 가능하게 하여 소자의 동작 속도를 향상시킬 수 있으며, 제조 단가를 저감시킬 수 있도록 한 플래쉬 메모리 소자의 제조방법이 개시된다.

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 웰 저항 및 기생 캐패시턴스를 감소시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자의 웰 영역은 반도체 기판에 이온 주입을 실시하고 열처리에 의해 확산시키므로써 형성된다. 그런데, 이와 같은 방법으로 형성된 확산 웰 영역은 다음과 같은 단점을 갖는다.
첫째, 확산 웰 영역은 수 ㏀에서 수백 ㏀ 까지의 높은 웰 저항을 갖는다. 이로 인하여 RC 지연에 의한 소거 속도에 있어서 약점을 가지고 있으며, 이는 플래쉬 메모리 소자가 DRAM이나 SRAM과의 속도 경쟁에서 뒤지는 원인이 된다.
둘째, 높은 기생 캐패시턴스를 갖는다. 플래쉬 셀은 대부분 트리플 P-웰 구조를 사용하는데, 이는 플래쉬 셀에서 웰에 바이어스를 인가하여 소거 동작을 하고, 웰 저항을 낮추기 위한 것이다. 소자의 동작 속도는 지연 시간(=RC)이 작을수록 빨라지는데, 이 구조 자체의 기생 캐패시턴스를 차지시키기 위한 시간이 필요하게 되므로 소자의 동작 속도를 느리게 하는 주된 원인으로 작용하게 된다. 이는 기생 캐패시턴스를 차지시키기 위해서 일정 수준의 전압을 유지해야 하는 문제로 이어지는데, 이는 저전압 플래쉬 메모리 소자 설계에 있어서 차지 펌프 사이즈(Charge pomp size) 등 플래쉬 메모리 소자 설계에 가장 주요한 문제이다.
셋째는 소거 속도의 문제이다. 기존의 플래쉬 셀에서 가장 작은 소거 단위는 블록(또는 섹터) 단위이며, 일반적으로 1블록은 512Kbits이다. 즉, 기존의 플래쉬메모리 소자는 1셀 프로그램은 가능하지만 1셀 소거는 불가능하며, 또한 1셀 소거가 불가능하기 때문에 1블록 단위로 소거해야 한다. 이로 인해 소거시에 비트라인에 흐르는 과도한 전류 때문에 여러 가지 문제들이 발생하게 되고, 이러한 비트라인 전류를 감소시키기 위한 설계상의 어려움이 있다.
따라서, 본 발명은 금속 실리사이드를 이용하여 플래쉬 메모리 소자의 웰 영역을 형성하므로써 플래쉬 메모리 소자의 전기적 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 기판 상에 산화막, 패드 폴리실리콘층, 금속 실리사이드층, 제 1 언도프트 폴리실리콘층 및 버퍼 산화막을 순차적으로 형성하는 단계; 상기 버퍼 산화막, 제 1 언도프트 폴리실리콘층, 금속 실리사이드층, 패드 폴리실리콘층 및 산화막 상부의 선택된 영역을 제 1 ISO 마스크를 이용하여 식각하므로써 제 1 트렌치를 형성하고, 이로 인하여 단위 섹터가 구분되는 단계; 상기 제 1 트렌치가 형성된 전체구조 상에 중간 열산화막을 형성한 후, 상기 버퍼 산화막 표면이 노출될 때까지 평탄화하여, 상기 제 1 트렌치 내부에만 중간 열산화막이 매립되도록 하는 단계; 상기 텅스텐 실리사이드층 표면이 노출되도록 상기 버퍼 산화막(16) 및 제 1 언도프트 폴리실리콘층(15)의 선택된 영역을 제 2 ISO 마스크를 이용하여 식각하므로써 제 2 트렌치를 형성하고, 이로 인하여 단위 셀이 구분되게 단계; 상기 제 2 트렌치가 형성된 전체구조 상에 제 2 언도프트 폴리실리콘층을 형성하고 평탄화한 후 어닐링 공정을 실시하여 상기 제 2 언도프트 폴리실리콘층을 결정화하는 단계; 및 상기 결정화된 제 2 언도프트 폴리실리콘층을 포함하는 전체구조에 문턱전압 이온 주입 공정 및 웰 이온 주입 공정을 실시한 후 열처리하며, 이로 인하여 웰 영역이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1e는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 기판 12 : 산화막
13 : 패드 폴리실리콘층 14 : 금속 실리사이드층
15 : 제 1 언도프트 폴리실리콘층 16 : 버퍼 산화막
17 : 제 1 트렌치 18 : 중간 열산화막
19 : 제 2 트렌치 20A : 제 2 언도프트 폴리실리콘층
20 : 결정화된 제 2 언도프트 폴리실리콘층
21 : 터널 산화막 22 : 제 1 폴리실리콘층
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1e는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 산화막(12), 패드 폴리실리콘층(13), 금속 실리사이드층(14), 제 1 언도프트 폴리실리콘층(15) 및 버퍼 산화막(16)을 순차적으로 형성한다. 이후, 원하는 블록 사이즈만큼 제 1 ISO 마스크를 정의하고, 이를 이용하여 버퍼 산화막(16), 제 1 언도프트 폴리실리콘층(15), 금속 실리사이드층(14), 패드 폴리실리콘층(13) 및 산화막(12)의 일부를 식각하여 제 1 트렌치(17)를 형성한다. 여기에서, 산화막(12)은 3000Å의 두께로 형성하며, 패드 폴리실리콘층(13)은 100Å의 두께로 형성한다. 또한, 금속 실리사이드층(14)은 텅스텐, 티타늄, 알루미늄, 구리 중 어느 하나를 이용하여 1500 내지 3000Å의 두께로 형성하고, 언도프트 폴리실리콘층(15) 및 버퍼산화막(16)은 각각 1000Å 및 3000Å의 두께로 형성한다. 그리고, 제 1 트렌치(17) 식각시 제거되는 산화막(12)의 두께는 전체 산화막(12) 두께의 1/3이 되도록 한다. 이 제 1 트렌치(17)에 의해 플래쉬 메모리 소자가 섹터 단위로 구분되게 된다.
도 1b에 도시된 바와 같이, 제 1 트렌치(17)가 형성된 전체구조 상에 중간 열산화막(18)을 형성한 후, 에치 백(Etch back) 또는 화학적 기계적 연마(CMP) 공정으로 버퍼 산화막(16) 표면이 노출될 때까지 제거하여, 제 1 트렌치(17) 내부에만 중간 열산화막(18)이 매립되도록 한다. 여기에서, 중간 열산화막(18)은 10000Å의 두께로 형성한다.
도 1c에 도시된 바와 같이, 제 2 ISO 마스크를 라인(Line) 형태로 정의하고 이를 이용하여 버퍼 산화막(16) 및 제 1 언도프트 폴리실리콘층(15)의 선택된 영역을 식각하여 제 2 트렌치(19)를 형성한다. 이 제 2 트렌치(19)에 의해 플래쉬 메모리 소자가 셀 단위로 구분되게 된다.
도 1d에 도시된 바와 같이, 제 2 트렌치(19)가 형성된 전체구조 상에 제 2 언도프트 폴리실리콘층(20A)을 형성한다. 제 2 언도프트 폴리실리콘층(20A)은 3000Å의 두께로 형성한다.
도 1e에 도시된 바와 같이, 제 2 언도프트 폴리실리콘층(20A)을 평탄화한 후 어닐링 공정을 실시한다. 이 어닐링 공정에 의해 식각 손상을 완화시킬 수 있고 결정화된 제 2 언도프트 폴리실리콘층(20)을 얻을 수 있다. 이후, 문턱전압 이온 주입 공정 및 웰 이온 주입 공정을 실시하고, 급속 열처리(RTP)를 실시한다. 다음에, 터널 산화막(21) 및 제 1 폴리실리콘층(22) 형성 등 플래쉬 메모리 소자를 제조하기 위한 공정을 계속해서 진행한다.
이와 같이, 확산 웰 구조 대신 금속 실리사이드층을 이용하므로써 웰 저항을 기존의 수 ㏀ 내지 수백 ㏀에서 수 Ω으로 줄일 수 있고, 설계 목적에 맞게 다양하게 웰 구조를 만들 수 있도록 금속 실리사이드층을 분리하여 512K 보다 작은 단위로 소거 동작을 수행할 수 있다.
상술한 바와 같이, 본 발명에 의하면 플래쉬 메모리 소자의 웰 영역을 금속 실리사이드를 이용하여 형성하므로써, 소자의 웰 저항 및 기생 캐패시턴스를 줄일 수 있고 소거 속도를 향상시킬 수 있다. 또한, 플래쉬 메모리 소자의 제조가 반드시 실리콘 웨이퍼 상에서 이루어지지 않아도 되므로 제조 원가를 획기적으로 감소시킬 수 있다. 그리고, 소자의 동작 속도 개선에 따라 DRAM과 SRAM 시장 대체 효과를 기대할 수 있다.

Claims (10)

  1. 기판 상에 산화막, 패드 폴리실리콘층, 금속 실리사이드층, 제 1 언도프트 폴리실리콘층 및 버퍼 산화막을 순차적으로 형성하는 단계;
    상기 버퍼 산화막, 제 1 언도프트 폴리실리콘층, 금속 실리사이드층, 패드 폴리실리콘층 및 산화막 상부의 선택된 영역을 제 1 ISO 마스크를 이용하여 식각하므로써 제 1 트렌치를 형성하고, 이로 인하여 단위 섹터가 구분되는 단계;
    상기 제 1 트렌치가 형성된 전체구조 상에 중간 열산화막을 형성한 후, 상기 버퍼 산화막 표면이 노출될 때까지 평탄화하여, 상기 제 1 트렌치 내부에만 중간 열산화막이 매립되도록 하는 단계;
    상기 텅스텐 실리사이드층 표면이 노출되도록 상기 버퍼 산화막(16) 및 제 1 언도프트 폴리실리콘층(15)의 선택된 영역을 제 2 ISO 마스크를 이용하여 식각하므로써 제 2 트렌치를 형성하고, 이로 인하여 단위 셀이 구분되게 단계;
    상기 제 2 트렌치가 형성된 전체구조 상에 제 2 언도프트 폴리실리콘층을 형성하고 평탄화한 후 어닐링 공정을 실시하여 상기 제 2 언도프트 폴리실리콘층을 결정화하는 단계; 및
    상기 결정화된 제 2 언도프트 폴리실리콘층을 포함하는 전체구조에 문턱전압 이온 주입 공정 및 웰 이온 주입 공정을 실시한 후 열처리하며, 이로 인하여 웰 영역이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 산화막은 3000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 패드 폴리실리콘층은 100Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 금속 실리사이드층은 텅스텐, 티타늄, 알루미늄, 구리 중 어느 하나를 이용하여 1500 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 언도프트 폴리실리콘층은 1000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 버퍼 산화막은 3000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 트렌치 식각시 제거되는 산화막의 두께는 전체 산화막 두께의 1/3이 되도록 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 중간 열산화막은 10000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 2 ISO 마스크는 라인 형태로 정의하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제 2 언도프트 폴리실리콘층은 3000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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